JPH0499387A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0499387A JPH0499387A JP21770390A JP21770390A JPH0499387A JP H0499387 A JPH0499387 A JP H0499387A JP 21770390 A JP21770390 A JP 21770390A JP 21770390 A JP21770390 A JP 21770390A JP H0499387 A JPH0499387 A JP H0499387A
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- polycrystalline silicon
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- 239000012535 impurity Substances 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 22
- 230000015556 catabolic process Effects 0.000 abstract description 7
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- 229910052785 arsenic Inorganic materials 0.000 abstract description 3
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Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体集積回路に関し、特にツェナダイオード
を備えた半導体集積回路に関する。
を備えた半導体集積回路に関する。
従来、この種の半導体集積回路は、第３図に一例を示す
ように、Ｐ型半導体基板１にＰ型埋込層２およびＮ型埋
込層１１を形成後、この上にＮ型エピタキシャル層３を
成長する。また、このＮ型エピタキシャル層３にＰ型不
純物を導入してＰ型拡散層４を形成し、前記Ｐ型埋込層
２とで素子分離領域を形成してＮ型エピタキシャル層３
をトランジスタ領域とダイオード領域とに分離する。ま
た、このＰ型拡散層４と同時に、各領域にＰ型不純物を
導入してそれぞれＰウェル５とＰ型ベース領域１２を形
成し、さらにＮ型不純物を導入してＮ型不純物領域９と
Ｎ型エミッタ領域１３およびＮ型コレクタコンタクト領
域１４を形成する。
ように、Ｐ型半導体基板１にＰ型埋込層２およびＮ型埋
込層１１を形成後、この上にＮ型エピタキシャル層３を
成長する。また、このＮ型エピタキシャル層３にＰ型不
純物を導入してＰ型拡散層４を形成し、前記Ｐ型埋込層
２とで素子分離領域を形成してＮ型エピタキシャル層３
をトランジスタ領域とダイオード領域とに分離する。ま
た、このＰ型拡散層４と同時に、各領域にＰ型不純物を
導入してそれぞれＰウェル５とＰ型ベース領域１２を形
成し、さらにＮ型不純物を導入してＮ型不純物領域９と
Ｎ型エミッタ領域１３およびＮ型コレクタコンタクト領
域１４を形成する。
さらに、シリコン酸化膜６および電極１０を形成するこ
とで、・ＮＰＮ型バイポーラトランジスタとツェナダイ
オードを形成している。
とで、・ＮＰＮ型バイポーラトランジスタとツェナダイ
オードを形成している。
上述した従来の半導体集積回路では、ツェナダイオード
は、Ｐ型ウェル５をＰ型拡散層４と同時にＰ型不純物を
拡散して形成し、Ｎ型領域９はＮＰＮＩランジスタリス
型エミッタ領域１３と同時にＮ型不純物を拡散して形成
している。このため、Ｐ型ウェル５とＮ型領域９がそれ
ぞれ表面側からの不純物拡散で形成されることになるた
め、接合−表面での不純物濃度が高くなって表面でブレ
ークダウンが起こり、この表面濃度によって耐圧が決定
されることになる。また、表面からその上の絶縁膜６（
シリコン酸化膜やシリコン窒化膜）へのホットエレクト
ロンの注入が大きく、ツェナ耐圧がドリフトするという
問題があった。
は、Ｐ型ウェル５をＰ型拡散層４と同時にＰ型不純物を
拡散して形成し、Ｎ型領域９はＮＰＮＩランジスタリス
型エミッタ領域１３と同時にＮ型不純物を拡散して形成
している。このため、Ｐ型ウェル５とＮ型領域９がそれ
ぞれ表面側からの不純物拡散で形成されることになるた
め、接合−表面での不純物濃度が高くなって表面でブレ
ークダウンが起こり、この表面濃度によって耐圧が決定
されることになる。また、表面からその上の絶縁膜６（
シリコン酸化膜やシリコン窒化膜）へのホットエレクト
ロンの注入が大きく、ツェナ耐圧がドリフトするという
問題があった。
本発明の目的はこれらの問題を解消したツェナダイオー
ドを備える半導体集積回路を提供することにある。
ドを備える半導体集積回路を提供することにある。
［課題を解決するための手段］
本発明の半導体集積回路は、第１導電型の不純物領域の
表面から導入して構成する第２導電型の不純物領域を、
高濃度領域の周囲に低濃度領域を配設した構成とする。
表面から導入して構成する第２導電型の不純物領域を、
高濃度領域の周囲に低濃度領域を配設した構成とする。
〔作用］
本発明によれば、第１導電型の不純物領域の表面部にお
いては、第２導電型の低濃度領域と接合されるため、ツ
ェナダイオードの表面濃度を低下させることが可能とな
る。
いては、第２導電型の低濃度領域と接合されるため、ツ
ェナダイオードの表面濃度を低下させることが可能とな
る。
次に、本発明を図面を参照して説明する。
第１図（ａ）ないしくｄ）は本発明の一実施例を製造工
程順に示す断面図であり、ここではツェナダイオードと
多結晶シリコン抵抗を同時に形成する例を示している。
程順に示す断面図であり、ここではツェナダイオードと
多結晶シリコン抵抗を同時に形成する例を示している。
先ず、第１図（ａ）に示すように、Ｐ型半導体（シリコ
ン）基板１の素子分離領域にＰ型埋込層２を形成し、そ
の上にＮ型エピタキシャル層３を成長し、さらに素子分
離領域に表面からＰ型拡散層４を形成する。また、この
Ｐ型拡散層４と同時に、ツェナダイオードのＰ型頭域と
なるＰ型ウェル５を形成する。その後、表面にシリコン
酸化膜６を形成する。
ン）基板１の素子分離領域にＰ型埋込層２を形成し、そ
の上にＮ型エピタキシャル層３を成長し、さらに素子分
離領域に表面からＰ型拡散層４を形成する。また、この
Ｐ型拡散層４と同時に、ツェナダイオードのＰ型頭域と
なるＰ型ウェル５を形成する。その後、表面にシリコン
酸化膜６を形成する。
次に、第１図（ｂ）に示すように、図外のフォトレジス
ト膜をマスクしてＰ型ウェル５上のシリコン酸化膜６を
選択的に除去する。そして、多結晶シリコン膜を１５０
０人の厚さに成長した後、別の一フォトレジスト膜をマ
スクにして多結晶シリコン膜を選択的に除去し、前記Ｐ
型ウェル５上とこれに隣接する箇所にそれぞれ多結晶シ
リコン膜７Ａ。
ト膜をマスクしてＰ型ウェル５上のシリコン酸化膜６を
選択的に除去する。そして、多結晶シリコン膜を１５０
０人の厚さに成長した後、別の一フォトレジスト膜をマ
スクにして多結晶シリコン膜を選択的に除去し、前記Ｐ
型ウェル５上とこれに隣接する箇所にそれぞれ多結晶シ
リコン膜７Ａ。
７Ｂを残す。そして、これら残された多結晶シリコン膜
７Ａ、７Ｂに対してＮ型の不純物、例えばヒ素を７０Ｋ
ｅＶ、ｌＸｌ０”ｃｍ−２のイオン注入により導入する
。
７Ａ、７Ｂに対してＮ型の不純物、例えばヒ素を７０Ｋ
ｅＶ、ｌＸｌ０”ｃｍ−２のイオン注入により導入する
。
次に、第１図（Ｃ）示すように、フォトレジスト膜８に
より、多結晶シリコン膜７Ａの両側部と多結晶シリコン
膜７Ｂの中央部をそれぞれマスクし、露呈された多結晶
シリコン膜７Ａ、７ＢにそれぞれＮ型の不純物、例えば
ヒ素を７０ＫｅＶ。
より、多結晶シリコン膜７Ａの両側部と多結晶シリコン
膜７Ｂの中央部をそれぞれマスクし、露呈された多結晶
シリコン膜７Ａ、７ＢにそれぞれＮ型の不純物、例えば
ヒ素を７０ＫｅＶ。
Ｉ ＸＩＯ” ｃ ｍ−”でイオン注入する。このとき
、多結晶シリコン膜７Ａでは、Ｐ型ウェル５に接する部
分の多結晶シリコン膜７Ａの周囲部がマスクされるよう
にすることが肝要である。これにより、各多結晶シリコ
ン膜７Ａ、７Ｂではそれぞれ高濃度部７ａと低濃度部７
ｂが形成される。
、多結晶シリコン膜７Ａでは、Ｐ型ウェル５に接する部
分の多結晶シリコン膜７Ａの周囲部がマスクされるよう
にすることが肝要である。これにより、各多結晶シリコ
ン膜７Ａ、７Ｂではそれぞれ高濃度部７ａと低濃度部７
ｂが形成される。
最後に、第１図（ｄ）に示すように、フォトレジスト膜
８を除去した後、９５０°Ｃ７５５分のＮ２雰囲気下で
熱処理を行う。これにより、多結晶シリコン膜７Ａにお
いては、高濃度部７ａと低濃度部７ｂからそれぞれＮ型
不純物がＰ型ウェル５に拡散され、それぞれに対応して
高濃度Ｎ型領域９．Ａと低濃度Ｎ型領域９Ｂが形成され
る。このとき、高濃度Ｎ型領域９Ａは低濃度Ｎ型領域９
Ｂに周囲を囲まれた構成となる。
８を除去した後、９５０°Ｃ７５５分のＮ２雰囲気下で
熱処理を行う。これにより、多結晶シリコン膜７Ａにお
いては、高濃度部７ａと低濃度部７ｂからそれぞれＮ型
不純物がＰ型ウェル５に拡散され、それぞれに対応して
高濃度Ｎ型領域９．Ａと低濃度Ｎ型領域９Ｂが形成され
る。このとき、高濃度Ｎ型領域９Ａは低濃度Ｎ型領域９
Ｂに周囲を囲まれた構成となる。
その後、前記多結晶シリコン膜７Ａ上および多結晶シリ
コン膜７Ｂの両端、さらにＰ型ウェル５の一部にそれぞ
れ電極１０を形成し、Ｐウェル５と多結晶シリコン膜７
Ａとの間でツェナーダイオードＺＤを構成し、多結晶シ
リコン膜７Ｂで多結晶シリコン抵抗Ｒを構成する。
コン膜７Ｂの両端、さらにＰ型ウェル５の一部にそれぞ
れ電極１０を形成し、Ｐウェル５と多結晶シリコン膜７
Ａとの間でツェナーダイオードＺＤを構成し、多結晶シ
リコン膜７Ｂで多結晶シリコン抵抗Ｒを構成する。
このようにして、形成されたツェナダイオードでは、Ｐ
型ウェル５内に形成された高濃度Ｎ型領域９Ａの周囲に
低濃度Ｎ型領域９Ｂが存在するために、Ｐ型ウェル５の
表面部におけるＮ型頭域との接合は低濃度Ｎ型領域９Ｂ
との接合となる。これにより、表面濃度が低下されて表
面でのブレークダウンが抑制され耐圧が向上される。ま
た、同時に内部でブレークダウンを生じさせることにな
り、ホットエレクトロンが表面の酸化膜６に注入される
ことを抑制し、動作の安定を図ることができる。
型ウェル５内に形成された高濃度Ｎ型領域９Ａの周囲に
低濃度Ｎ型領域９Ｂが存在するために、Ｐ型ウェル５の
表面部におけるＮ型頭域との接合は低濃度Ｎ型領域９Ｂ
との接合となる。これにより、表面濃度が低下されて表
面でのブレークダウンが抑制され耐圧が向上される。ま
た、同時に内部でブレークダウンを生じさせることにな
り、ホットエレクトロンが表面の酸化膜６に注入される
ことを抑制し、動作の安定を図ることができる。
第２図は本発明の第２実施例の断面図であり、ここでは
ツェナダイオードとＮＰＮ型バイポーラトランジスタを
並置した例を示している。なお、第１図および第３図に
それぞれ対応する部分には同一符号を付しである。
ツェナダイオードとＮＰＮ型バイポーラトランジスタを
並置した例を示している。なお、第１図および第３図に
それぞれ対応する部分には同一符号を付しである。
この実施例では、ツェナダイオードのＰ型ウェル５を縦
型ＮＰＮ ）ランリスタのＰ型ベース領域１２と同時に
形成している。また、このトランジスタのＮ型エミッタ
領域１３とＮ型コレクタコンタクト領域１４は、多結晶
シリコン１ｌ１７Ｂを利用してＮ型不純物を拡散させる
ことで形成している。
型ＮＰＮ ）ランリスタのＰ型ベース領域１２と同時に
形成している。また、このトランジスタのＮ型エミッタ
領域１３とＮ型コレクタコンタクト領域１４は、多結晶
シリコン１ｌ１７Ｂを利用してＮ型不純物を拡散させる
ことで形成している。
なお、Ｐ型ウェル５に高濃度Ｎ型領域９Ａと、これを囲
むように低濃度Ｎ型領域９Ｂを形成し、これらのＮ型領
域９Ａ、９ＢとＰ型ウェル５とでツェナダイオードを構
成することは第１実施例と同じである。
むように低濃度Ｎ型領域９Ｂを形成し、これらのＮ型領
域９Ａ、９ＢとＰ型ウェル５とでツェナダイオードを構
成することは第１実施例と同じである。
この実、施例によっても、ツェナダイオードのＮ型領域
を高濃度Ｎ型領域９Ａと、低濃度Ｎ型領域９Ｂで構成す
ることで、第１実施例と同様の効果を得ることができる
。
を高濃度Ｎ型領域９Ａと、低濃度Ｎ型領域９Ｂで構成す
ることで、第１実施例と同様の効果を得ることができる
。
また、この実施例では、第１実施例に比べてＰ型ウェル
５の濃度が低くできるためにツェナ電圧の高い集積回路
を得ることができる。
５の濃度が低くできるためにツェナ電圧の高い集積回路
を得ることができる。
以上説明したように本発明は、第１導電型の不純物領域
に形成する第２導電型の不純物領域を、高濃度領域の周
囲に低濃度領域を配設した構成としているので、これら
の不純物領域で構成されるツェナダイオードの接合部の
表面濃度を低くすることができ、表面でのブレークダウ
ンを抑制して耐圧を向上するとともに、ホットエレクト
ロンが表面絶縁膜に注入されることを抑制して動作の安
定化を図ることができる効果がある。
に形成する第２導電型の不純物領域を、高濃度領域の周
囲に低濃度領域を配設した構成としているので、これら
の不純物領域で構成されるツェナダイオードの接合部の
表面濃度を低くすることができ、表面でのブレークダウ
ンを抑制して耐圧を向上するとともに、ホットエレクト
ロンが表面絶縁膜に注入されることを抑制して動作の安
定化を図ることができる効果がある。
第１図（ａ）ないしくｄ）は本発明の第１実施例を製造
工程順に示す断面図、第２図は本発明の第２実施例の断
面図、第３図は従来の半導体集積回路の断面図である。 １・・・Ｐ型半導体基板、２・・・Ｐ型埋込層、３・・
・Ｎ型エピタキシャル層、４・・・Ｐ型拡散層、５・・
・Ｐ型ウェル、６・・・シリコン酸化膜、７Ａ、７Ｂ・
・・多結晶シリコン膜、７ａ・・・高濃度部、７ｂ・・
・低濃度部、８・・・フォトレジスト膜、９・・・Ｎ型
頭域、９Ａ・・・高濃度Ｎ型領域、９Ｂ・・・低濃度Ｎ
型領域、１０・・・電極、１１・・・Ｎ型埋込層、１２
・・・Ｐ型ベース領域、１３・・・Ｎ型エミッタ領域、
１４・・・Ｎ型コレクタコンタクト領域。
工程順に示す断面図、第２図は本発明の第２実施例の断
面図、第３図は従来の半導体集積回路の断面図である。 １・・・Ｐ型半導体基板、２・・・Ｐ型埋込層、３・・
・Ｎ型エピタキシャル層、４・・・Ｐ型拡散層、５・・
・Ｐ型ウェル、６・・・シリコン酸化膜、７Ａ、７Ｂ・
・・多結晶シリコン膜、７ａ・・・高濃度部、７ｂ・・
・低濃度部、８・・・フォトレジスト膜、９・・・Ｎ型
頭域、９Ａ・・・高濃度Ｎ型領域、９Ｂ・・・低濃度Ｎ
型領域、１０・・・電極、１１・・・Ｎ型埋込層、１２
・・・Ｐ型ベース領域、１３・・・Ｎ型エミッタ領域、
１４・・・Ｎ型コレクタコンタクト領域。
Claims (1)
- １、第１導電型の不純物領域の表面から第２導電型の不
純物を導入してツェナダイオードを構成してなる半導体
集積回路において、前記第２導電型の不純物領域は、高
濃度領域の周囲に低濃度領域を配設した構成としたこと
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21770390A JPH0499387A (ja) | 1990-08-18 | 1990-08-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21770390A JPH0499387A (ja) | 1990-08-18 | 1990-08-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0499387A true JPH0499387A (ja) | 1992-03-31 |
Family
ID=16708411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21770390A Pending JPH0499387A (ja) | 1990-08-18 | 1990-08-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0499387A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993026048A1 (fr) * | 1992-06-16 | 1993-12-23 | Citizen Watch Co., Ltd. | Diode a jonction pn et son procede de fabrication |
| JP2006196550A (ja) * | 2005-01-11 | 2006-07-27 | Denso Corp | 半導体装置の製造方法 |
-
1990
- 1990-08-18 JP JP21770390A patent/JPH0499387A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993026048A1 (fr) * | 1992-06-16 | 1993-12-23 | Citizen Watch Co., Ltd. | Diode a jonction pn et son procede de fabrication |
| JP2006196550A (ja) * | 2005-01-11 | 2006-07-27 | Denso Corp | 半導体装置の製造方法 |
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