JPH05100820A - Ｆｉｆｏレジスタ装置 - Google Patents

Abstract

(57)【要約】 【目的】 同期していない異なるクロック信号でそれぞ
れ制御されているシステム間でのデータの受渡しを行
う。 【構成】 複数のデータを格納するデータレジスタ群
（１）と、レジスタを指定するフラグ信号をシフトする
フラグシフトレジスタ（２）と、データ読み出しを行う
レジスタを指定する読み出しカウンタ（３）と、レジス
タ群から１つのレジスタを選択し、そのデータを出力す
るマルチプレクサ（４）と、クロック同期回路（５）
と、レジスタ群に空き領域があるか否かを示すフラグを
生成する空き領域判定回路（８）とを備える。 【効果】 簡単な構成により同期していない異なるクロ
ック信号でそれぞれ制御されているシステム間でのデー
タの受渡しが可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、非同期のクロック信号
で制御されている複数のシステム間でデータの受け渡し
を行う場合のレジスタ装置に係り、特に表示メモリから
ワークステーション等の画面にデータを出力する場合に
用いて好適なＦＩＦＯレジスタ装置に関する。

【０００２】

【従来の技術】通常、システム間でデータの受け渡しを
行う場合には、データ送出側（データ書込み側）システ
ムとデータ受け取り側（データ読み出し側）システムの
間にＦＩＦＯ装置を設けてタイミングの調整を行ってい
る。従来、この種のＦＩＦＯ装置を構成する場合は、例
えば特開昭６４−５８０１５号公報に開示されているよ
うに、データを保持する複数のレジスタを用意し、それ
らのシフト回数を制御するシフトパルス生成回路を設け
て、データ書込み側から入力したデータを所定のタイミ
ングでデータ読み出し側システムに出力している。

【０００３】

【発明が解決しようとする課題】上記従来技術において
は、書込み側システムと読み出し側システムが非同期な
クロック信号で制御されている場合には、上記シフトパ
ルスを生成するシフトパルス生成回路の構成が非常に複
雑となり、資源効率のうえで大きな問題となっていた。

【０００４】本発明の目的は、上記従来技術の問題を解
消し、簡単な構成により同期していない異なるクロック
信号でそれぞれ制御されているシステム間でのデータの
受渡しを可能としたＦＩＦＯレジスタ装置を提供するこ
とにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明のＦＩＦＯレジスタ装置は、図１に示したよ
うに、複数のデータを格納するデータレジスタ群（１）
と、上記レジスタ群のうちデータ書き込みを行うレジス
タを指定するフラグ信号をシフトするためのフラグシフ
トレジスタ（２）と、上記レジスタ群のうちデータ読み
出しを行うレジスタを指定する信号を生成する読み出し
カウンタ（３）と、上記読み出しカウンタの出力信号に
応じて上記レジスタ群から１つのレジスタのデータを選
択し出力するマルチプレクサ（４）と、上記読み出しカ
ウンタ（３）のカウント出力信号を書込みクロック信号
（ＣＬ）に同期させるクロック同期回路（５）と、上記
レジスタ群に空き領域があるか否かを示すフラグを生成
する空き領域判定回路（８）とを備えたことを特徴とす
る。

【０００６】

【作用】上記構成において、フラグシフトレジスタ
（２）は、書込みを行うレジスタを指定するフラグ信号
を書込み信号（ＷＲＩＴＥ）のもとに、書込みクロック
信号（ＣＬＯＣＫ）と同期して順次シフトしてレジスタ
群（１）を構成する個々のレジスタに与える。

【０００７】レジスタ群（１）は、このフラグで指定さ
れたレジスタにデータ書込み側システムから入力するデ
ータ（ＤＡＴＡ−ＩＮ）を順次書込む。読み出しカウン
タ（３）は、読み出し信号に応じてカウントアップして
マルチプレクサ（４）に切替え信号を与え、レジスタ群
（１）の何れかのレジスタの内容を選択して出力させ
る。

【０００８】クロック同期回路（５）は書込みクロック
信号（ＣＬＯＣＫ）で読み出しカウンタのカウント出力
をラッチし、読み出しカウンタ（３）のカウント出力を
この書込みクロック信号（ＣＬＯＣＫ）に同期させる。
空き領域判定回路（８）は、セット・リセット回路
（６），（７）で構成され、セット・リセット回路
（６）はクロック同期回路（５）を構成するラッチの１
つのみがアクティブとなっているような信号を作り、セ
ット・リセット回路（７）はリセット後に空き領域判定
フラグ信号（ＦＵＬＬ）をローレベル（Ｌ）にする。

【０００９】このＦＵＬＬ信号は書込みクロック信号に
同期しているので、書込み側システムは、このＦＵＬＬ
信号によりデータの書込みの可否を判断する。

【００１０】

【実施例】以下、本発明を実施例につき、図面を参照し
て詳細に説明する。図２は本発明によるＦＩＦＯレジス
タ装置の一実施例の構成を説明する回路図、図３は図２
の動作を説明するタイミング図である。図２において、
１はデータを格納するレジスタ群、２は書込みを行うレ
ジスタを指定するフラグ信号を生成するフラグシフトレ
ジスタ、３はレジスタ群１からの読み出しを制御する読
み出しカウンタ、４はレジスタ群１の出力データを切り
換える読み出し用マルチプレクサ、５はカウンタ出力同
期回路、６は読み出し位置フラグ信号発生用セット・リ
セット回路、７は初期化後に空き領域判定フラグ信号を
「空き」（ローレベル’Ｌ’）とするためのセット・リ
セット回路で、セット・リセット回路６．７で空き領域
判定回路８を構成する。

【００１１】１−１１〜１−２２はレジスタ群１を構成
するレジスタ、２−１〜２−１２はフラグシフトレジス
タ２を構成するレジスタ、５−１〜５−３はクロック同
期回路５を構成するラッチ、１０〜２６はアンドゲー
ト、３１〜３５はオアゲート、４１，４２はインバータ
である。なお、図３に示した波形の符号は図２における
同一符号で示した部分の波形を示す。

【００１２】以下、図２の構成の動作を図３のタイミン
グ図と共に説明する。レジスタ群１は必要とされるビッ
ト幅分を持ち、入力データ（ＤＡＴＡ−ＩＮ）はレジス
タ群１のレジスタ１−１１〜１−２２の何れかに書き込
まれる。シフトレジスタ２は、リセット信号（ＲＥＳＥ
Ｔ）が入力されることにより１ビットだけがハイレベル
（Ｈ）となり、この１ビットの（Ｈ）は入力データがレ
ジスタ群１に書き込まれる毎にシフトされて次にデータ
を書き込むレジスタを指示する。

【００１３】読み出しカウンタ３は「Ａ０，Ａ１，Ａ
２，Ａ３」の４ビット出力を有し、リセット信号（ＲＥ
ＳＥＴ）の入力により’Ａ３ Ａ２ Ａ１ Ａ０’＝’
００００’となり、読み出し信号（ＲＥＡＤ）の入力に
応じて順次、「Ａ３Ａ２ Ａ１ Ａ０」＝’００００’
→’０００１’→’００１０’→’００１１’→’０１
００’→’０１０１’’０１１０’→’０１１１’→’
１０００’→’１００１’→’１０１０’→’１０１
１’→’００００’→・・・・・・・・のように循環的
にカウントアップする。

【００１４】この読み出しカウンタ３のカウント出力
「Ａ０，Ａ１，Ａ２，Ａ３」はマルチプレクサ４に与え
られ、マルチプレクサ４はこのカウント出力により切り
換えられてレジスタ群１を構成するレジスタ１−１１〜
１−２２の何れか１つの内容を出力データ（ＤＡＴＡ−
ＯＵＴ）として出力する。同図においては、レジスタ群
１を構成するレジスタ１−１１〜１−２２は４つずつの
ブロックとして管理されており、ブロック１−１，１−
２，１−３は読み出しカウンタ３の出力ビット「Ａ３，
Ａ２」のビットが、’Ａ３ Ａ２’＝’００’，’０
１’，’１０’をとることにより区別される。

【００１５】すなわち、いまどのブロックのデータを取
り出しているかを読み出しカウンタ３の出力ビット「Ａ
３，Ａ２」で判断し、この出力ビット「Ａ３，Ａ２」を
クロック同期回路５を構成するラッチ５−１，５−２，
５−３にラッチすることによって出力データを書込みク
ロック（ＣＬＯＣＫ）に同期させる。読み出し信号（Ｒ
ＥＡＤ）と書込みクロック（ＣＬＯＣＫ）は非同期であ
るので、クロック同期回路５のラッチ５−１，５−２，
５−３の出力は、その複数がアクティブとなったり、全
てが非アクティブとなる場合があるため、空き領域判定
回路８を構成するセット・リセット回路６で上記ラッチ
５−１，５−２，５−３の１つのみがアクティブとなる
ように構成している。

【００１６】このセット・リセット回路６のアクティブ
出力と書き込みフラグがどこを指しているかを示す信
号、すなわちオアゲート３１，３２の出力により、空き
領域判定フラグ信号（ＦＵＬＬ）を生成する。すなわ
ち、レジスタ群１のレジスタ１−１１〜１−２２に所定
のワード以上の空きがあればフラグ信号ＦＵＬＬ＝ロー
レベル（「Ｌ」）に、所定のワード以上の空きがないと
ＦＵＬＬ＝「Ｈ」となる。例えば、図２の回路において
は、この所定ワード数は４であり、この場合はレジスタ
群１に４ワード以上の空きがあればＦＵＬＬ＝「Ｌ」、
なければ「Ｈ」となる。

【００１７】また、初期化後はレジスタ群は空き状態で
あるので、セット・リセット回路７によりＦＵＬＬ＝
「Ｌ」とされる。この空き領域判定フラグ信号（ＦＵＬ
Ｌ）は書込みクロック信号（ＣＬＯＣＫ）に同期してい
るので、書込み側システムは、このフラグ信号を用いて
データの書込みを行うか否かを判断することができる。

【００１８】このように、本実施例によれば、簡単な構
成により、非同期で制御されている書込み側システムと
読み出し側システムとの間でのデータの受渡しを可能と
することができる。

【００１９】

【発明の効果】以上説明したように、本発明によれば、
簡単な構成により同期していない異なるクロック信号で
それぞれ制御されているシステム間でのデータの受渡し
を可能とし、上記従来技術の問題を解消したＦＩＦＯレ
ジスタ装置を提供することができる。

【図面の簡単な説明】

【図１】 本発明によるＦＩＦＯレジスタ装置の構成を
示すブロツク図である。

【図２】 本発明によるＦＩＦＯレジスタ装置の一実施
例を説明する回路図である。

【図３】 図２に示した本発明によるＦＩＦＯレジスタ
装置の一実施例を説明するタイミング図である。

【符号の説明】

１・・・・データレジスタ群、２・・・・フラグシフト
レジスタ、３・・・・読み出しカウンタ、４・・・・マ
ルチプレクサ、５・・・・クロック同期回路、６，７・
・・・セット・リセット回路、８・・・・空き領域判定
回路。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１月２９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】 １−１１〜１−２２はレジスタ群１を構
成するレジスタ、２−１〜２−１２はフラグシフトレジ
スタ２を構成するレジスタ、５−１〜５−３はクロック
同期回路５を構成するラッチ、１０〜２６はアンドゲー
ト、３１〜３３，３５はオアゲート、３４はノアゲー
ト、４１，４２はインバータである。 なお、図３に示
した波形の符号は図２における同一符号で示した部分の
波形を示す。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】 このセット・リセット回路６のアクティ
ブ出力と書き込みフラグがどこを指しているかを示す信
号、すなわちオアゲート３１，３２，３３の出力によ
り、空き領域判定フラグ信号（ＦＵＬＬ）を生成する。
すなわち、レジスタ群１のレジスタ１−１１〜１−２２
に所定のワード以上の空きがあればフラグ信号ＦＵＬＬ
＝ローレベル（「Ｌ」）に、所定のワード以上の空きが
ないとＦＵＬＬ＝「Ｈ」となる。例えば、図２の回路に
おいては、この所定ワード数は４であり、この場合はレ
ジスタ群１に４ワード以上の空きがあればＦＵＬＬ＝
「Ｌ」、なければ「Ｈ」となる。 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１月２９日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のデータを格納するレジスタ群
   （１）と、上記レジスタ群のうちデータ書き込みを行う
   レジスタを指定するフラグ信号をシフトするためのフラ
   グシフトレジスタ（２）と、上記レジスタ群のうちデー
   タ読み出しを行うレジスタを指定する信号を生成する読
   み出しカウンタ（３）と、上記読み出しカウンタの出力
   信号に応じて上記レジスタ群から１つのレジスタのデー
   タを選択し出力するマルチプレクサ（４）と、上記読み
   出しカウンタ（３）の出力信号を書込みクロック信号
   （ＣＬ）に同期させるクロック同期回路（５）と、上記
   レジスタ群に空き領域があるか否かを示すフラグ信号を
   生成する空き領域判定回路（８）とを備えたＦＩＦＯレ
   ジスタ装置。