JPH02252186A - 先入れ先出しメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、先入れ先出しメモリに係り、特に複数の異な
るバス幅を持つデータ通信装置に好適な技術に関するも
のである。

〔従来の技術〕

先入れ先出しメモリについて記載されている例としては
、たとえば日経エレクトロニクス１，９８７゜５．１８
号［フィールドメモリ専用１Ｍチップ。

ＶＴＲ／テレビに向けて一挙に出そろう」に記載された
技術がある。

本技術はデータ・バッファで、動作速度の異なるバスや
ブロック間でデータを一時蓄えておくのに使われ、デー
タ人力ビット数とデータ出力ビツト数が４ビツトずつと
同一ビット数になっている。

〔発明が解決しようとする課題〕

例えば一方が１６ビツトバスを有し、他方が８ビツトバ
スを有するようなマルチＣＰＵで構成される場合、これ
らのバス間で１６ビツト側から８ビツト側へデータ転送
しようとすると、上記従来技術ではデータの入力ビット
数およびデータの出力ビツト数がともに４ビツトであり
入力対象は１６ビツト幅であるので４個のメモリを必要
とし８ビツト側への出力の際、２個ずつ（４ビツト×２
個＝８ビット）交互にタイミングをずらして読み出しク
ロックを先入れ先出しメモリへ入力する必要がありフリ
ップフロップ、セレクタ等を外付けする必要がある。

また同様に出力バス幅が入力バス幅より大きい時、書き
込みクロック制御が必要である。

本発明の目的は、先入れ先出しメモリの複数個にまたが
る読み出し／書き込みクロック制御の外付けを解消し、
メモリ個数を減らすことにある。

〔課題を解決するための手段〕

上記目的は、先入れ先出しメモリに交互にタイミングを
ずらしてメモリアレイへデータを人力あるいはメモリア
レイからデータを出力するためのタイミング制御部を内
臓させることによりデータ入力本数とデータ出力本数を
違え、例えば上記例では、入力１６本、出力８本あるい
は、入力８本、出力４本のメモリにすることにより達成
される。

上記例で１６ビツトバから８ビツトバスへ転送する時、
入力本数１６本、出力本数８本であれば先入れ先出しメ
モリは１個ですみ複数個にまたがる読み出しクロックの
制御は必要ない。また入力本数８本、出力本数４本であ
れば、先入れ先出しメモリは２個必要となるが、２個の
読み出しのタイミングは同じである為同じ読み出しクロ
ックを与えるだけで、タイミングのずらしは必要ない。

〔作用〕

すなわち、入力ｍ本、出力ｍ本の場合（ｍ、−ｎは１以
上の整数でｍ〆Ｌ）データｍビットが書き込みクロック
によってメモリセル・アレイに書き込まれ、読み出しの
場合は、一般に書き込み周波数のｍ／７１倍の周波数の
読み出しクロックによりｍビット出力される。

〔実施例〕

以下、本発明の一実施例について図面を用いて説明する
。

第１図は本発明に係わる先入れ先出しメモリの主要部の
構成図である。本例では、入力データ８本、（ビット）
、出力データ４本（ビット）のメモリを取り上げる。

第１図において、■はタイミングコントロール部であり
書き込みクロック７をもとに制御信号５により書き込み
アドレスコントロール部２にアドレスを発生させるタイ
ミング及び人力データラッチ部４に入力データＤｉｎＯ
−Ｄｉｎ７を取り込むタイミングを知らせる。また同様
に読み出しクロック８をもとに制御信号１４により読み
出しアドレスコントロール部１０にアドレスを発生させ
るタイミング及び出力データラッチ部１：３に出力デー
タＤｏｕｔＯ〜Ｄｏｕｔ３を取り込むタイミングを知ら
せる。

２は、書き込みアドレスコントロール部であり、タイミ
ングコントロール部１からの制御信号５により書き込む
べきアドレス６を発生し、書き込みアドレスデコーダ３
へ送る。３は、書き込みアドレスデコーダであり、アド
レス信号６をデコードし、入力データラッチ部４に取り
込まれたデータを書き込むべき位置を求め、所定の位置
に書き込む。４は入力データラッチ部であり、タイミン
グコントロール部１より発生される制御信号５をもとに
８ビツトの入力データＤｉｎｅ−Ｄｉｎ７を取り込む。

５は制御信号であり、タイミングコントロール部１より
発生し、書き込みアドレスコントロール部２にアドレス
を発生させるタイミング及び入力データラッチ部４にデ
ータを取り込むタイミングを知らせる。６はアドレス信
号であり、書き込みアドレスコントロール部２より発生
され、データを書き込むべきアドレスを示す。

７は書き込みクロックであり、本クロックの周波数（サ
イクル）により書き込む速度が決まる。

８は読み出しクロックであり、本クロックの周波数（サ
イクル）により読み出す速度が決まる。本例では、入力
８ビツト、出力４ビツトであるので、読み出しクロック
８の周波数は通常書き込みクロック７の２倍（＝８／４
）となる。

９はメモリセルであり、本例では、出力ピッ１〜本数が
４本であるのでメモリセルを４ビツト列単位で扱う。す
なわちデータを書き込む際、上位４ビツトＤｉｎＯ＝Ｄ
ｉｎ３は、メモリセル９−１側（左側セル）、下位４ビ
ツトＤｉｎ４〜Ｄ　ｉ　ｎ７は、メモリセル９−２側（
右側セル）の所定の行に書き込む。読み出す場合は、メ
モリセル９−１側またはメモリセル９−２側のいずれか
から交互に読み出していく。

１０は読み出しアドレスコントロール部であり、タイミ
ングコントロール部１からの制御信号１４により読み出
すべきアドレス１５を発生し、読み出しアドレスデコー
ダ１１へ送る。また上述のメモリセル９−１または９−
２から読み出したデータを選別する読み出しデータセレ
クタ１２にどちら側のデータを取り込むかを制御する信
号１６を送出する。

１１は読み出しアドレスデコーダであり、アドレス信号
１５をデコードし読み出すべき行を求め、所定の位置よ
り読み出す。１２は、読み出しデータセレクタであり、
制御信号１６にもとづきメモリセル９−１．９−２のど
ちらか一方のデータ４ビツトを取り出し、出力データラ
ッチ部１３へ送り出す。１３は出力データラッチ部であ
り、タイミングコントロール部１より発生される制御信
号１４をもとに読み出しデータセレクタ１２より送出さ
れたデータＤｏｕｔＯ〜Ｄｏｕｔ３を取り込む。１４は
制御信号であり、タイミングコントロール部１より発生
し、読み出しアドレスコントロール部１０にアドレスを
発生させるタイミング及び出力データラッチ部に出力デ
ータを取り込むタイミングを知らせる。１５は、アドレ
ス信号であり、読み出しアドレスコントロール部１０よ
り発生され、データを読み出すべきアドレスを示す６１
６は、読み出しデータ選択制御信号であり、読み出しデ
ータセレクタ１２へ入力し、９−１．９−２メモリセル
のどちら側を取り出すかを示す。

第２図は、第１図で示したメモリをバス幅の異なるバス
渡りで使用した例であり、１６ビツトバス側のデータを
入力し、８ビツトバス側へ出力する。

１７．１８は第１図で示した先入れ先出しメモリであり
、１６ビツトバス１９のデータＤｉｎＯ〜Ｄ　ｉ　ｎ　
１５を上位側ＤｉｎＯ”Ｄｉｎ７と下位側Ｄｉｎ８〜Ｄ
ｉｎ１５の８ビツトずつに分けて各々のメモリへ入力し
、８ビツトバス２０へ各々のメモリから４ビツトずつ合
わせて出力する。

１９は入力側となる１６ビツトバス、２０は出力側とな
る８ビツトバスである。

７は書き込みクロックであり、８は、読み出しクロック
である。読み出しクロック７の周波数は書き込みクロッ
ク８の２倍であり、先出し先読みメモリ１７．１８に同
一タイミングで入力する。

次に本実施例の動作について第１図より説明する。書き
込み動作、読み出し動作の順に説明する。

書き込み動作の場合、まず、データバス上にメモリに書
き込むべきデータＤ　ｉ　ｎ　Ｏ〜Ｄｉｎ７があられれ
る。書き込みクロック７は、常時タイミングコントロー
ル部１に入力されており、人力データＤｉｎＯ〜Ｄｉｎ
７はデータがあられれたサイクルでタイミングコントロ
ール部１からの制御信号５により入力データラッチ部４
に取り込まれる。

また同時に制御信号５により書き込みアドレス取り込ま
れたデータを書き込むべきメモリセルのアドレス信号６
を発生する。本先出し先読みメモリは、シリアル入出力
であるので、発生するアドレスは、前書き込みサイクル
で書き込んだアドレス行（但し１行とは、本例では８ビ
ツトの並びを意味する。）の次の行を示す。書き込みア
ドレスコントロール部２より発生したアドレス信号６は
、書き込みアドレスデコーダ３に入り、書き込みアドレ
スデコーダ３では、メモリセル９上の書き込むべき位置
を求め、その値が第ｎ行（ｎは０以上の整数）とした場
合、入力データの上位４ビツトＤｉｎＯ〜Ｄｉｎ３は、
メモリセル９−１（左側）の第り行に、下位４ビツトＤ
ｉｎ４〜Ｄｉｎ７は、メモリセル９−２（右側）の第ｎ
行に書き込まれる。以上が書き込み動作である。

読み出し動作の場合、読み出しクロック８は常時タイミ
ングコントロール部１に入力されているが、特定の１サ
イクルに注目した場合、そのサイクルにより、タイミン
グコントロール部１から制御信号１６が発生する。本信
号は、読み出しアドレスコントロール部１０に入力し、
読み出しアドレスコントロール部１０ではメモリセル９
より読み出すべきデータのアドレス信号１５を発生する
。

読み出すべきデータは４ビツトである為、本アドレス信
号はメモリセルの行番号及び９−１　（右側）９−２（
左側）のどちらを読み出すのかの情報も含む。また本メ
モリは、シリアル入出力であるため発生するアドレスは
、前読み出しサイクルで読み出したアドレスから４ビッ
ト加えた位置となる。読み出しアドレスコン１〜ロール
部１０より発生したアドレス信号１５は読み出しアドレ
スデコーダ１１に入り、読み出しアドレスデコーダ１１
ではメモリセル９上の読み出すべき位置を求め、メモリ
セル９−１または９−２より４ビット読み出し、読み出
しデータセレクタ１２へ出力される。

読み出しデータセレクタ１２では、読み出しアドレスコ
ントロール部１０より出力された読み出しデータ選択制
御信号１６をもとにメモリセル９−１または９−２から
出力された４ビツトデータをデータラッチ部１３では、
タイミングコントロール部１より出力された制御信号１
４により、読み出しデータセレクタ１２から送り出され
たデータ４ビツトを取り込み、外部へＤｏｕｔＯ−Ｄｏ
ｕｔ３として出力する。以上が読み出し動作である。

次に第２図の動作を説明する。バス渡りでの使用は動作
速度の異なるバスの間でデータを一時蓄え時間調整する
為のバッファとして使われる。

本例では、１６ビツトバスか６８ビツトバスへの転送を
考える。

１６ビツトバス１９の入力データＤ　ｉｎ　Ｏ〜Ｄ　ｉ
、　ｎ　１５は、書き込みクロック７１により、先入れ
先出しメモリ１７．１８に取り込まれシリアルに書き込
まれていく。上位８ビツトＤｉｎＯ〜Ｄｉｎ７は、メモ
リ１７に、下位８ビツトＤ　ｉ、　ｎ８〜Ｄｉｎ１５は
、メモリ１８に取り込まれる。

一方読み出しの場合は、読み出しクロック８により、所
定の位置より各メモリ１７．１８から４ビツトずつシリ
アルに読み出される。メモリ１７から読み出されたデー
タ４ビツトは、ＤｏｕｔＯ〜Ｄｏｕｔ３として、メモリ
１８から読み出されたデータ４ビツトは、Ｄｏｕｔ４−
Ｄｏｕｔ７としてまとめられ、８ビツトバス側へ出力さ
れる。

メモリがこの様に複数個（２個以上）になった場合でも
、読み出しく書き込み）クロックは、全メモリ位相ずれ
なく同一タイミングで入力可能であるが、例えば従来の
様に入力８本、出力８本の先入れ先出しメモリを使用し
た場合、本例の出力側では、１個目のメモリと２個［１
のメモリの読み出しクロックは半位相ずらして入力する
ことが必要なり、その分だけ余分な回路と制御が必要と
となる。

例としてあげた先入れ先出しメモリは、入力データ８本
、出力データ４本である為、１６ビツ１−バス、８ビツ
トバス間転送では２個必要となるが、先入れ先出しメモ
リの入力、出力本数が転送バス間のビット輔と同じであ
れば１個ですむ。（本例では入力データ１６本、出力デ
ータ８本の先入れ先出しメモリとなる。） また本例では、入力バス幅が、出力バス幅より大きい場
合をとりあげて説明したが、出力バス幅が入力バス幅よ
り大きい場合は、第１図の読み出しセレクタ１２が書き
込みデータセレクタにおきかわり、メモリアレイへの書
き込みが行の左右交互になり読み出しは１行分読む様に
なるだけで、他は入力／出力のおきかえにより同様に説
明される。

〔発明の効果〕

以上説明したように、本発明によれば異なるバス幅間の
バス渡りで先入れ先出しメモリを使用する場合、従来よ
り少ない個数ですみ、複数メモリ使用による書き込みま
たは読み出しクロックのタイミングが少ないバス幅側で
同一タイミングで入力出来るようになり、クロック制御
がより簡便になる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例の先入れ先出しメモリ主要
部の構成図、第２図は、第１図で示したメモリの使用例
を示す図である。 １・・・タイミングコントロール、２・・・書き込みア
ドレスコントロール、７・・書き込みクロック、８・・
読み出しクロック、９・・・メモリセル、１０・・読み
出しアドレスコントロール、１２・・・読み出しセレク
タ。

Claims (1)

【特許請求の範囲】
1. １、入力データ信号を書き込みクロックによりラッチす
   る機構と、該データをデータが入って来た順に記憶する
   よう制御する書き込みアドレスコントロール機構と、デ
   ータを一時蓄えておくためのメモリセルと、読み出しク
   ロックによりメモリセルから順次データを読み出すため
   の制御を行う読み出しアドレスコントロール機構と、読
   み出したデータをラッチし出力する機構と、読み出しあ
   るいは書き込みのデータセレクタとを有し、メモリセル
   に読むあるいは書き込むデータ数を変えデータ入力本数
   とデータ出力本数とが異なることを特徴とする先入れ先
   出しメモリ。