JPH05100849A

JPH05100849A - バツフア記憶制御方式

Info

Publication number: JPH05100849A
Application number: JP3257302A
Authority: JP
Inventors: Sukeyuki Uchiumi; 祐之内海; Tetsuya Morioka; 哲哉森岡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-10-04
Filing date: 1991-10-04
Publication date: 1993-04-23
Anticipated expiration: 2012-08-06
Also published as: JP2637320B2

Abstract

(57)【要約】（修正有）【目的】主記憶装置よりバッファ記憶へのデータのム
ーブイン処理が全て終了した後に逐次化を伴う命令が実
行されるようにする。【構成】命令制御部２７、演算制御部２８および記憶
制御部９で構成されるデータ処理装置が、複数のデータ
処理装置で共通にデータを記憶する主記憶装置８と記憶
制御部９のバッファ記憶１５１との間のデータ転送をス
トア・イン方式で制御し、かつ、ストア要求を一時的に
保持するストアバッファ１１を介してストア処理を行な
う制御方式において、ストアバッファ１１に保持されて
いるストア要求を伴うムーブインが、未だ実行されてい
ないムーブイン要求が存在することを検出する未ムーブ
イン処理検出手段１と、命令制御部２７より逐次化を必
要とする命令が記憶制御部９に転送されたとき、未ムー
ブイン処理が検出されたならば、命令制御部２７の処理
を中断させる命令制御部処理インターロック手段２と、
を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はストア・イン方式で制御
されるバッファ記憶装置を備えたパイプライン処理で命
令を実行する複数のデータ処理システムが、共通の主記
憶装置を使用する場合のデータ処理装置の逐次化を保証
するためのバッファ記憶制御方式に関する。

【０００２】

【従来の技術】近年、データ処理システムに対しては、
大量のデータを高速で処理することが要求されている。
この要求を達成させるために、中央処理装置（ＣＰＵ）
はパイプライン処理で命令を実行させ、さらに複数のＣ
ＰＵを使用して共通の主記憶装置（ＭＳＵ）にアクセス
させるマルチプロセッサーシステムが採用されている。

【０００３】また、大量のデータを格納するＭＳＵの動
作は低速であるため、各ＣＰＵは高速で動作するバッフ
ァ記憶（ＬＢＳ）を持ち、ＭＳＵのデータを複数のブロ
ックに細分化し、必要とするデータブロックのコピーを
小容量のメモリに格納している。ＣＰＵからのデータの
アクセスは、まずＬＢＳに対して行なわれ、ＬＢＳに対
象とするデータが存在しなかった時にＭＳＵへアクセス
し、対象とするデータが存在するブロックをＭＳＵより
読出し、ＬＢＳへ格納する（この処理をＭＩ：ムーブイ
ンと呼ぶ）。このように記憶装置を階層化することによ
って、ＣＰＵからＭＳＵへのアクセス回数が低減され、
処理時間を大幅に短縮することができる。

【０００４】また、このようなマルチプロセッサ構成の
データ処理システムにおけるＬＢＳの制御方式として
は、ＬＢＳのデータを書き換えるときに、ＬＢＳの対応
するＭＳＵのデータも書き換えていくよう処理するスト
ア・スルー方式と、ＬＢＳの書き換え時点ではＭＳＵに
ついては書き換えないで、ＬＢＳのエントリーをＭＳＵ
に戻していくときに、その書き換えられたＬＢＳのデー
タをＭＳＵに反映（ＭＯ：ムーブアウトと呼ぶ）させて
いくよう処理するストア・イン方式とがある。

【０００５】ストア・スルー方式はＭＯ操作が不要なた
めストア・イン方式と比較して制御が簡単である。しか
し、ストアアクセスの度にＭＳＵへのアクセスが生じる
ために、ＭＳＵを共有するＣＰＵ数が増加すると共通バ
スのビジー率が増加し、ＭＳＵに対する平均アクセス時
間が増加してしまうという欠点がある。

【０００６】一方、ストア・イン方式のＬＢＳの場合
は、ＭＳＵへのアクセスはＭＩとＭＯ動作時に限られて
いるため、バスのビジー率をストア・スルー方式に比べ
て低く抑えることが可能であり、ストア・イン方式を採
用することが多くなっている。このようなストア・イン
方式を採用したＬＢＳの制御方式の従来例を図６〜１０
を参照して説明する。図６は従来例の構成図、図７はメ
インパイプラインとサブパイプライン処理で実行される
ステートのタイミング説明図、図８は動作タイムチャー
ト、図９はＬＢＳ排他制御の説明図、図１０はＭＯＳの
具体例である。

【０００７】まず従来例の動作を説明する前に、パイプ
ライン処理されるＣＰＵの動作について説明する。ＣＰ
Ｕは、通常、３つのユニットに分割されており、それぞ
れ、命令制御部（Ｉユニット）、演算制御部（Ｅユニッ
ト）、記憶制御部（Ｓユニット）と呼ばれる。Ｉユニッ
トは、命令の解読と解読に基づく処理の制御を行う。Ｅ
ユニットはＩユニットから指示された演算を実行する。
ＳユニットはＩユニットから指示された命令およびオペ
ランドの読み出しおよび書き込みを行う。

【０００８】Ｉユニットにおいては命令の実行は複数の
ステートに分割され、パイプライン処理によって実行さ
れる。ここでは、Ｄ，Ａ，Ｔ，Ｂ，Ｅ，Ｗの６ステート
に分割されている場合について述べる。各ステートにお
いてはＤ：命令の解読（デコード）Ａ：オペランドアドレスの計算Ｔ：ＴＬＢ（論理／物理アドレス変換）およびＴＡＧ
（フラグ）の読み出しＢ：ＬＢＳ読み出しＥ：演算実行Ｗ：レジスタへの書き込みのような処理を行う。以下、このパイプラインをメイン
パイプラインと呼ぶ。

【０００９】Ｓユニットは、Ｉユニットとは独立したパ
イプラインを持つ。ここでは、Ｐ，Ｔ，Ｂ，Ｒの４ステ
ートに分割されている場合について述べる。各ステート
においてはＰ：各種リクエストの優先順位（プライオリティ）の決
定Ｔ：ＴＬＢおよびＴＡＧの読み出し、書き込みＢ：ＬＢＳ読み出し、書き込みＲ：ステータスをＩユニット，Ｅユニットへ報告のような処理を行う。以下、このパイプラインをサブパ
イプラインと呼ぶ。

【００１０】メインパイプラインのＴ，Ｂステートは、
図７に示すように、サブパイプラインにおけるオペラン
ドアクセスのためのＴ，Ｂステートと同期して動作す
る。オペランドの論理アドレスはＡサイクルにＩユニッ
トで生成され、Ｓユニットへ送られる。ストアすべきデ
ータは、命令で指定されたレジスタから読みだされＥユ
ニットへ送られる。Ｅユニットはこれを保持し、Ｅステ
ートにＳユニットへ送出する。

【００１１】つぎに図６を参照して、ＬＢＳの制御動作
について説明する。前述したように、ＰサイクルにＩユ
ニットより送られてきた論理アドレスは、Ｔサイクルに
おいて[T cycle Logical Address Register]（ＴＬＡ
Ｒ）１７に保持され、論理アドレスを物理アドレスに変
換するためのバッファ記憶（ＴＬＢ）１３１とフラグが
格納されているタグメモリ（ＴＡＧ）１４１にアクセス
される。論理アドレスおよび物理アドレスは３１ビット
からなり、論理アドレスのビット１〜１１はセグメント
インデックス，ビット１２〜１９はページインデック
ス，ビット２０〜３１はバイトインデックスである。バ
イトインデックスはページ内変位であり物理アドレスの
ビット２０〜３１と等しい。

【００１２】ＴＬＢ１３１はPRIMARY とALTERNATE の２
つのウェイからなり、１つのウェイは２５６ラインから
構成されており、各ラインは論理アドレスのビット１〜
ビット１１と物理アドレスのビット１〜ビット１９を対
にして保持している。ＴＡＧ１４１とＬＢＳ１５１は８
つのウェイからなり、１つのウェイは６４ラインからな
る。ＴＡＧ１４１のウェイおよびラインは、ＬＢＳ１５
１のウェイおよびラインと１対１に対応しており、ＬＢ
Ｓ１５１にあるデータのアドレス情報と、ＬＢＳ１５１
のデータがストアにより変更されたことを示す変更ビッ
ト（Ｃ _L）と、ブロックが書き込み可能な（排他型）ブ
ロックであるか、書き込み不可能な（共通型）ブロック
であるかを示すフラグ（ＥＸ）を持つ。

【００１３】ＴＡＧ１４１の保持するアドレスは物理ア
ドレスのビット１〜ビット１９を保持し、ＬＢＳ１５１
の１つのラインはＭＳＵの内容を６４バイト単位のブロ
ックにして保持しているものとする。ＴＬＡＲ１７が保
持する論理アドレスのビット１２〜ビット１９によりＴ
ＬＢ１３１のラインを選択しPRIMARY とALTERNATE それ
ぞれから論理アドレスと物理アドレスを読み出す。ＴＬ
Ｂ１３１から読み出された論理アドレスは論理アドレス
比較器１３２においてＴＬＡＲ１７のビット１〜ビット
１１と比較される。論理アドレス比較器１３２はPRIMAR
Y とALTERNATEのそれぞれにあり、論理アドレスの一致
が同時に検査される。二つの論理アドレス比較器から論
理アドレスが一致したことを示す信号が、物理アドレス
選択器１３４に送られ、PRIMARY 側の論理アドレスが一
致する場合にはPRIMARY側の物理アドレスが選択され、A
LTERNATE 側の論理アドレスが一致した場合にはALTERNA
TE 側の物理アドレスが選択される。

【００１４】また、ＴＬＡＲ１７のビット２０〜ビット
２５によりＴＡＧ１４１のラインを選択し８つのウェイ
から同時にＬＢＳ１５１のデータのアドレスを読み出
す。各ウェイ毎に設けられた物理アドレス比較器１４２
によりＴＡＧ１４１から読み出された物理アドレスと、
ＴＬＢ１３１から読み出された物理アドレスが比較され
る。比較の結果はレジスタ（ＬＷＮＲ）１１４に保持さ
れ、ＬＢＳ１５１のウェイの選択およびＣ_Lビットを登
録するＴＡＧ１４１のウェイ選択の際に参照される。

【００１５】ＬＢＳ書き込みウェイ決定回路１５２はＬ
ＷＮＲ１１４の出力を入力として、ＬＢＳ１５１のどの
ウェイをアクセスするか、またＴＡＧ１４１のどのウェ
イにＣ_Lビットをセットするかを決定し、それぞれに書
き込み可能信号を送出する。レジスタ（ＢＬＡＲ）１８
はＴＬＡＲ１７のビット２０〜ビット２５をＢサイクル
の間保持し、この出力でＬＢＳ１５１のラインを選択す
る。

【００１６】ストアするデータはＥユニットから送出さ
れ、このデータが有効であることを示すＩＵＳＴＤＶ
信号をＩユニットから受け取ってレジスタ（ＥＵＳＴＤ
Ｒ）２０にデータを取り込む。ＥＵＳＴＤＲ２０の出力
はＡＬＩＧＮ回路２９により、ＬＢＳ１５１のアドレス
にあわされ、レジスタ（ＳＴＤＲ）１１３を介してレジ
スタ（ＢＤＩＲ）２２に取り込まれ、ＬＢＳ１５１に書
き込まれる。

【００１７】つぎに、図８のタイミングチャートを参照
して詳細にストアアクセス動作を説明する。まず、Ｐサ
イクルにおいて、Ｉユニット２７からストア要求とスト
アを行うべき論理アドレスが送られてくる。この要求の
プライオリティが取られるとストアの第１フローが開始
される。ＴサイクルにおいてＴＬＡＲ１７はＰサイクル
にＩユニット２７から送られてきた論理アドレス０００
０１００４を取り込み保持する。この論理アドレスによ
りＴＬＢ１３１とＴＡＧ１４１のラインが選択される。
論理アドレス比較器１３２により論理アドレスを比較し
た結果、PRIMARY 側が一致し物理アドレス０００Ｅ４０
０４に変換される。

【００１８】ＴＡＧ１４１から読み出された物理アドレ
スとＴＬＢ１３１から得られた物理アドレスを物理アド
レス比較器１４２において比較した結果ＴＡＧ１４１の
ウェイ３がヒットし、ストアを行うべきブロックがＬＢ
Ｓ１５１のウェイ３に存在することが検出される。変換
された物理アドレスはＢサイクルにおいてＢＡＡＲ１９
に保持される。ＢＬＡＲ１８の出力を、ＳＴＬＡＲ１１
２はストアを行うべき論理アドレスとしてＲサイクル以
降保持する。また、Ｒサイクル以降、ＬＷＮＲ１１４に
ＬＢＳ１５１のウェイ番号３が保持される。

【００１９】このＲサイクルにＩユニット２７からＥユ
ニットよりデータが転送されることを示すIU STDV 信号
が、またＥユニット２９からストアデータが送られてく
る。IU STDV 信号を受けたＳユニットは、ストアの第２
フローを開始するためのOP STORE REQUEST信号をセット
する。OP STORE REQUEST信号によりストアの第２フロー
が開始される。ＥＵＳＴＤＲ２０には直前のサイクルに
送られてきたIU STDV信号をタイミング信号として、EU
STORE DATA “００４３Ｄ５Ｆ２”を取り込む。

【００２０】次にＴサイクルにおいて、ＴＬＡＲ１７に
よりストアの第１フローで選択されたラインと同じＴＡ
Ｇのラインを選択する。選択すべきウェイはＬＷＮＲ１
１４の値を参照し、ウェイ３が選択される。ＴＡＧ１４
１のウェイ３の選択されたラインには、ＬＢＳ１５１の
データが変更を受けていることを示すＣ_Lビットとして
１を書き込む。なお、このフローにおいて論理アドレス
を物理アドレスに変換する必要はないため、ＴＬＢ１３
１によるアドレス変換を行わないように、BY PASS TLB
信号がセットされる。また、ＥＵＳＴＤＲ２０のデータ
はSTORE Dara Register（ＳＴＤＲ）１１３に移され
る。

【００２１】次にＢサイクルにおいて、ＬＢＳ１５１の
ウェイ３の選択されたラインにストアデータが書き込ま
れ、全ての処理が完了する。最後に、Ｒサイクルにおい
てＩユニット２７へストア要求の処理が完了したことを
示すＳＴＶ（STatus Vaiid）信号を返しメインパイプラ
インのインターロック（連続するＥステート）を解除す
る。

【００２２】ストア・イン方式のＬＢＳを持つ複数のＣ
ＰＵが、共通のＭＳＵに接続されているマルチプロセッ
サシステムにおいて、ＬＢＳとＭＳＵ間でのデータの一
致を保証するためには複数のＣＰＵが同一のブロックに
対して同時にストアを行うことを禁止する排他制御が必
要となる。そこで、主記憶のあるブロックは１つのＣＰ
ＵのＬＢＳにしか存在しないように制御を行うのが一般
的である。しかし、この方法では読み出しの対象として
複数のＣＰＵが共通のブロックを必要とする場合には、
各ＣＰＵ間での通信に要するオーバーヘッドが大きくな
り著しい性能の低下が生じる。

【００２３】そこで、各ブロックに対して書き込みを許
可されているか否かを示す属性を与え、書き込みが許可
されているブロックのみＣＰＵ間での排他制御を行い、
読み出し専用のブロックは複数のＣＰＵで共通すること
を可能とすることにより性能の向上が望める。この２種
類のブロックをそれぞれ排他型ブロック、共有型ブロッ
クと呼ぶ、ＭＳＵは各ＣＰＵが保持しているブロックの
アドレスと、そのブロックが排他型か共有型であるかを
常に把握して、矛盾の生じない排他制御を行う必要があ
る。このため、ＭＳＵは各ＣＰＵのＴＡＧのコピーを持
たせて制御を行う。

【００２４】このようにＴＡＧのコピーをＭＳＵに持た
せた排他制御の動作を図９を参照して説明する。まず、
ＣＰＵ６がブロックＡを排他型で持ち、ストアをブロッ
クＡに対して行った後、ＣＰＵ７においてブロックＡに
対するストア要求が発生した場合について述べる。ブロ
ックＡは排他型でＣＰＵ６が保持しているためＣＰＵ７
にブロックＡは存在しない。そこでＣＰＵ７は、メイン
パイプラインにインターロックをかけてストアを保留
し、サブパイプライン制御回路１２よりＭＳＵ ReQues
t Register（ＭＲＱＲ）２５へＭＩ要求をセットする。
ＭＩアドレスは、ＢＡＡＲ１９よりMove In Address Re
gister（ＭＩＡＲ）３０を経由してMsu ReQuest Addres
s Register（ＭＲＱＡＲ）２６にセットする（１）。

【００２５】ＭＲＱＲ２５、ＭＲＱＡＲ２６よりＭＳＵ
８に対してブロックＡの排他型ＭＩ要求を出す（２）。
排他型ＭＩ要求を受け取ったＭＳＵは、ＣＰＵ６のＴＡ
Ｇ１４１のコピーを格納しているＴＡＧＣ８２を検索し
（３）ブロックＡがＣＰＵ６に排他型で保持されている
ことを検出して排他制御回路８１に報告する（４）。

【００２６】ＭＳＵ８はＣＰＵ６へブロックＡの無効型
ＭＯ要求をだす（５）。ＭＳＵ８からのブロックＡの無
効型ＭＯ要求はＣＰＵ６のＳユニット内の、ＭＳＵから
の要求を保持するためのMsu Order Stack （ＭＯＳ）３
１に保持される。ＭＯＳ３１は、図１０で示されるよう
に、ＭＳＵからのＭＯ要求は、まずMSUOrder In Regist
er （ＭＯＩＲ）３１１に保持される。次にＩＮＰＯＩ
ＮＴＥＲ３１３で指示されるＳＴＡＣＫ内のレジスタ３
１２に保持され、ＩＮＰＯＩＮＴＥＲ３１３の値がイン
クリメントされる。またＯＵＴＰＯＩＮＴＥＲ３１４で
指示されるＳＴＡＣＫ内のレジスタ３１２からＭＯ要求
が順次読みだされ、ＯＵＴＰＯＩＮＴＥＲ３１４の値が
インクリメントされる。読みだされたＭＯ要求はレジス
タ（ＭＯＯＲ）３１５よりサブパイプラインに投入され
（６）、ＭＯ処理が開始される（７）。

【００２７】ＣＰＵ６はブロックＡをＭＳＵ８へＭＯし
ＴＡＧ１４１のブロックＡに対するフラグＥｘを排他か
ら無効にする（８）。ＭＳＵ８はＭＯされたデータを書
き込む（９）と同時に、ＣＰＵ６に対応するＴＡＧＣ８
２をブロックＡがＣＰＵ６に存在しないことを示す状態
に変更する（１０）。

【００２８】この後、ブロックＡの最新データを読み出
し（１１）、ＣＰＵ７に対応するＴＡＧＣ８３をブロッ
クＡがＣＰＵ７に排他型で存在することを示す状態に変
更する（１２）。ブロックＡのデータはＣＰＵ７へとＭ
Ｉされ（１３）、保留されていたストアをブロックＡに
対して行いメインパイプラインのインターロックを解除
する。

【００２９】また、ＣＰＵ７のＴＡＧ１４１のブロック
Ａに対するフラグＥｘを排他型に、またＣ_Lビットはデ
ータが変更されたことを示す「１」に変更する。次に、
ＣＰＵ６とＣＰＵ７が共有型でブロックＡを同時に保持
している状態で、ＣＰＵ７においてブロックＡに対する
ストア要求が発生した場合について述べる。

【００３０】ＣＰＵ７はブロックＡを保持しているが、
排他型ではないためストアを実行することはできない。
そこでＣＰＵ７は、メインパイプラインにインターロッ
クをかけてストアを保留し、ＭＳＵ８に対してブロック
Ａの共有型から排他型へのブロック変更要求を出す。

【００３１】ブロック変更要求を受け取ったＭＳＵ８
は、全てのＴＡＧＣを検索しブロックＡがＣＰＵ６に共
有型で保持されていることを検出する。ＭＳＵ８はＣＰ
Ｕ６へブロックＡのブロック無効化（ＢＩ）要求を出
す。ＭＳＵからブロックＡのＢＩ要求を受け取ったＣＰ
Ｕ６はＴＡＧ１４１のブロックＡの状態を共有から無効
にし、ブロック変更が完了したことをＭＳＵへ通知す
る。

【００３２】ＭＳＵは完了通知を受け取ると、ＣＰＵ６
に対応するＴＡＧＣ８２をブロックＡがＣＰＵ６に存在
しないことを示す状態に変更し、ＣＰＵ７に対応するＴ
ＡＧＣ８３をブロックＡがＣＰＵ７に排他型で存在する
ことを示す状態に変更する。この後、ＣＰＵ７へブロッ
クＡの共有型から排他型への変更許可通知を送る。

【００３３】ＣＰＵ７は、ＭＳＵ８より送られてきた変
更許可通知を受け取った後、ブロックＡを排他型にし、
保留されていたストアをブロックＡに対して行いメイン
パイプラインのインターロックを解除する。以上に述べ
たような制御により、ストア・イン方式のＬＢＳとＭＳ
Ｕとのデータの一致が保たれる。しかし、前述した制御
によれば、ＬＢＳへストアが完了するまで、メインパイ
プラインは待機せねばならないため大きな性能低下を生
じてしまう。そこで、ストアデータを一時的に保持して
おくレジスタ（ＳＴＢ：ストアバッファ）を設け、メイ
ンパイプラインからのストアをストアバッファに保持
し、ストアバッファへ書き込んだ時点でＩユニットはス
トアを終了したものと見なしてメインパイプラインを先
に進め、Ｓユニットが自ユニット内部でＬＢＳへの書き
込みを制御する方法が考案された。

【００３４】このＳＴＢを設けた構成を図１１に、ＳＴ
Ｂ制御回路の具体例を図１２に示す。図１１において
は、ＳＴＢ１１は４組のＳＴＬＡＲ１１２，ＳＴＤＲ１
１３，ＬＷＮＲ１１４およびＳＴＢ制御回路１１１によ
り構成されている。またＳＴＢ制御回路１１１は、図１
２に示すように、ＩＮＰＯＩＮＴＥＲ５１，ＯＵＴＰＯ
ＩＮＴＥＲ５２，ＳＴＡＲＶＡＬＩＤＲＥＧ５３に
より構成されている。

【００３５】ＩＮＰＯＩＮＴＥＲ５１は２ビットのカウ
ンタで次に使用すべきＳＴＬＡＲ１１２とＳＴＤＲ１１
３を指定する。ＯＵＴＰＯＩＮＴＥＲ５２は２ビットの
カウンタで次に処理すべきＳＴＬＡＲ１１２とＳＴＤＲ
１１３を指定する。これらのカウンタ値はアンド５４お
よび５５で解読され、ＳＴＬＡＲおよびＳＴＤＲの指定
されたレジスタが選択されてデータの入出力が行なわれ
る。なお、ＩＮＰＯＩＮＴＥＲ５１の指定は空いている
レジスタを、又ＯＵＴＰＯＩＮＴＥＲ５２の指定はＰス
テートでのプライオリティ決定にもとずいてサブパイプ
ライン制御回路１２より指定される。

【００３６】ＳＴＡＲＶＡＬＩＤＲＥＧ５３は４ビ
ットのレジスタであり各ビットは各ＳＴＬＡＲとＳＴＤ
Ｒに対応し、このビットが１にセットされている時に
は、対応するレジスタに有効なストアリクエストが保持
されていることを示している。４つのストアバッファす
べてに有効なストアリクエストが保留されている状態で
は、新たなストアリクエストを抑止するためにアンド
５，６によりSTB FULL信号がセットされサブパイプライ
ン制御回路へ送られ、Ｓユニットビジー信号SU BUSY を
Ｉユニットに送出する。

【００３７】図１３は、図１１の構成でＬＢＳにストア
対象のブロックが排他型で存在した場合の動作タイミン
グチャートを示す。この場合は、図８で説明したＳＴＶ
信号がストアリクエストの第１フローのＲサイクルで返
されており、メインパイプラインにはインターロックが
かけられず、ただちにＷステートに移行する。すなわ
ち、ストア要求がＳＴＢ１１に格納されるとＳＴＶ信号
をＩユニットに送出し、ＳＴＢ１１のデータを読出して
ストア処理を実行する。

【００３８】また、図１４は、ＣＰＵ６がブロックＡを
排他型で持ち、ストアをブロックＡに対して行った後、
ＣＰＵ７においてブロックＡに対するストア要求が発生
した場合の、ＣＰＵ７のタイムチャートを示す。この場
合、第１フローのＴサイクルにおいてブロックＡはＣＰ
Ｕ６のみに存在するので、ＴＡＧマッチが検出されず、
Ｒサイクルに排他型ＭＩ要求がセットされるが、Ｉユニ
ットに対してはＳＴＶ信号が返され、メインパイプライ
ンはインターロックしない。すなわち、ＢＡＡＲ１９の
データはＲサイクルでＭＩＡＲ３０に移され、続いてＭ
ＲＱＡＲ２６よりアドレスが、またＭＲＱＲ２５より排
他型ＭＩ要求をＭＳＵに対して送出する。このＭＩ要求
によってＭＳＵは、前述したように、ＣＰＵ６に対して
ブロックＡに対して無効化ＭＯ要求を送出し、ＭＳＵに
データを転送させた後、ＭＳＵからブロックＡのデータ
をＣＰＵ７に転送する。ＣＰＵ７のＬＢＳにデータがセ
ットした後、ストアの第２フローが実行される。

【００３９】また、図１５は、ＣＰＵ６とＣＰＵ７が共
有型でブロックＡを同時に保持している状態で、ＣＰＵ
７においてブロックＡに対するストア要求が発生した場
合の、ＣＰＵ７のタイムチャートを示す。この場合、第
１フローのＴサイクルにＴＡＧマッチと、このブロック
が共有型であることが検出され、Ｒサイクルにブロック
Ａを排他型に変更する要求がセットされる。この場合は
Ｉユニットに対してＳＴＶ信号は返さない。ＳＴＶ信号
を返さない理由はブロックＡに対するストア要求が、Ｃ
ＰＵ６においてもほぼ同時に発生した場合、ＣＰＵ６と
ＣＰＵ７に内容の異なるブロックＡのデータが存在する
ことになり、一致性が保証されなくなるからである。し
たがって、この場合にはメインパイプラインはインター
ロックする。すなわち、ＢＡＡＲ１９のデータはＲサイ
クルでＭＩＡＲ３０に移され、続いてＭＡＱＡＲ２６よ
りアドレスが、また、ＭＲＱＲ２５よりブロック変更要
求をＭＳＵに対して送出する。このブロック変更要求に
対してＭＳＵよりブロック変更許可通知を受け取った後
に第２フローが実行され、このＲサイクルでＩユニット
に対してＳＴＶ信号が返されて始めてメインパイプライ
ンのインターロックが解除される。

【００４０】

【発明が解決しようとする課題】前述したように、ＳＴ
Ｂを用いたストア・イン制御方式を採用すると、Ｉユニ
ットよりの命令は、ＳＴＢに記録されると、記録された
時点でストアが行なわれたものとして突き放されて処理
を完了してしまう。

【００４１】したがって、Ｉユニットにおいて実行され
た命令が、共通記憶域の操作等を行うＣＳ（Compare an
d Swap）命令やＣＤＳ（Compare and Double Swap ）命
令のように、ＣＰＵの逐次化を要する命令であった場
合、この命令の実行が起きる前に、ＳＴＢに記録されて
いるＭＩを伴なうストア命令を全て完了させなければな
らないという問題がある。

【００４２】本発明は、ストア・イン制御方式でストア
バッファを用いてバッファ記憶を制御する方式におい
て、逐次化を要求する命令に対しては、ストアバッファ
に記録されているデータが全て主記記憶に反映された後
で実行されるよう逐次化を保証するよう改良したバッフ
ァ記憶制御方式を提供することを目的とする。

【００４３】

【課題を解決するための手段】前述の課題を解決するた
め本発明が採用した手段を図１を参照して説明する。図
１は本発明の原理図である。命令制御部２７、演算制御
部２８および記憶制御部９で構成されるデータ処理装置
が、複数のデータ処理装置で共通にデータを記憶する主
記憶装置８と前記記憶制御部９のバッファ記憶１５１と
の間のデータ転送をストア・イン方式で制御し、かつ、
前記バッファ記憶１５１へのストア処理を、ストア要求
を一時的に保持するストアバッファ１１を介して行なう
制御方式において、前記ストアバッファ１１に保持され
ているストア要求を伴うムーブインが、未だ実行されて
いないムーブイン要求が存在することを検出する未ムー
ブイン処理検出手段１と、前記命令制御部２７より逐次
化を必要とする命令が記憶制御部９に転送されたとき、
前記未ムーブイン処理検出手段１によって未ムーブイン
処理が検出された場合、前記命令制御部２７の処理を中
断させる命令制御部処理インターロック手段２と、を備
える。

【００４４】

【作用】ストアバッファ１１には、命令制御部２７より
の主記憶装置よりバッファ記憶１５１へのデータ転送を
必要とするムーブイン処理を伴う要求が格納される。未
ムーブイン処理検出手段１は、前記ストアバッファ１１
に未だムーブイン処理が実行されていない要求が格納さ
れているか否かを調べ、未処理の要求が有る場合、未処
理有信号を出力する。

【００４５】命令制御部処理インターロック手段２は、
命令制御部２７より逐次化を必要とする命令が記憶制御
部１０に転送されたとき、前記未ムーブイン処理検出手
段１より未処理有信号が出力する場合は、前記命令制御
部２７に対して命令制御部の処理を中断させる信号を送
出する。

【００４６】命令制御部２７では命令制御部処理インタ
ーロック手段２よりの処理中断信号を受信すると処理を
中断する。命令制御部２７の処理が中断されると、記憶
制御部９には新らたなムーブイン処理を伴う命令は転送
されず、ストアバッファ１１に格納されているムーブイ
ン処理は続行される。

【００４７】ストアバッファ１１に格納されている処理
が全て処理されると、未ムーブイン処理検出手段１の出
力は未処理無信号が送出され、命令制御部処理インター
ロック手段２からは命令制御部２７の処理を中断させる
信号の送出を停止する。命令制御部２７での処理の中断
が解除されると、中断していた逐次化を必要とする命令
が記憶制御部１０に転送され、処理が実行される。

【００４８】以上のように、ストアバッファに格納さ
れ、未だムーブイン処理が行なわれていない処理が有る
か無いかを検出し、未処理が有り、かつ逐次化を必要と
する命令が入力された場合、命令制御部の処理を中断さ
せるようにしたので、中断している間に未処理のムーブ
インを伴う全ての処理を実行し、全ての処理が完了した
後逐次化を必要とする命令が実行されるので、逐次化を
保証することができる。

【００４９】

【実施例】本発明の一実施例を図２〜図５を参照して説
明する。図２は本発明の実施例の構成図、図３は未ムー
ブイン処理検出手段および命令制御部処理インターロッ
ク手段の具体例、図４はムーブインバッファ部の具体
例、図５はムーブインバッファの動作タイムチャートで
ある。

【００５０】図２において、ストアバッファ（ＳＴＢ）
部１１およびＭＳＵよりデータブロックを転送する制御
を行うムーブインバッファ（ＭＩＢ）部１０以外は、従
来例の図６および図８で説明したとおりである。また、
実施例では図１で説明した未ムーブイン処理検出手段１
および命令制御部処理インターラプト手段２はＳＴＢ部
に設置され、後で図３を参照して詳細に説明する。

【００５１】まず、図４を参照してＭＩＢ部１０を説明
する。実施例では、ＬＢＳの１ブロックは６４バイト、
ＣＰＵとＭＳＵ間のデータバスは８バイト幅となってお
り、ＭＳＵよりの転送データは８バイトづつ８回に分け
て転送される。ＭＩＢ部１０はこのデータを、まずMove
In Data Buffer Register（ＭＩＤＢＲ）１０３に受け
取り、ここからMove In Data Register （ＭＩＤＲ）１
０４へ８バイトづつセットする。ＭＩＤＲ１０４へ６４
バイトすべてのデータをセットし終わってからＬＢＳへ
書き込みが行われる。ＭＩデータを取り込むためのタイ
ミングを指示するためにＭＳＵは、ＤＯＷ信号をＭＩデ
ータに先んじて８回送出し、このＤＯＷ信号はシフトレ
ジスタ１０１に記録される。また、ＭＩ要求に付加され
てＣＰＵから送られてきた識別番号を送り返す。このＭ
ＳＵからの識別番号を保持するのがMsu Move In ID Reg
ister （ＭＭＩＩＤＲ）１０６である。

【００５２】また、Move In Address Register（ＭＩＡ
Ｒ）１０７は、ＭＳＵよりＬＢＳへＭＩするデータブロ
ックのアドレスが格納される。ＭＳＵよりＬＢＳへのＭ
Ｉは、図５に示すように、ＭＳＵよりデータ取込タイミ
ングを指示するＤＯＷ信号が８回連続して転送される。
このＤＯＷ信号はシフトレジスタ１０１に記録され、順
次シフトされる。

【００５３】このシフトレジスタ１０１のＤＯＷ記録状
況よりＭＩＤＲ１０４にデータを格納するブロック番号
を番号発生回路１０２で発生する。この信号によって、
ＭＳＵから転送され、ＭＩＤＢＲ１０３に記録された８
バイトのデータは順次ＭＩＤＲ１０４に格納され、全デ
ータが格納されるとＢＤＩＲ２２に移されてＬＢＳに読
込まれる。

【００５４】また、ＭＳＵからＬＢＳへのＭＩが開始さ
れると、前述のＤＯＷ信号とともに、ＭＳＵへのＭＩ要
求に付加して送付した識別番号が返送され、ＭＭＩＩＤ
Ｒ１０６に格納される。格納された識別番号はＭＩデー
タがＬＢＳに格納されるまでＭＭＩＩＤＲ１０６に保持
される。

【００５５】つぎに図３を参照して、未ムーブイン処理
検出手段１および命令制御部処理インターロック手段２
について説明する。図３において、ＳＴＬＡＲ１１２，
ＳＴＤＲ１１３，ＬＷＮＲ１１４およびセレクタ１１
５，１１６および１１７は図１１で説明したとおりであ
り、また、ＳＴＢ制御回路１１１は図１２で説明したと
おりである。

【００５６】Move In ID Register （ＭＩＩＤＲ）１１
８およびMove In Pend（ＭＩＰ）ラッチ１２１は、それ
ぞれ４組で構成され、ＳＴＬＡＲ１１２，ＳＴＤＲ１１
３およびＬＷＮＲの４組のレジスタと１対１に対応する
データが格納される。ＭＩＩＤＲ１１８には、ＭＳＵへ
のＭＩ要求の識別番号が格納される。また、ＭＩＰラッ
チ１２１はラッチがオンの状態はストアバッファにスト
ア要求の対象となるブロックがＬＢＳに存在しなかった
ため、現在ＭＳＵからのＭＩ待ちの状態となっているこ
とを示す。

【００５７】また、未ムーブイン処理検出手段１におい
て、１１９は比較器であり、ＭＩＩＤＲ１１８と図４で
説明したＭＭＩＩＤＲ１０６のＩＤを比較し、一致ＩＤ
に対しては出力を「１」とする。また、１２０はアンド
回路、１２２はオア回路である。

【００５８】命令制御部処理インターロック手段２は、
アンド回路１２４および１２５とレジスタ（ＳＲＣＲ）
１２３で構成される。Ｉユニットから逐次化を要求する
命令が転送され、かつ未ムーブイン処理検出手段１の出
力が「１」であったＳＲＣＲ１２３はセットされて出力
を「１」にする。また、未ムーブイン処理検出手段１よ
りの信号が「１」より「０」に変換されるとＳＲＣＲ１
２３はリセットされて「０」を出力する。

【００５９】つぎに、逐次化要求を伴わないストア要求
の実行においてＬＢＳがミスヒットし、ＭＩデータ待ち
となっている状態で、逐次化要求を伴うオペランドアク
セス要求が生じた場合について実施例の動作を説明す
る。Ｐステートに信号線１１０１よりストア要求、信号
線１１０２より逐次化要求、信号線１１０３より論理ア
ドレスが送られてくる。この要求の優先権がサブパイプ
ライン制御回路１２により取られると、信号線１１０３
からの論理アドレスは選択器１６により選択され、スト
ア処理の第１フローが開始される。

【００６０】Ｔステートに、この論理アドレスはＴＬＡ
Ｒ１７に保持される。ＴＬＡＲ１７の出力１１０４によ
り、ＴＬＢ部１３で論理アドレスを絶対アドレスに変換
し、ＴＡＧ部１４でＬＢＳ１５１にストア対象となって
いるブロックが存在しているか否かをチェックする。Ｌ
ＢＳ１５１にフェッチ対象となっているブロックが存在
しないことが検出されると、サブパイプライン制御回路
１２へ信号線１１０６を介して報告される。

【００６１】Ｂステートに、論理アドレスは信号線１１
０４を入力とするＢＬＡＲ１８に保持され、絶対アドレ
スは信号線１１０５を入力とするＢＡＡＲ１９に保持さ
れる。サブパイプライン制御回路１２は、信号線１１１
０により、ＭＩＢ部内にＭＩ要求が発生したことを通知
する。この通知はＳＴＢ部１４にも送られＭＩＰラッチ
１２１がセットされる。

【００６２】Ｒステートに、論理アドレスは信号線１１
０８を入力とし、データを読み込むべきウェイ番号は信
号線１１０７を入力とし、それぞれＳＴＢ内のＳＴＬＡ
Ｒ１１２，ＬＷＮＲ１１４に取り込まれる。ＭＩＢ部１
０においては、Ｂステートにサブパイプライン制御回路
１２から通知されたＭＩ要求通知信号をデータ取り込み
タイミング指示信号（ＣＥ）としてＢＡＡＲ１９の出力
１１０９をＭＩＡＲ１０７に取り込む。また、Ｉユニッ
トへは信号線１１１７よりＳＴＶ信号が返され、メイン
パイプラインはインターロックすることなく処理を続行
する。また、このステートにＩユニットからの信号線１
１１３よりＳＴＤＶ信号が送られてくる。

【００６３】ＳＴＤＶ信号を受けた次のステートで、Ｅ
ユニットからのストアデータは信号線１１１４を入力と
するＥＵＳＴＤＲ２０に取り込まれる。このステート
で、ＭＲＱＡＲ２６はＭＩＢ中のＭＩＡＲ１０７の出力
１１１４を取り込み、このアドレスに対するＭＳＵへの
要求内容（この場合ＭＩ要求）と要求識別番号が、それ
ぞれ信号線１１１２，１１１１からＭＲＱＲ２５，ＭＲ
ＱＩＤＲ２４へ取り込まれＭＳＵへ送出される。信号線
１１１１の識別番号は、ＳＴＢ内のＭＩＩＤＲ１１８に
もセットされる。

【００６４】ＳＴＢ内のＭＩＰラッチ１２１がセットさ
れている状態は、ＳＴＢ内にＭＩデータがＭＳＵより一
度も送られてきていないストア要求が保持されているこ
とを示しており、４個のラッチの出力がＯＲ回路１２２
を経て、命令制御部処理インターロック手段２のアンド
回路１２４および１２５に加えられる。しかし、ＳＲＣ
Ｒ１２３には逐次化を要求する命令である信号がセット
されていないために、アンド回路１２５の出力は「０」
となる。

【００６５】いまこのような状態で、Ｉユニットから逐
次化を要求を伴うオペランドアクセス要求を受け取る
と、アンド回路１２４の出力は「１」となってＳＲＣＲ
１２３がセットされてアンド回路１２５の出力は「１」
となり、この要求のＲサイクルにＳＴＶ信号を返さず、
Ｓユニット内で保留し、信号線１１１６よりＩユニット
へ、ＳユニットがＩユニットからの新規リクエストを受
け付けられない状態であることを示すＳＵＢＵＳＹ信
号を送る。この間、メインパイプラインの処理はインタ
ーロックがかけられて停止する。

【００６６】ＭＳＵより最初のＤＯＷ信号が信号線１１
１８より送られてくると、次のステートにＭＳＵよりＭ
Ｉの識別番号が信号線１１１９から送られてくる。この
ＭＩのＩＤはＭＩＢ内のＭＭＩＩＤＲ１６にＭＩ動作中
保持される。ＭＭＩＩＤＲ１０６の出力は信号線１１２
１よりＳＴＢへ送られる。この値はＳＴＢ内のＭＩＩＤ
Ｒ１１８の値と、比較回路１１９より比較される。ＭＩ
のＩＤが一致するとこの比較回路１１９は「１」を出力
する。比較結果が「１」であり、かつＭＩＰラッチ１２
１がセットされている状態ならばＡＮＤ回路１２０は
「１」を出力する。アンド回路１２０の出力は、ＭＩＰ
ラッチ１２１のリセット端子へ接続されており、アンド
回路１２０の出力が「１」をとるとＭＩＰラッチ１２１
がリセットされる。

【００６７】全てのＭＩＰラッチがリセットされると信
号線１１１５がオフの状態となり、サブパイプライン制
御回路１２は保留されていた逐次化要求を伴うオペラン
ドアクセス要求の実行を再開する。このオペランドアク
セスが完了すると、ＳユニットはＳＴＶ信号をＩユニッ
トへ返すと同時にＳＵＢＵＳＹ信号をオフにする。

【００６８】以上、本発明の一実施例について説明した
が、本発明はこの実施例に限定されるものではなく、そ
の発明の主旨に従った各種変形が可能である。

【００６９】

【発明の効果】以上説明したように、本発明によれば次
の効果が得られる。ストアバッファに格納され、未だム
ーブイン処理が行なわれていな処理が有るか無いかを検
出し、未処理が有り、かつ逐次化を必要とする命令が入
力された場合、命令制御部の処理を中断させるようにし
たので、中断している間に未処理のムーブインを伴う全
ての処理を実行し、全ての処理が完了した後逐次化を必
要とする命令が実行されるので、逐次化を保証すること
ができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の一実施例の構成図である。

【図３】同実施例の未ムーブイン処理検出手段および命
令制御部処理インターラプト手段の具体例である。

【図４】ムーブインバッファ部の具体例である。

【図５】ムーブインバッファの動作タイムチャートであ
る。

【図６】従来例の構成図である。

【図７】メインパイプラインとサブパイプライン処理で
実行されるステートの説明図である。

【図８】同実施例の動作タイムチャートである。

【図９】ＬＢＳ排他制御の説明図である。

【図１０】ＭＯＳの具体例である。

【図１１】ＳＴＢを設けた従来例の構成図である。

【図１２】同実施例のＳＴＢ制御回路の具体例である。

【図１３】同実施例の排他型ブロックを保持している場
合のストアアクセス動作タイムチャートである。

【図１４】同実施例の排他型ブロックを保持していない
場合のストアアクセス動作タイムチャートである。

【図１５】同実施例の共有型ブロックを保持している場
合のストアアクセス動作タイムチャートである。

【符号の説明】

１未ムーブイン処理検出手段２命令制御部処理インターロック手段６，７ＣＰＵ８主記憶装置（ＭＳＵ）９記憶制御部１０ムーブインバッファ（ＭＩＢ）部１１ストアバッファ（ＳＴＢ）部１２サブパイプライン制御回路１３論理／物理アドレス変換バッファ記憶（ＴＬＢ）
部１４タグメモリ（ＴＡＧ）部１５バッファ記憶（ＬＢＳ）部２７命令制御部（Ｉユニット）２８演算制御部（Ｅユニット）１３１論理／物理アドレス変換バッファ記憶（ＴＬ
Ｂ）１４１タグメモリ（ＴＡＧ）１５１バッファ記憶（ＬＢＳ）１７，１８，１９，２０，２２，２４，２５，２６，１
０３，１０４，１０７，１１２，１１３，１１４，１１
８，１２３レジスタ１６，２１，２３，１０８，１１５，１１６，１１７
セレクタ１１９，１３２，１４２比較器５４，５６，１２０，１２４，１２５アンド回路１２１ラッチ１２２オア回路

Claims

【特許請求の範囲】

【請求項１】命令制御部２７、演算制御部２８および
記憶制御部９で構成されるデータ処理装置が、複数のデ
ータ処理装置で共通にデータを記憶する主記憶装置８と
前記記憶制御部９のバッファ記憶１５１との間のデータ
転送をストア・イン方式で制御し、かつ、前記バッファ
記憶１５１へのストア処理を、ストア要求を一時的に保
持するストアバッファ１１を介して行なう制御方式にお
いて、前記ストアバッファ１１に保持されているストア
要求を伴うムーブインが、未だ実行されていないムーブ
イン要求が存在することを検出する未ムーブイン処理検
出手段１と、前記命令制御部２７より逐次化を必要とする命令が記憶
制御部９に転送されたとき、前記未ムーブイン処理検出
手段１によって未ムーブイン処理が検出された場合、前
記命令制御部２７の処理を中断させる命令制御部処理イ
ンターロック手段２と、を備えたことを特徴とするバッファ記憶制御方式。
【請求項２】前記未ムーブイン処理検出手段１が、前
記ストアバッファ１１にストアされるムーブイン要求に
よってセットされ、ムーブイン要求の識別番号と主記憶
装置８より返送される識別番号とを比較して一致したと
きリセットされる複数のラッチ１２１と、前記複数のラ
ッチ１２１のいづれか１個でもセットされていることを
検出するオア回路１２２と、を備えたことを特徴とする
請求項１記載のバッファ記憶制御方式。