JPH02236748A

JPH02236748A - ストア・バッファ

Info

Publication number: JPH02236748A
Application number: JP1059259A
Authority: JP
Inventors: Hitoshi Takagi; 均高木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-03-10
Filing date: 1989-03-10
Publication date: 1990-09-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置において使用されるキャッシュ・
メモリ装置におけるストア・バッファに関する．〔従来の技術〕今日の情報処理装置の多くは、メモリ・アクセスタイム
の向上を図るため、キャッシュ・メモリ装置を採用して
いる．また、そのうち、パイプライン処理方式を採用し
ているものの多くは、ストア要求にかかるアドレスとデ
ータを一時的にキャッシュ・メモリとは独立に保持して
おくストア・バッファと呼ばれる記憶手段を有する．ス
トア・バンファが必要な理由は、一つには、ストア要求
は、メモリ・リード要求よりも低い優先度が与えられて
おり、待ち合わせを行わなければならないこと、もう一
つには、ストア・アドレスの生成とストア・データ作成
の時間的なずれを調整するためである．ストア・バッファに蓄えられたストア要求はメモリ・リ
ード要求の間をぬってキャッシュ・メモリへ反映される
ことになる．もし、後続のメモリ・リード要求が未だキャッシュ・メ
モリへ反映していないストア・バッファ中のストア要求
のデータを必要とする場合、そのメモリ・リード要求に
対するデータとして、キャッシュ・メモリ中の古いデー
タを返すことは避けなければならない．このため、メモ
リ・リード要求゛に応答してキャッシュ・メモリを読み
出す際、そのメモリ・アドレスとストア・バッファ中の
ストア要求のアドレスとを比較し、もし、リード・アド
レスとストア・アドレスの一致を検出したら、リード動
作を一時中止して、ストア・バッファ中のストア要求の
キャッシュ・メモリへの反映を行う．ストア・バッファ
内のキャッシュ・メモリへの反映可能な要求（アドレス
とデータが揃っているストア要求）の処理が終了した時
点で、先のリード要求の処理を再試行し、命令の実行上
の矛盾が生じないように制御する．このように、ストア・バッファ内のストア要求のキャッ
シュ・メモリへの反映は以下の状態にキャッシュ・メモ
リがなった時である．（１）リード要求がない．（２）リード・アドレスとストア・バッファ内にあるス
トア・アドレスが一致した場合。

〔発明が解決しようとする問題点〕

ところが、今日の情報処理装置では、一つの命令に対し
て、必ず命令の読み出しがあり、少なくとも六割程のオ
ペランド読み出しがあるため、リード要求が無くなると
いうことは殆どなく、ストア・バッファ内のストア要求
は、キャッシュ・メモリへの反映のタイミングをリード
・アドレスとストア・アドレスの比較一致に期待してい
るのが現状である．しかし、ストア・バッファの容量は通常４語乃至１６語
程であり、リード・アドレスとストア・アドレスの一致
が長い期間無い場合、この容量一杯にストア要求が格納
されてしまうと、後続のストア命令が実行出来なくなる
．すると、リード要求も無くなってしまい、自然とスト
ア要求のキャッシュ・メモリへの反映が可能な状態とな
る．これは、命令実行の中断を引き起こすのみならず、
命令供給も中断することになる．従って、ストア・バッ
ファ一杯にストア要求が格納されないうちに、そのスト
ア要求を処理し得るようにすることが望まれる．ところで、メモリ・リード要求のアドレスに対する写し
がキャッシュ・メモリ中に存在しない場合（キャッシュ
・ミス）、後続の要求を止めて主記憶装置からキャッシ
ュ・メモリへデータのロード（ブロックロード）を行う
必要がある．この時、後続のリード要求は無いので前記
（１）の条件が成立し、ストア要求のキャッシュ・メモ
リへの反映は可能な筈であるが、ブロックロ一ド中のキ
ャソシュ・メモリのブロックへのストア要求があると、
ストア要求のキャッシュ・メモリへの反映後にブロック
ロードによるキャッシュ・メモリへの書き込みが起こり
、矛盾が生じる可能性がある．このため、従来はブロッ
クロード中にはストア要求のキャッシュ・メモリへの反
映を禁止する制限を設けている．それ故、ストア要求の
処理が一層遅延し、キャッシュ・ミスが多く発生するよ
うな局所性が低いアプリケーションでは特に上述のよう
な命令の実行および取り出しの中断が起こる可能性が高
く、性能低下の一因となっている．本発明はこのような
事情に鑑みて為されたものであり、その目的は、ブロッ
クロード中におけるストア要求のキャッシュ・メモリへ
の反映を可能とすることにより、ストア要求がストア・
バッファに長く留まるのを極力防止して情報処理装置の
性能を高めることにある．〔問題点を解決するための手段〕本発明は上記の目的を達成するために、ストア要求を直
ちにキャッシュ・メモリへ反映させず一時バッファリン
グする複数エントリを含むストア・バッファにおいて、
前記ストア・バッファのエントリに保持された各ストア
要求にかかるアドレスと前記キ中ツシェ・メモリへのリ
ード要求にかかるアドレスとを前記キャッシュ・メモリ
において予め定められた語数の管理単位であるブロック
単位で比較する比較手段と、前記リード要求がキャッシ
ュ・ミスを起こした時、前記比較手段の出力が不一致を
表示したエントリに対応するストア可能表示手段をセッ
トするセット手段と、前記キャッシュ・ミスを契機とす
る主記憶から前記キャッシュ・メモリへのデータ・ロー
ドの終了時、前記ストア可能表示手段の全てをリセット
するリセット手段と、主記憶から前記キャツシュ・メモ
リへのデータ・ロード中に、前記ストア可能表示手段が
セットされているエントリのストア要求を前記キャッシ
ュ・メモリへ反映する要求を発生する要求発生手段とを
有している．（作用〕本発明のストア・バッファにおいては、ストア・バッフ
ァ中のエントリにストア要求が保持された状態でキャッ
シュ・メモリへのリード要求があると、比較手段が、そ
のエントリに保持されたストア要求にかかるアドレスと
そのリード要求にかかるアドレスとをブロック単位で比
較し、前記リード要求がキャッシュ・ミスを起こした場
合にセット手段が、前記比較手段の出力が不一致を表示
したエントリに対応するストア可能表示手段をセットし
、前記キャッシュ・ミスを契機として主記憶からキャッ
シュ・メモリへのデータ・ロードが行われると、要求発
生手段が、ストア可能表示手段がセットされているエン
トリのストア要求をキャッシュ・メモリへ反映する要求
を発生する．また、前記のデータ・ロードが終了すると
、リセット手段がストア可能表示手段の全てをリセット
してストア可能表示手段を初期の状態に戻す．〔実施例
〕次に、本発明の実施例について図面を参照して詳細に説
明する．第１図を参照すると、本発明の一実施例のストア・バッ
ファ３３は、キャッシュ・ストア・アドレス・バッファ
（以下ＣＳＡＢと称す）１と、キャッシュ・ストア・デ
ータ・バッファ（以下ｃｓＤＢと称す）２と、アドレス
・セット・ポインタ（以下ＡＳと称す）３と、アドレス
・リード・ポインタ（以下ＡＲと称す）４と、データ・
セット・ポインタ（以下ＤＳと称す）５と、データ・リ
ード・ポインタ（以下ＤＲと称す）６七、非危険フラグ
群（以下ＮＨＦと称す》７と、要求発生回路（以下ＲＧ
と称す）３２とを含んでいる．各々、次のような構成お
よび機能を持つ．・ＡＳ３ストア要求のアドレスを次に格納すべきＣＳＡＢｌのエ
ントリを指すポインタである．・ＡＲ４現在までストア要求の反映が完了したＣＳＡＢｌのエン
トリの次のエントリを指すポインタである．・ＣＳＡＢ　１命令処理部から送出されるストア要求のアドレスを保持
する複数のエントリ（本実施例では例えば４個とする）
を有し、この複数のエントリにアドレスを保持すること
によりストア要求のアドレスのバッファリングを行う．
また、各エントリに保持されたアドレスとキャッシュ・
メモリへのリード要求のアドレスとを全ビットおよびブ
ロック単位で比較する比較手段，当該リード要求がキャ
ッシュ・ミスを起こしたことがキャッシュ・ミス信号Ｃ
ＡＣＭｒＳで通知された時、前記比較手段の出力が不一
敗を示すエントリに対応するＮＨＦ７のフラグに論理値
″１”をセットするセット手段などを有する．第２図を参照すると、ＣＳＡＢ　１は、ＡＳ３の出力を
デコードするデコーダ２０３，ＡＲ４の出力をデコード
するデコーダ２０４，命令処理部からのストア要求のア
ドレスを一時保持するマスタラッチ群２０５．４個のラ
ッチから構成されるス．レープラッチ群２０６，スレー
ブラッチ群２０６の各ラッチの出力とリード要求アドレ
スとを比較する比較器２０７〜２１０，デコーダ２０４
のデコード結果に応じてスレーブランチ群２０６の全ラ
ッチの出力から１つの出力を選沢して後述するアドレス
・セレクタ９および主記憶装置へストア要求にかかるア
ドレスを出力するアドレス・セレクタ２１１，キャッシ
ュ・ミス信号ＣＡＣＭ　Ｉ　Ｓと各比較器２０７〜２１
０の出力とを入力とし、ＮＨＦＴ中の対応するフラグの
セット信号を発生ずるゲート２１２〜２１５とを含んで
いる．また第３図を参照すると、各々の比較器２０７〜
２１０は、スレーブランチ群２０６の対応するラッチの
出力に含まれるブロックアドレスとリード要求アドレス
の内のブロックアドレスとを比較する比較器３０１と、
各々に含まれるブロック内アドレスの比較を行う比較器
３０２と、比較器３０１と比較器３０２の出力の論理積
をとるアンドゲート３０３で構成されている．ラッチさ
れたストア要求アドレスとリード要求アドレスとのブロ
ックアドレスが等しい場合には比較器３０１の出力が論
理値“１”となり、これが第２図のゲート２１２〜２１
５に加えられる。また、両アドレスが完全に等しい場合
にはアンドゲート３０３の出力が論理値“１”となる。

このアンドゲート３０３の出力は“ストア・チェック゛
に利用される．再び、第１図に戻って、ストア・バッフ
ァ３３中の残りの要素を説明する。

・ＮＨＦ７ＣＳＡＢ　ｌ中のエントリに１対ｌで対応するフラグを
含む．各フラグには、ＣＳＡＢＩの対応するエントリに
保持されたアドレスとリード要求アドレスとが同一ブロ
ックでないとき、キャッシュ・ミスのタイミングで第２
図のゲート２１２〜２１５の出力により論理値“１”が
セットされる。

また、キャッシュ・ミスを契機として実行されるブロッ
クロードの最後のリプライ（ＬＲＰＬＹ）でＮＨＦ７の
全フラグはリセットされる。なお、第２図を参照すると
、ＮＨＦ７は、各エントリ対応のフラグ群７゛と、デコ
ーダ２０４の出力に従ってフラグ群７′の全フラグの出
力から１つを選択してＮＨＦｏｕｔとして出力するセレ
クタ２２２とで構成されている．・ＣＳＤＢ２命令処理部から送出されるストア要求のデータを保持す
る複数のエントリ（本実施例では４個）を有し、この複
数のエントリにデータを保持することによりストア要求
のデータのバッファリングを行う．・ＤＳ５ストア要求のデータを次に格納すべきＣＳＤＢ２のエン
トリを指すポインタである．・ＤＲ６現在までストア要求の反映が完了したＣＳＤＢ２のエン
トリの次のエントリを指すポインタである。

・ＲＧ３２ＤＳ５の出力，ＡＲ４の出力，ブロックロ一ド中か否か
を示すブロックロード中信号ＯＢＬおよびＮＨＦ７の出
力ＮＨＦｏｕｔを入力とし、ストア要求ＳＴ，ＲＥＱお
よびストア終了信号ＳＴ，ＥＮＤを発生する．特に、本
実施例では主記憶からキャッシュ・メモリへのデータ・
ロード中に、論理値“１″を表示しているＮＨＦ７のフ
ラグがあれば、そのフラグ対応のＣＳＡＢ　１のエント
リのストア要求をキャッシュ・メモリへ反映する為にス
トア・リクエストＳＴ．ＲＥＱが出される。通常のスト
ア要求とブロックロード中のストア要求を発する、この
ＲＧ３２の構成例を第４図に示す。

第４図においては、ＡＲ４の出力値とＤＳ５の出力値と
を比較する比較器４０ｌ．ブロックロード中信号ＯＢＬ
を抑止入力とし、非ブロックロード中に比較器４０１が
ＡＲ＜ＤＳを検出したときゲ−ト４０４を介してストア
要求ＳＴ．ＲＥＱを発生するゲー｝４０２，比較器４０
１がＡＲ＜ＤＳを検出したとき第１図のＮＨＦ７の出力
ＮＨＦｏｕｔが″１″の期間、ストア要求ＳＴ，ＲＥＱ
をゲート４０４を介して発生するゲート４０３で構成さ
れる．なお、比較器４０１がＡＲ−ＤＳを検出すると、
ストア終了信号ＳＴ，ＥＮＤが発生される．再び第１図
を参照すると、ストア・バンファ３３以外の第１図に示
される部分はキャッシュ・メモリ装置の他の構成要素で
ある．すなわち他の構成要素として、ステータス・セレ
クタ（以下ＳＡＸと称す）８，アドレス・セレクタ（以
下ＡＡＸと称す）９．データ・セレクタ（以下ＤＡＸ，
ＤＣＸと称す）１０，３０．ステータス・レジスタ（以
下ＳＡＲ，ＳＢＲ，ＳＣＲと称す）１１．１Ｂ，２６．
アドレス・レジスタ（以下ＡＡＲ，ＡＢＲ，ＡＣＲと称
す）１２．１９．２７．データ・レジスタ（以下ＤＡＲ
，ＤＢＲ，ＤＣＲと称す）１３，２１．２Ｂ，プライオ
ア・デコーダ（以下ＰＲＩＯＲ，ＤＥＣと称す）１４．
アドレス部ＡＡＤおよび有効ビット部Ｖから構成される
アドレス・アレイ（以下ＡＡと称す）ｌ５，比較器１６
，ＡＮＤゲート１７．２３，２４，　　ヒット・レジス
タ（以下ＡＨＲと称す）２０，ステータス・デコーダ（
以下ＳＤＥＣと称す）２２．データ・アレイ（以下ＤＡ
と称す）２５，デコーダ２９．３１（以下ＲＤＥＣと称
す）が、当該キャッシュ・メモリ装置に含まれている．
各々は次のような構成および機能を有する．・　ＳＡＸ８ＲＤＥＣ３　１からのＡＡ更新要求，ストア・バッファ
３３からのストア要求ＳＴ．ＲＥＱ，ストア終了信号Ｓ
Ｔ．ＥＮＤ．命令処理部からのリード要求，主記憶装置
からのブロックロ一ド要求にかかる各ステータスを入力
とし、ＰＲＩＯＲ，ＤＥＣ１４から出力される選択信号
ＳＥＬＯ〜ＳＥＬ３に従ってその１つを選択して出力す
る。

・ＡＡＸ　９ＡＣＲ２７からのＡＡ更新アドレス．ストア・バッファ
３３からのストア要求アドレス．命令処理部からのリー
ド要求アドレス，主記憶装置からのブロックロード・ア
ドレスを入力とし、選択信号ＳＥＬＯ〜ＳＥＬ３に従っ
てその１つを選択して出力する．・ＤＡＸ　１　０ストア・バッファ３３からのストア・データ，主記憶装
置からのロード・データを人力とし、選択信号ＳＥＬＩ
，ＳＥＬ３に従ってその１つを選択して出力する．・　ＳＡＲＩＩＳＡＸ８の出力を保持するレジスタ・ＡＡＲ　１　２ＡＡＸ９の出力を保持するレジスタ・ＤＡＲ　１　３ＤＡＸ１　０の出力を保持するレジスタ・ＰＲＩＯＲ，
ＤＥＣｌ４ＳＴＢＨＩＴ信号，ＲＤ．ＲＥＱ信号，　ＭＭ．ＲＥＱ
信号，ＳＴ．ＲＥＱ信号，ＯＢＬ信号．ＵＰＤ．ＲＥＱ
信号，ＲＳＭ，ＲＥＱ信号を入力とし、ＳＡＸ８，ＡＡ
Ｘ９，ＤＡＸＩＯに選択信号ＳＥＬＯ〜ＳＥＬ３を出力
する．第５図にＰＲＩＯＲ．ＤＥＣ１４の構成例を示す
．なお、第５図において、ＲＳＭ．ＲＥＱ信号はストア
・バッファ・ヒットでストア・バッファ内のストア要求
が掃出された後、ＳＣＲ２６，ＡＣＲ２７に待たされて
いたリクエストを再開する為のリクエストであり、ＲＤ
ＥＣ３　１で生成される．また、ＭＭ．ＲＥＱ信号はブ
ロックロード時に主記憶から読出したデータをＤＡ２５
に書くためのリクエストであり、図示しない主記憶アク
セス制御部から加えられる．・ＡＡ１５アドレス部ＡＡＤと有効ビット部■とで構成され、ＡＡ
Ｒ　１　２に保持されたアドレスの下位（ブロック内ア
ドレス）をアドレス入力とし、その上位（ブロックアド
レス）をアドレス部ＡＡＤのデータ入力とし、ＳＡＲＩ
Ｉの出力におけるＡＡ更新要求信号ＵＰＤＡＴＥを有効
ビット部Ｖのデータ入力並びにライトイネーブルＷＥと
する．・比較器ｌ６ＡＡＲ　１　２に保持されたアドレスの上位（ブロック
アドレス）とＡＡ１５のアドレス部ＡＡＤの出力Ｄｏｕ
ｔ（ブロックアドレスのコピー）との一致を検出する．・アンドゲートｌ７比較器ｌ６の出力とＡＡ１５の有効ビット部Ｖの出力と
の論理積をとる．・ＳＢＲ１ＢＳＡＲＩＩの出力を保持するレジスタ・ＡＢＲ１９ＡＡＲ　１　２の出力を保持するレジスタ・ＡＨＲ２０アンドゲート１７の出力を保持するレジスタ・ＤＢＲ２
１ＤＡＲ　１　３の出力を保持するレジスタ・ＳＤＥＣ２
　２ＳＢＲ　ｌ　Ｂの出力およびＡＨＲ２０の出力（ＣＡＣ
ＨＩＴ）を入力とするデコーダ・アンドゲート２３ＳＢＲ　１　８の出力におけるＬｏａｄ信号とＡＨＲ２
０の出力との論理積をとり、ＤＡ２５のライトイネーブ
ル信号を生成する。

・アンドゲート２４ＳＢＲ１　８の出力におけるＲｅａｄ信号とＡＨＲ２０
の出力との論理積をとり、ＤＣＸ３０の１つの選択信号
を生成する．・ＤＡ２５ＤＢＲ２　１の出力をデータ入力とし、ＡＢＲＩ９の下
位アドレス（ブロック内アドレス）をアドレス入力とし
、アンドゲート２３の出力をライトイネーブルとするレ
ジスタの集まりである。なお、このＤＡ２５とＡＡ１５
とでキャッシュ・メモリの主要部が構成され、本実施例
の場合、その方式はダイレクト・マッピング方式である
。

・ＳＣＲ２６ＳＤＥＣ２２の出力を保持するレジスタ。その出力は、
命令処理部または主記憶装置，デコーダ２９．３１へ送
出される．・ＡＣＲ２７ＡＢＲ１９の出力を保持し、主記憶装置あるいはＡＡＸ
９へ出力するレジスタ・ＤＣＸ３０ＤＡ２５の出力およびＤＢＲ２１の出力を入力とし、ア
ンドゲート２４の出力およびＳＢＲ　１　８の出力にお
けるＦｉｒｓｔ　　Ｒｅｐｌｙ信号に従って１つの入力
を選択して出力する．・ＤＣＲ２８ＤＣＸ３０の出力を保持し、命令処理部へ出力するレジ
スタ・デコーダ２９ＳＣＲ２６の出力をデコードして、ＯＢＬ信号，ＳＴＢ
ＨＩＴ信号，ＬＲＰＬＹ信号を生成する．・デコーダ３
１ＳＣＲ２６の出力をデコードして、ＡＡ更新要求をＳＡ
Ｘ８に出力する．次に、本実施例の動作を、各場合に分けて以下説明する
．ｒリード動作１命令処理部からのリード要求については、メモリ・リー
ド要求であるステータスがＳＡＸ８を通じてＳＡＲＩＩ
に送り込まれる．同時に要求アドレスが、ＡＡＸ９を通
じて、ＡＡＲ１２に格納される．次のサイクル（Ａサイ
クルと呼ぶ）で、ＡＡＲ１２の下位アドレス（ブロック
内アドレス）によりＡＡ１５が読み出され、そのアドレ
ス部ＡＡＤの出力とＡＡＲ１２の上位アドレス（ブロッ
クアドレス）との比較が比較３１６で行われる。

比較器１６の出力は、ＡＡｌＳ内の、アドレス部ＡＡＤ
と同時にＡＡＲ１２の下位アドレスによって読み出され
る有効ビット部Ｖの有効ビットとアンドゲート１７で論
理積が取られ、ＡＨＲ２０へその出力が格納される．次のサイクル（Ｂサイクルと呼ぶ）以降の動作は、ＡＨ
Ｒ２０の出力により、次の二つに分けられる．ｉ）ＡＨＲ−　”１’のとき（キャッシュ・ヒットＣＡ
ＣＨＩＴ）：ＡサイクルでＡＡＲ１２からＡＢＲ１９へ移動したリー
ド要求アドレスの下位アドレス（ブロック内アドレス）
によりＤＡ２　５がアドレンシングされる，ＡＨＲ２０
の出力とＳＢＲ　１　８の出力におけるＲｅａｄ信号と
の論理積（゛１”）がアンドゲート２４で取られ、ＤＣ
Ｘ３０のＤＡ２５側が選沢され、ＤＡ２５の出力は、Ｄ
ＣＲ２Ｂに格納される．同じＢサイクルで、ＳＢＲ１８
の出力はＡＨＲ２０の出力により、ＳＤＥＣ２２により
、キャッシュ・ヒット、リブライ可能の旨変換され、Ｓ
ＣＲ２６へ収められる．次のサイクル（Ｃサイクルと呼
ぶ）では、ＳＣＲ２６の出力に基づき、デコーダ２９か
ら命令処理部へリプライ信号ＬＲＦＬＹが返されると共
にＤＣＲ２Ｂの出力が読み出しデータとして命令処理部
へ送られる．ｉｉ）ＡＨＲ−“０”のとき（キャッシュ・ミスＣＡＣ
ＭＩＳ）：ＡＨＲ２Ｑの出力とＳＢＲ　ｌ　Ｂの出力をもって、Ｓ
ＤＥＣ２２においてキャッシュ・ミスと判断される，Ｄ
Ａ２５の出力データはアンドゲート２４の出力が論理値
“Ｏ”のため、ＤＣＲ２８には格納されない，ＡＢＲ１
９に保持されたアドレスはＡＣＲ２７へ移送される．次
のＣサイクルで、ＳＣＲ２６の出力により、主記憶装置
へＡＣＲ２７に収められたアドレスを持って、ブロック
ロ一ド要求がなされる．キャッシュ・ミスを起こしたリ
クエストおよびアドレスは、以後、ＳＣＲ２６，ＡＣＲ
２７に留まり、プａツクロードの終了まで保持される，
ＡＡＲ１２およびＡＢＲｌ９に収められた後続のリクエ
ストはキャンセルされ、ブロックロード終了後、命令処
理部によりキャッシュ・メモリ装置へ再送出される．デコーダ２９はＳＣＲ２６の出力からブロックロ一ド中
信号ＯＢＬを生成する．主記憶装置へのブロックロ一ド要求が送出されると同時
に、ＳＣＲ２６にあるキャッシュ・ミスを起こしたリー
ド要求のステータスから、ＲＤＥＣ３　１によりＡＡ更
新要求が新たに発生され、このＡＡ更新要求がＳＡＸ８
を通じてＳＡＲＩＩに格納される．同時に、ＡＣＲ２７
に保持されていたリード要求にかかるアドレスはＡＡＸ
９を通じｒＡＡＲ１　２に格納される．Ａ八更新要求が
ＳＡＲＩＩに格納されると、そのＡＡ更新要求信号ＵＰ
ＤＡＴＥにより、ＡＡＩ５のライトイネーブル信号ＷＥ
とＡＡ１５の有効ビット部Ｖの入力信号が作成される．
これらにより、ＡＡｌ５には、ＡＡＲ　ｌ　２の下位で
示されるアドレスに、ＡＡＲ１２の上位アドレスである
ブロックアドレスおよび有効を示す有効ビットが書き込
まれる．この動作をもって、ＡＡ更新要求に対する動作
は終了する．さて、主記憶装置へ送出されたブロックロ一ド要求は、
主記憶装置内で、キャッシェ・メモリのブロックを構成
する語数分の要求に分解される．例えば、本実施例では
、１ブロックは８語から構成されているとすると、計８
回のブロックロ一ド要求が主記憶装置からキャッシェ・
メモリ装置へ返ってくる．この返ってきたブロックロー
ド要求はＳＡＸ８を経由して、ＳＡＲ１ｌに格納される
．同時に、ロードするアドレスも主記憶装置からＡＡＸ
９を経由してＡＡＲｌ２に格納される．また、ロードす
るデータはＤＡＸ１　０を経由して、ＤＡＲ　ｌ　３に
格納される．ブロックロ一ドにおけるＡサイクルは、ＡＡＲ１２に格
納されたブロック内アドレスにより、ＡＡ１５を索引す
る．先のＡＡ更新動作により、該当するブロックアドレ
スが存在するので、結果としてＡＨＲ２０には論理値″
１”が格納される．同時にステータスはＳＡＲＩＩから
ＳＢＲ１Ｂへ移動し、アドレスはＡＡＲ１２からＡＢＲ
１９へ、また、データはＤＡＲ１　３からＤＢＲ２　１
へ移動する．Ｂサイクルでは、ＡＢＲ１９の下位アドレス（ブロック
内アドレス）でＤＡ２５をアドレッシングし、ＳＢＲ１
Ｂの出力から得られたＬｏａｄ信号とＡＨＲ２０の出力
との論理積をとるアンドゲート２３の出力が論理値″１
″になることにより、ＤＢＲ２　１に保持されたデータ
をＤＡ２５に書き込む動作が行われる．最初のブロックロ一ド要求時には、ＳＢＲＩ８の出力に
よって、その旨が認識され、Ｆｉｒｓｔ　　Ｒｅｐｌｙ
信号により、ＤＢＲ２　１の出力がＤＣＸ３０１”選択
され、ＤＣＲ２８へ格納される．同時に、ＳＣＲ２６に
ＳＢＲ１Ｂの出力が入力され、次のＣサイクルで命令処
理部へリプライが返却される．この時にもデコーダ２９
のＯＢＬ信号はブロックロード中を示す論理値″ｌ″に
なっている．最後のブロックロ一ド要求が主記憶装置から返って来る
と、ＢサイクルでＳＢＲ１Ｂの出力がＳＤＥＣ２２で再
開要求に変換され、待たされていた、キャッシュ・ミス
を起こしたリード要求が再開する．ｒストア動作１命令処理部からのストア要求にかかるアドレスは、スト
ア・バッファ３３のＣＳＡＢ　１に入力され、その時点
でＡＳ３が示すエントリに格納される．その後、ＡＳ３
は次のエントリを示すように増加される．命令処理部で
命令の実行が終わると、ストア要求にかかるデータがス
トア・バッファ３３のＣＳＤＢ２に入力され、その時点
でＤＳ５が示すエントリに格納される，ＤＳ５はこの後
、次のエントリを指すよう増加される．ストア要求のキャッシュ・メモリへの反映は、ブロック
ロード中でない時には次のように行われる．ＲＧ３２の
第４図に示す比較器４０１において、現在までストア要
求の反映が完了したＣＳＡＢ１のエントリの次のエント
リを指すＡＲ４の値と現在アドレスとデータが揃ってい
るエントリの次のエントリを指しているＤＳ５の値とを
比較して、ＡＲ＜ＤＳが成り立てばゲート４０２で生成
したストア要求ＳＴ，ＲＥＱをキャッシュ・メモリへ即
ちＳＡＸ８へ送出する．そのストア要求がキャッシュ・
メモリ側で受け付けられれば、ＡＲ４とＤＲ６とを１つ
次のエントリを指すように増加させる．以上の動作は第
６図に示されている．なお、第６図におイテ、Ｄ，Ａ，
ＯＦＩ，ＯＦ２，Ｅ，Ｗは、命令実行のバイブラインの
各ステージであり、Ｄは命令のデコードステージ、Ａは
オペランドのアドレスを計算するステージ、ＯＦＩはオ
ペランドを読出す第１のステージでＡＡ１５を索引する
ステージである．ＯＦ２はオペランドを読出す第２のス
テージでＤＡ２５を読出すステージである．ＥはＤＡ２
５から読出したオペランドの演算を行うステージ、Ｗは
演算結果をストア・バッファに書込むステージである．
その後の「データ登録」は、ストア・バッファから読出
した演算結果をＡＡ１５に送るステージである，ＯＦＩ
，ＯＦ２，Ｈの各ステージが、それぞれ上述したリード
動作のＡ，Ｂ，Ｃの各サイクルに相当する．次に、スト
ア・バンファ３３内のストア要求アドレスとメモリ・リ
ード要求アドレスとが一致した場合の動作について述べ
る．ストア・アドレスとリード・アドレスの一致チェックを
“ストア・チェック”と呼ぶ．ストア・チェックはリー
ド要求がＡＢＲ１９のステージにある時に、ＡＢＲ１９
の内容とＣＳＡＢ　１の各エントリの内容とを第２図の
比較器２０７〜２１０で比較する．この時、全アドレス
・ビットについてのチェックが行われる．即ち、第３図
のアンドゲート３０３の出力が使用される．一致が検出されると、ＡＢＲ１９にあるアドレスに対応
するリード要求（ステータスはＳＢＲ　１８にある）は
、ストア・バッファ・ヒット（ＳＴＢＨＩＴ）という状
態になる，ＳＢＲ１Ｂのステータスは、ＳＤＥＣ２２に
よりＳＴＢＨＩＴというステータスに変換され、ストア
・バッファ３３からのストア要求がキャッシュ・メモリ
に反映されるまで、ＳＣＲ２６，ＡＣＲ２７のステージ
にリード要求にかかるステータス，アドレスは保持され
る．後続のＡＡＲ　ｌ　２，ＡＢＲ　ｌ　９にある要求
はキャンセルされ、ＡＣＲ２７にある要求が再開された
後、命令処理部から再送出される。ＳＴＢＨ　ＩＴとい
う状態はデコーダ２９でＳＣＲ２６の出力をもって認識
される．さて、ＳＴＢＨＩＴにより、リード要求が抑止されると
、ストア・バッファ３３からのストア要求がキャッシュ
・メモリに受け付けられる．即ち、ＳＡＸ８を通してス
トア要求にかかるステータスがＳＡＲＩＩに格納され、
そのアドレスがＡＡＸ９を通してＡＡＲ１　２に格納さ
れる。そして以後、このストア要求によるキャッシュ・
メモリへの書き込みが前述と同様に行われる．ストア・バッファ３３中のＲＧ３２は、ＡＲ４がＤＳ５
に等しくなるまでストア要求を出し続け、ＡＲ−ＤＳの
関係が成立すると、ストア終了（ＳＴ．ＥＮＤ）という
信号を発する．この信号をもって、Ｃステージに留まっ
ていたリード要求は再開し、後続の要求も順次受け付け
られる．次に、キャッシュ・ミス時におけるストア・チ
ェックについて述べる．キャッシュ・ミスとストア・バ
ッファ・ヒットが同時に生じたら、ストア・バッファ・
ヒットを優先させる．そして、ストア要求反映後の再開
でＣＡＣＭＩ　Ｓとさせ、矛盾が無いようにしている．本発明の特徴であるブロックロ一ド中のストア要求の反
映を可能とするため、ＣＡＣＭＩ　Ｓ時には、ＣＡＣＭ
Ｉ　Ｓを起こしたリード・アドレスとストア・バッファ
３３中のストア・アドレスとの比較がＣＳＡＢ　１の比
較器２０７〜２１０で行われる．これは、比較器２０７
〜２１０の構成例を示した第３図の比較器３０１におい
て、各々のブロック・アドレスのみについてチェックさ
れる．即ち、その時点でストア・バッファ３３にあるス
トア要求アドレスが、ＣＡＣＭＩ　Ｓを起こしたアドレ
スを含むブロック内に存在するか否かがチェックされる
．ストア・バッファ３３の或るエントリのストア・アドレ
スが一敗を見なかった場合には、第２図中の不一敗を検
出した比較器２０７の出力を入力とするゲート２１２〜
２１５の出力によって、そのエントリに対応するＮＨＦ
７のフラグに論理値“ビがセットされる．一敗した場合
には論理値“０″のままにされる．このフラグは、ＡＳ
３とＡＲ４ではさまれたエントリの全てについて行われ
る．キャッシュ・ミスを契機としてブロックロ一ドが始まる
と、リード要求が抑止されるので、キャッシュ・メモリ
側はストア要求を受け付けることができる．この時、ス
トア・バッファ３３の各エントリに対するストア要求は
、そのエントリに対するＮＨＦ７のフラグが論理値“１
”となうていることを確認して、第４図のＲＧ３２のゲ
ート４０３から発せられる，ＮＨＦ７のフラグが論理値
″Ｏ”となっているエントリが発見されると、ゲート４
０３からのストア要求はそれ以後、抑止される．そして
、このようにして出されたストア要求は前述と同様に処
理され、ＮＨＦ７の全フラグは最後のブロックロード要
求でＬＲＰＬＹ信号によって全て論理値“０″にリセッ
トされる．〔発明の効果〕以上説明したように、本発明は、キャッシュ・ミス時、
ストア・バッファ内のストア・アドレスがキャッシュ・
ミスによりブロックロードされるブロック・アドレスに
含まれているか否かをチェックし、含まれていないこと
をｉ１認したストア要求について、そのキャッシュ・メ
モリへの反映をブロックロード中に要求することにより
、ストア・バッファからキャッシュ・メモリへのストア
要求の反映がブロックロ一ド中に可能となるため、スト
ア要求の速やかなる処理が可能となり、命令実行の中断
を減少させ、情報処理装置の全体的な処理能力を高める
ことができる．

【図面の簡単な説明】

第１図は本発明の一実施例のストア・バッファを含むキ
ャッシェ・メモリ装置の要部ブロック図、第２図はキャ
ッシュ・ストア・アドレス・バッファ（ＣＳＡＢ）１お
よび非危険フラグ群（ＮＨＦ）７の構成例を示すブロッ
ク図、第３図は比較器２０７〜２１０の構成例を示すブロック
図、第４図は要求発生回路（ＲＧ）３２の構成例を示すブロ
ック図、第５図はプライオア・デコーダ（ＰＲＩＯＲ．ＤＥＣ）
１４の構成例を示すブロック図および、第６図はストア
命令の動作を示したタイムチャートである．図において、１・・・キャッシュ・ストア・アドレス・バッファ（Ｃ
ＳＡＢ）２・・・キャッシュ・ストア・データ・バッファ（ＣＳ
ＤＢ）３・・・アドレス・セット・ポインタ（ＡＳ）４・・・
アドレス・リード・ポインタ（ＡＲ）５・・・データ・
セット・ポインタ（ＤＳ）６・・・データ・リード・ポ
インタ（ＤＲ）７・・・非危険フラグ（ＮＨＦ）８・・・ステータス・セレクタ（ＳＡＸ）９・・・アド
レス・セレクタ（ＡＡＸ）１０・・・データ・セレクタ
（ＤＡＸ）１１・・・ステータス・レジスタ（ＳＡＲ）
１２・・・アドレス・レジスタ（ＡＡＲ）１３・・・デ
ータ・レジスタ（ＤＡＲ）ｌ４・・・ブライオア・デコ
ーダ（ＰＲ［ＯＲ．ＤＥＣ）１５・・・アドレス・アレイ（ＡＡ）１６・・・比較器１７・・・アンドゲート１８・・・ステータス・レジスタ（ＳＢＲ）ｌ９・・・
アドレス・レジスタ（ＡＢＲ）２０・・・ヒット・レジ
スタ（ＡＨＲ）２１・・・データ・レジスタ（ＤＢＲ）
２２・・・ステータス・デコーダ（ＳＤＥＣ）２３．２
４・・・アンドゲート２５・・・データ・アレイ（ＤＡ）２６・・・ステータス・レジスタ（ＳＣＲ）２７・・・
アドレス・レジスタ（ＡＣＲ）２８・・・データ・レジ
スタ（ＤＣＲ）２９・・・デコーダ３０・・・アドレス・セレクタ（ＤＣＸ）３１・・・デ
コーダ（ＲＤＥＣ）３２・・・要求発生回路（ＲＧ）３３・・・ストア・バッファ２０３，２０４・・・デコーダ２０５・・・マスク・ラッチ群２０６・・・スレーブ・ラッチ群２０７〜２１０・・・比較器２１１・・・アドレス・セレクタ２１２〜２１５・・・ゲート２２２・・・セレクタ３０１，３０２・・・比較器３０３・・・アンドゲート４０１・・・比較器４０２〜４０４・・・ゲート５０１〜５０５・・・ゲート

Claims

【特許請求の範囲】ストア要求を直ちにキャッシュ・メモリへ反映させず一
時バッファリングする複数エントリを含むストア・バッ
ファにおいて、前記ストア・バッファのエントリに保持された各ストア
要求にかかるアドレスと前記キャッシュ・メモリへのリ
ード要求にかかるアドレスとを前記キャッシュ・メモリ
において予め定められた語数の管理単位であるブロック
単位で比較する比較手段と、前記リード要求がキャッシュ・ミスを起こした時、前記
比較手段の出力が不一致を表示したエントリに対応する
ストア可能表示手段をセットするセット手段と、前記キャッシュ・ミスを契機とする主記憶から前記キャ
ッシュ・メモリへのデータ・ロードの終了時、前記スト
ア可能表示手段の全てをリセットするリセット手段と、主記憶から前記キャッシュ・メモリへのデータ・ロード
中に、前記ストア可能表示手段がセットされているエン
トリのストア要求を前記キャッシュ・メモリへ反映する
要求を発生する要求発生手段とを具備したことを特徴と
するストア・バッファ。