JPH05100852A - 条件分岐高速化方式 - Google Patents
条件分岐高速化方式Info
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- JPH05100852A JPH05100852A JP25997891A JP25997891A JPH05100852A JP H05100852 A JPH05100852 A JP H05100852A JP 25997891 A JP25997891 A JP 25997891A JP 25997891 A JP25997891 A JP 25997891A JP H05100852 A JPH05100852 A JP H05100852A
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- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】パイプライン構造をとる中央処理装置１の条件
分岐命令を高速化することにある。 【構成】レジスタファイル６や書き戻し制御ユニット７
を中央処理装置１に備え、２個の遅延スロットを持つパ
イプライン構造における条件分岐命令を有する。第１の
遅延スロットを分岐時に、また第２の遅延スロットを非
分岐時にのみ実行する命令スロットと定義し、レジスタ
ファイル６への書き戻しを書き戻し制御ユニット７によ
り制御する。
分岐命令を高速化することにある。 【構成】レジスタファイル６や書き戻し制御ユニット７
を中央処理装置１に備え、２個の遅延スロットを持つパ
イプライン構造における条件分岐命令を有する。第１の
遅延スロットを分岐時に、また第２の遅延スロットを非
分岐時にのみ実行する命令スロットと定義し、レジスタ
ファイル６への書き戻しを書き戻し制御ユニット７によ
り制御する。
Description
【０００１】
【産業上の利用分野】本発明は条件分岐の高速化方式に
関し、特に半導体集積回路技術を応用したマイクロプロ
セッサの設計における条件分岐命令を高速化するための
方式に関する。
関し、特に半導体集積回路技術を応用したマイクロプロ
セッサの設計における条件分岐命令を高速化するための
方式に関する。
【０００２】
【従来の技術】半導体技術の進歩により、高性能マイク
ロプロセッサを実現する基板技術が揃うようになってき
ている。この高性能マイクロプロセッサを実現するとき
に重要となる設計方法にパイプライン処理がある。パイ
プライン処理とは、命令の実行を複数のステージに分割
し、別個のハードウェアユニットが各々のステージを流
れ作業的に処理することであり、高い性能を達成する方
式である。一例として、次のパイプライン構造を考え
る。
ロプロセッサを実現する基板技術が揃うようになってき
ている。この高性能マイクロプロセッサを実現するとき
に重要となる設計方法にパイプライン処理がある。パイ
プライン処理とは、命令の実行を複数のステージに分割
し、別個のハードウェアユニットが各々のステージを流
れ作業的に処理することであり、高い性能を達成する方
式である。一例として、次のパイプライン構造を考え
る。
【０００３】ＩＦ 命令読み出し ＲＤ レジスタ読み出し ＡＬＵ 演算 ＭＥＭ メモリアクセス ＷＢ レジスタへの書き戻し このパイプライン構成での一命令の処理は、 ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ と書き表すことができる。また複数の引続く命令は、 （１） ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ （２） ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ （３） ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ と実行される。ここで、上述の（１）〜（３）は引続く
命令の各々であり、流れ作業的に実行されているのがわ
かる。
命令の各々であり、流れ作業的に実行されているのがわ
かる。
【０００４】
【発明が解決しようとする課題】上述したパイプライン
構造においては、順番に命令を実行するときには有効に
パイプラインが動作するので高い性能を発揮できる。し
かし、分岐命令を実行するときには分岐した先の命令コ
ードをフェッチしなければならないため、パイプライン
を一度停止させなければならないという問題がある。す
なわち、分岐命令によるパイプラインの乱れが生じると
いうことである。
構造においては、順番に命令を実行するときには有効に
パイプラインが動作するので高い性能を発揮できる。し
かし、分岐命令を実行するときには分岐した先の命令コ
ードをフェッチしなければならないため、パイプライン
を一度停止させなければならないという問題がある。す
なわち、分岐命令によるパイプラインの乱れが生じると
いうことである。
【０００５】上述したパイプライン構造において、分岐
先のアドレスが確定するのは、ＡＬＵステージのアドレ
ス計算の後であるため、 分岐 ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ （１） ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ （２） ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ （３） ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ となる。すなわち、分岐先の命令のフェッチは命令
（３）となり、それより前に命令（１）と命令（２）の
２命令を実行してからということになる。これら２つの
命令を遅延スロットと呼ぶ。通常、このパイプライン構
造では「遅延スロットが２個ある」という呼び方をして
いる。また、分岐命令には、無条件分岐命令すなわちい
つも分岐するものと、条件付き分岐命令すなわち条件に
より分岐するかどうかが決まるものとの二通りがある。
先のアドレスが確定するのは、ＡＬＵステージのアドレ
ス計算の後であるため、 分岐 ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ （１） ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ （２） ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ （３） ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ となる。すなわち、分岐先の命令のフェッチは命令
（３）となり、それより前に命令（１）と命令（２）の
２命令を実行してからということになる。これら２つの
命令を遅延スロットと呼ぶ。通常、このパイプライン構
造では「遅延スロットが２個ある」という呼び方をして
いる。また、分岐命令には、無条件分岐命令すなわちい
つも分岐するものと、条件付き分岐命令すなわち条件に
より分岐するかどうかが決まるものとの二通りがある。
【０００６】上述のパイプライン構造の例からすると、 が実行時間ということになる。これは通常の命令が１サ
イクルで実行できることに較べると、３倍もの実行時間
がかかることになる。以降、簡略化のために条件付き分
岐命令で分岐し命令シークエンスが変更される場合をＴ
（ｔａｋｅｎ）と呼び、条件付き分岐命令で分岐が成立
せず命令シークエンスが変更されない場合をＮＴ（ｎｏ
ｔ ｔａｋｅｎ）と呼ぶことにする。
イクルで実行できることに較べると、３倍もの実行時間
がかかることになる。以降、簡略化のために条件付き分
岐命令で分岐し命令シークエンスが変更される場合をＴ
（ｔａｋｅｎ）と呼び、条件付き分岐命令で分岐が成立
せず命令シークエンスが変更されない場合をＮＴ（ｎｏ
ｔ ｔａｋｅｎ）と呼ぶことにする。
【０００７】一般に、遅延スロットを持つパイプライン
構造では、最適化コンパイラなどのソフトウェアが命令
コードのシークエンスを並べ替え、分岐先の命令をこの
スロットに移動させることにより、スロットに命令を充
填し命令実行が遅くなることを回避しようとする。しか
し、統計的にも空きスロットを十分に利用できないこと
が一般的な常識となっている。
構造では、最適化コンパイラなどのソフトウェアが命令
コードのシークエンスを並べ替え、分岐先の命令をこの
スロットに移動させることにより、スロットに命令を充
填し命令実行が遅くなることを回避しようとする。しか
し、統計的にも空きスロットを十分に利用できないこと
が一般的な常識となっている。
【０００８】また、さらなる工夫として、Ｔ（ｔａｋｅ
ｎ）のときに空きスロットの命令を実行しないという機
構を追加する方式もある。これは「分岐無効化」と呼ば
れ、具体的には遅延スロットにある命令に対して、 ●Ｔ（ｔａｋｅｎ）のとき、実行しない。
ｎ）のときに空きスロットの命令を実行しないという機
構を追加する方式もある。これは「分岐無効化」と呼ば
れ、具体的には遅延スロットにある命令に対して、 ●Ｔ（ｔａｋｅｎ）のとき、実行しない。
【０００９】●ＮＴ（Ｎｏｔ ｔａｋｅｎ）のとき、実
行する。 という制御を行なう。この場合は遅延スロットを有効に
活用できるというメリットがあるが、これも有効利用率
はそれほど高くならない。しかも、遅延スロットが１個
しかないようなパイプライン構造では良いが、遅延スロ
ットが２個ある場合には、どちらにしても２番目のスロ
ットに命令を充填することができない。すなわち、遅延
スロットが２個あるようなパイプラインにおいて、２個
のスロットを有効に活用できないという欠点がある。
行する。 という制御を行なう。この場合は遅延スロットを有効に
活用できるというメリットがあるが、これも有効利用率
はそれほど高くならない。しかも、遅延スロットが１個
しかないようなパイプライン構造では良いが、遅延スロ
ットが２個ある場合には、どちらにしても２番目のスロ
ットに命令を充填することができない。すなわち、遅延
スロットが２個あるようなパイプラインにおいて、２個
のスロットを有効に活用できないという欠点がある。
【００１０】しかも、条件付き分岐命令では、分岐する
かどうかの確立は５０％と言われている。前述した「分
岐無効化」ではＮＴ（ｎｏｔ ｔａｋｅｎ）の高速化を
考えているが、Ｔ（ｔａｋｅｎ）の高速化を考えてはい
ない。
かどうかの確立は５０％と言われている。前述した「分
岐無効化」ではＮＴ（ｎｏｔ ｔａｋｅｎ）の高速化を
考えているが、Ｔ（ｔａｋｅｎ）の高速化を考えてはい
ない。
【００１１】本発明の目的は、かかる２個の遅延スロッ
トを有効に活用し処理の高速化を図る条件分岐高速化方
式を提供することにある。
トを有効に活用し処理の高速化を図る条件分岐高速化方
式を提供することにある。
【００１２】
【課題を解決するための手段】本発明の条件分岐高速化
方式は、遅延スロットを２個備えた条件付き分岐命令を
実行する中央処理装置の条件分岐高速化方式において、
書き戻し制御部を有し、前記２個の遅延スロットのうち
第１の遅延スロットにある命令は条件付き分岐命令にお
いて分岐が成立しなかったときに実行するように構成さ
れる。
方式は、遅延スロットを２個備えた条件付き分岐命令を
実行する中央処理装置の条件分岐高速化方式において、
書き戻し制御部を有し、前記２個の遅延スロットのうち
第１の遅延スロットにある命令は条件付き分岐命令にお
いて分岐が成立しなかったときに実行するように構成さ
れる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明の一実施例を説明するための
中央処理装置の主要部を示すブロック図である。図１に
示すように、本実施例は中央処理装置１がバス制御ユニ
ット２と、命令フェッチユニット３と、命令デコードユ
ニット４と、実行ユニット５と、レジスタファイル６お
よびこのレジスタファイル６への書き戻しを制御する書
き戻し制御ユニット７とを有する。
中央処理装置の主要部を示すブロック図である。図１に
示すように、本実施例は中央処理装置１がバス制御ユニ
ット２と、命令フェッチユニット３と、命令デコードユ
ニット４と、実行ユニット５と、レジスタファイル６お
よびこのレジスタファイル６への書き戻しを制御する書
き戻し制御ユニット７とを有する。
【００１５】図２は図１における中央処理装置で実現す
るパイプライン処理の命令および遅延スロットを表わし
た図である。図２に示すように、各命令におけるＩＦは
命令読み出しステージ、ＲＤはレジスタ読み出しステー
ジ、ＡＬＵは演算ステージ、ＭＥＭはメモリアクセスス
テージ、ＷＢはレジスタへの書き戻しステージを表わ
す。各ステージが１サイクルの実行時間を待ち、時間軸
に沿って命令実行処理が行なわれていく。図中の矢印で
示すように、最上段の命令８が分岐命令だった場合に
は、分岐先のアドレス計算がＡＬＵステージで行なわれ
るので、分岐先の命令の実行は２個の遅延スロット９お
よび１０の次である第３命令１１で行なわれる。以下、
次命令１２が行なわれる。
るパイプライン処理の命令および遅延スロットを表わし
た図である。図２に示すように、各命令におけるＩＦは
命令読み出しステージ、ＲＤはレジスタ読み出しステー
ジ、ＡＬＵは演算ステージ、ＭＥＭはメモリアクセスス
テージ、ＷＢはレジスタへの書き戻しステージを表わ
す。各ステージが１サイクルの実行時間を待ち、時間軸
に沿って命令実行処理が行なわれていく。図中の矢印で
示すように、最上段の命令８が分岐命令だった場合に
は、分岐先のアドレス計算がＡＬＵステージで行なわれ
るので、分岐先の命令の実行は２個の遅延スロット９お
よび１０の次である第３命令１１で行なわれる。以下、
次命令１２が行なわれる。
【００１６】次に、かかる中央処理装置における条件分
岐高速化方式の動作を具体的に且つ前述したパイプライ
ン構造を用いて説明する。
岐高速化方式の動作を具体的に且つ前述したパイプライ
ン構造を用いて説明する。
【００１７】 分岐 ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ （１） ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ （２） ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ （３） ＩＦ ＲＤ ＡＬＵ ＭＥＭ ＷＢ 分岐命令は、命令（１）のスロットをＴ（ｔａｋｅｎ）
のときに実行するスロットであると制御し、命令（２）
のスロットをＮＴ（ｎｏｔ ｔａｋｅｎ）のときに実行
するスロットであると制御する。
のときに実行するスロットであると制御し、命令（２）
のスロットをＮＴ（ｎｏｔ ｔａｋｅｎ）のときに実行
するスロットであると制御する。
【００１８】また、最適化コンパイラは、Ｔ（ｔａｋｅ
ｎ）用には分岐先の命令を命令（１）のスロットに移動
し、ＮＴ（ｎｏｔ ｔａｋｅｎ）用には命令（２）のス
ロットに移動させる。さらに、命令（３）として実行さ
れる命令は、Ｔ（ｔａｋｅｎ）のとき分岐先の命令のそ
の次の命令であり、ＮＴ（ｎｏｔ ｔａｋｅｎ）のとき
には分岐しなかった場合の命令のその次の命令となる。
従って、どちらの場合も１サイクルだけ実行時間を短縮
できるようになり、高性能化に貢献する。すなわち、パ
イプラインの乱れを抑えることができる。
ｎ）用には分岐先の命令を命令（１）のスロットに移動
し、ＮＴ（ｎｏｔ ｔａｋｅｎ）用には命令（２）のス
ロットに移動させる。さらに、命令（３）として実行さ
れる命令は、Ｔ（ｔａｋｅｎ）のとき分岐先の命令のそ
の次の命令であり、ＮＴ（ｎｏｔ ｔａｋｅｎ）のとき
には分岐しなかった場合の命令のその次の命令となる。
従って、どちらの場合も１サイクルだけ実行時間を短縮
できるようになり、高性能化に貢献する。すなわち、パ
イプラインの乱れを抑えることができる。
【００１９】図３は図１における条件付き実行機能を持
つパイプラインの条件付き分岐命令での遅延スロットの
制御を表わした図である。図３に示すように、分岐命令
１３で示すものが条件付き分岐命令のとき、第１の遅延
スロット１４に存在する命令は、分岐がＴ（ｔａｋｅ
ｎ）のときに実行されるので分岐時実行と名付けてい
る。また、第２の遅延スロット１５に存在する命令は、
分岐がＮＴ（ｎｏｔ ｔａｋｅｎ）のときに実行される
ので非分岐時実行と名付けている。
つパイプラインの条件付き分岐命令での遅延スロットの
制御を表わした図である。図３に示すように、分岐命令
１３で示すものが条件付き分岐命令のとき、第１の遅延
スロット１４に存在する命令は、分岐がＴ（ｔａｋｅ
ｎ）のときに実行されるので分岐時実行と名付けてい
る。また、第２の遅延スロット１５に存在する命令は、
分岐がＮＴ（ｎｏｔ ｔａｋｅｎ）のときに実行される
ので非分岐時実行と名付けている。
【００２０】しかるに、条件付き実行の制御をつかさど
るのは、前述した図１に示す書き戻し制御ユニット７で
ある。従って、図３における遅延スロット１４，１５の
命令を実行するのは、結局のところ図１におけるレジス
タファイル６への書き戻しをするかどうかを制御すれば
良いことになる。図３の遅延スロット１４，１５のパイ
プラインの最終ステージであるＷＢステージのタイミン
グラインを最終ステージであるＷＢステージのタイミン
グで、図１におけるレジスタファイル６に書き戻すかど
うかを制御すれば良いことになる。すなわち、図３の遅
延スロット１４，１５のパイプラインの最終ステージで
あるＷＢステージのタイミングで、図１におけるレジス
タファイル６に書き戻すかどうかを書き戻し制御ユニッ
ト７が制御する。
るのは、前述した図１に示す書き戻し制御ユニット７で
ある。従って、図３における遅延スロット１４，１５の
命令を実行するのは、結局のところ図１におけるレジス
タファイル６への書き戻しをするかどうかを制御すれば
良いことになる。図３の遅延スロット１４，１５のパイ
プラインの最終ステージであるＷＢステージのタイミン
グラインを最終ステージであるＷＢステージのタイミン
グで、図１におけるレジスタファイル６に書き戻すかど
うかを制御すれば良いことになる。すなわち、図３の遅
延スロット１４，１５のパイプラインの最終ステージで
あるＷＢステージのタイミングで、図１におけるレジス
タファイル６に書き戻すかどうかを書き戻し制御ユニッ
ト７が制御する。
【００２１】図４は図３における制御方式を実現したと
きの命令実行順序を表わす図である。図４に示すよう
に、条件分岐命令１３がＴ（ｔａｋｅｎ）のときの命令
実行は、命令１３，命令１４，命令１５だが実行結果を
書き戻さない分岐先の命令１６の順序となる。一方、命
令１３がＮＴ（ｎｏｔ ｔａｋｅｎ）の場合には、命令
１３，命令１４だが実行結果を書き戻さない命令１５，
分岐しない時の命令１６の順序となる。どちらの場合
も、分岐命令の実行時間はもともと同じ３サイクルであ
るものの、分岐する時と分岐しない時に実行する命令を
それぞれ遅延スロットで実行することになるので、実効
的に１サイクルだけ短縮できることになる。従って、分
岐命令の実行時間は２サイクルとなる。
きの命令実行順序を表わす図である。図４に示すよう
に、条件分岐命令１３がＴ（ｔａｋｅｎ）のときの命令
実行は、命令１３，命令１４，命令１５だが実行結果を
書き戻さない分岐先の命令１６の順序となる。一方、命
令１３がＮＴ（ｎｏｔ ｔａｋｅｎ）の場合には、命令
１３，命令１４だが実行結果を書き戻さない命令１５，
分岐しない時の命令１６の順序となる。どちらの場合
も、分岐命令の実行時間はもともと同じ３サイクルであ
るものの、分岐する時と分岐しない時に実行する命令を
それぞれ遅延スロットで実行することになるので、実効
的に１サイクルだけ短縮できることになる。従って、分
岐命令の実行時間は２サイクルとなる。
【００２２】
【発明の効果】以上説明したように、本発明の条件分岐
高速化方式は、中央処理装置のパイプライン制御を工夫
し、レジスタへの書き戻し制御を追加することにより、
分岐命令の実行を３サイクルから２サイクルへ短縮し、
高速化できるという効果がある。
高速化方式は、中央処理装置のパイプライン制御を工夫
し、レジスタへの書き戻し制御を追加することにより、
分岐命令の実行を３サイクルから２サイクルへ短縮し、
高速化できるという効果がある。
【図１】本発明の一実施例を説明するための中央処理装
置のブロック図である。
置のブロック図である。
【図２】図１における中央処理装置で実現するパイプラ
イン処理の命令および遅延スロットを表わした図であ
る。
イン処理の命令および遅延スロットを表わした図であ
る。
【図３】図１における条件付き実行機能を持つパイプラ
インの条件付き分岐命令での遅延スロットの制御を表わ
した図である。
インの条件付き分岐命令での遅延スロットの制御を表わ
した図である。
【図４】図３における制御方式を実現したときの命令実
行順序を表わす図である。
行順序を表わす図である。
１ 中央処理装置 ２ バス制御ユニット ３ 命令フェッチユニット ４ 命令デコードユニット ５ 実行ユニット ６ レジスタファイル ７ 書き戻し制御ユニット ８ 最上段命令 ９，１０ 遅延スロット １３ 分岐命令 １４，１５ 遅延スロット １６ 分岐先命令
Claims (2)
- 【請求項１】 遅延スロットを２個備えた条件付き分岐
命令を実行する中央処理装置の条件分岐高速化方式にお
いて、書き戻し制御部を有し、前記２個の遅延スロット
のうち第１の遅延スロットにある命令は条件付き分岐命
令において分岐が成立しなかったときに実行するように
制御することを特徴とする条件分岐高速化方式。 - 【請求項２】 前記中央処理装置は、バス制御ユニッ
ト，フェッチユニット，デコードユニット，実行ユニッ
ト，レジスタファイル，書き戻し制御ユニットを有し、
前記書き戻し制御ユニットは前記レジスタファイルへの
書き戻しを制御することを特徴とする請求項１記載の条
件分岐高速化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25997891A JPH05100852A (ja) | 1991-10-08 | 1991-10-08 | 条件分岐高速化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25997891A JPH05100852A (ja) | 1991-10-08 | 1991-10-08 | 条件分岐高速化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100852A true JPH05100852A (ja) | 1993-04-23 |
Family
ID=17341579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25997891A Pending JPH05100852A (ja) | 1991-10-08 | 1991-10-08 | 条件分岐高速化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100852A (ja) |
-
1991
- 1991-10-08 JP JP25997891A patent/JPH05100852A/ja active Pending
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