JPH05100902A - デバツグ支援機構 - Google Patents
デバツグ支援機構Info
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- JPH05100902A JPH05100902A JP3262053A JP26205391A JPH05100902A JP H05100902 A JPH05100902 A JP H05100902A JP 3262053 A JP3262053 A JP 3262053A JP 26205391 A JP26205391 A JP 26205391A JP H05100902 A JPH05100902 A JP H05100902A
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- 238000001514 detection method Methods 0.000 claims description 21
- 238000012937 correction Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 101000653426 Homo sapiens Very-long-chain enoyl-CoA reductase Proteins 0.000 description 1
- 102100030747 Very-long-chain enoyl-CoA reductase Human genes 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 ブランチトレース機構が持つ全ての分岐命令
でブレークするためにオーバーヘッドが大きくなるとい
う欠点を解決し、さらにチューニングの効率化を図る。 【構成】 トレース例外発生条件指定レジスタ３１によ
り、ＣＰＵ１で定義されている分岐命令の種類毎にブラ
ンチトレースを行うか否かの指定を行い、該分岐命令が
条件付きのときにはその条件の真偽の指定も行う。さら
に、領域上限指定レジスタ１１及び領域下限指定レジス
タ１２により、特定の領域の命令だけを対象としたブラ
ンチトレースを行うための領域指定を行う。
でブレークするためにオーバーヘッドが大きくなるとい
う欠点を解決し、さらにチューニングの効率化を図る。 【構成】 トレース例外発生条件指定レジスタ３１によ
り、ＣＰＵ１で定義されている分岐命令の種類毎にブラ
ンチトレースを行うか否かの指定を行い、該分岐命令が
条件付きのときにはその条件の真偽の指定も行う。さら
に、領域上限指定レジスタ１１及び領域下限指定レジス
タ１２により、特定の領域の命令だけを対象としたブラ
ンチトレースを行うための領域指定を行う。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置（ＣＰ
Ｕ）で実行するプログラムのエラーの検出とそのエラー
の是正を支援するデバッグ支援機構に関するものであ
る。
Ｕ）で実行するプログラムのエラーの検出とそのエラー
の是正を支援するデバッグ支援機構に関するものであ
る。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 飯塚・田中 共著「ソフトウエア指向アーキテクチャ」
（１９８５）オーム社、Ｐ．２０５−２１６ 前記文献に記載されているように、プログラムのデバッ
グ作業は、大きく２つの段階に分けることができる。プ
ログラムの論理的な動作を検証する論理デバッグと、チ
ューニング（高速化）である。これらを支援する機構と
して （ａ） 命令トレース機構 （ｂ） ブレークポイント機構 （ｃ） ブランチトレース機構 等が用いられている。
例えば次のような文献に記載されるものがあった。 飯塚・田中 共著「ソフトウエア指向アーキテクチャ」
（１９８５）オーム社、Ｐ．２０５−２１６ 前記文献に記載されているように、プログラムのデバッ
グ作業は、大きく２つの段階に分けることができる。プ
ログラムの論理的な動作を検証する論理デバッグと、チ
ューニング（高速化）である。これらを支援する機構と
して （ａ） 命令トレース機構 （ｂ） ブレークポイント機構 （ｃ） ブランチトレース機構 等が用いられている。
【０００３】（ａ）は、機械命令を１つつづ実行して実
行時の情報を収集分析する方法であり、１命令毎に例外
を発生させることによって実現されていることが多い。 （ｂ）は、プログラムの中断点（ブレークポイント）を
設定し、そこでプログラム実行を中断してその時点の状
態を調べたり、変更したりすることを可能とした方法で
ある。ブレークポイントアドレスを格納するレジスタを
用いた方式や、中断点の命令を別の命令に置き換えて例
外を発生させる方式が一般的である。 （ｃ）は、分岐命令の履歴をとることにより、分岐判定
ミス、飛び先アドレスの指定ミス等のデバッグを支援す
るものである。ブランチトレースの実現方法としては、
ブランチ命令でブランチ成功時に例外を発生する機能を
設けたり、ブランチ系命令でブランチ成功時の命令アド
レスをレジスタに記憶しておき、異常を検出した時、プ
ログラムが読み出せたり、例外発生時に報告させたりす
る方法がある。
行時の情報を収集分析する方法であり、１命令毎に例外
を発生させることによって実現されていることが多い。 （ｂ）は、プログラムの中断点（ブレークポイント）を
設定し、そこでプログラム実行を中断してその時点の状
態を調べたり、変更したりすることを可能とした方法で
ある。ブレークポイントアドレスを格納するレジスタを
用いた方式や、中断点の命令を別の命令に置き換えて例
外を発生させる方式が一般的である。 （ｃ）は、分岐命令の履歴をとることにより、分岐判定
ミス、飛び先アドレスの指定ミス等のデバッグを支援す
るものである。ブランチトレースの実現方法としては、
ブランチ命令でブランチ成功時に例外を発生する機能を
設けたり、ブランチ系命令でブランチ成功時の命令アド
レスをレジスタに記憶しておき、異常を検出した時、プ
ログラムが読み出せたり、例外発生時に報告させたりす
る方法がある。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
デバッグ支援機構では、次のような課題があった。プロ
グラムのチューニングを行う場合、プログラム実行のネ
ックとなるポイントを検出することが重要である。この
ネックポイント検出を支援する機構として、従来技術の
前記（ａ）〜（ｃ）を適用した場合、次のような問題が
生じる。即ち、前記（ａ）では、１命令を実行する度に
ブレークするので、オーバーヘッド（必要動作時間）が
大きい。前記（ｂ）では、複数のブレークポイントを設
定した場合、オーバーヘッドが大きくなる。さらに、前
記（ｃ）では、ＣＰＵで定義されている全ての分岐命令
でブレークするため、オーバーヘッドが大きい。従っ
て、未だ技術的に充分満足のゆくデバッグ支援機構を提
供することが困難であった。
デバッグ支援機構では、次のような課題があった。プロ
グラムのチューニングを行う場合、プログラム実行のネ
ックとなるポイントを検出することが重要である。この
ネックポイント検出を支援する機構として、従来技術の
前記（ａ）〜（ｃ）を適用した場合、次のような問題が
生じる。即ち、前記（ａ）では、１命令を実行する度に
ブレークするので、オーバーヘッド（必要動作時間）が
大きい。前記（ｂ）では、複数のブレークポイントを設
定した場合、オーバーヘッドが大きくなる。さらに、前
記（ｃ）では、ＣＰＵで定義されている全ての分岐命令
でブレークするため、オーバーヘッドが大きい。従っ
て、未だ技術的に充分満足のゆくデバッグ支援機構を提
供することが困難であった。
【０００５】本発明は、前記従来技術が持っていた課題
として、論理デバッグのチューニングを支援するための
従来のブランチトレース機構が持つ、オーバーヘッドが
大きいという点について解決したデバッグ支援機構を提
供するものである。
として、論理デバッグのチューニングを支援するための
従来のブランチトレース機構が持つ、オーバーヘッドが
大きいという点について解決したデバッグ支援機構を提
供するものである。
【０００６】
【課題を解決するための手段】本発明は、前記課題を解
決するために、ＣＰＵで実行するプログラムのエラーの
検出とそのエラーの是正を支援するデバッグ支援機構に
おいて、前記ＣＰＵで定義されている分岐命令の種類毎
にブランチトレースを行うか否かの指定を行い、該分岐
命令が条件付きのときにはその条件の真偽の指定も行う
ブランチトレース指定手段と、特定の領域の命令だけを
対象としたブランチトレースを行うための領域指定を行
う領域指定手段とを、備えている。
決するために、ＣＰＵで実行するプログラムのエラーの
検出とそのエラーの是正を支援するデバッグ支援機構に
おいて、前記ＣＰＵで定義されている分岐命令の種類毎
にブランチトレースを行うか否かの指定を行い、該分岐
命令が条件付きのときにはその条件の真偽の指定も行う
ブランチトレース指定手段と、特定の領域の命令だけを
対象としたブランチトレースを行うための領域指定を行
う領域指定手段とを、備えている。
【０００７】
【作用】本発明によれば、以上のようにデバッグ支援機
構を構成したので、ブランチトレース指定手段では、Ｃ
ＰＵで定義されている命令実行の種類毎にブランチトレ
ースを行うか否かの指定が行え、さらに分岐命令が条件
付きであるときには条件の指定も行える。また、領域指
定手段では、特定の領域の命令だけを対象としたブラン
チトレースを行うための領域指定が行え、それによって
チューニングの効率化が図れる。従って、前記課題を解
決できるのである。
構を構成したので、ブランチトレース指定手段では、Ｃ
ＰＵで定義されている命令実行の種類毎にブランチトレ
ースを行うか否かの指定が行え、さらに分岐命令が条件
付きであるときには条件の指定も行える。また、領域指
定手段では、特定の領域の命令だけを対象としたブラン
チトレースを行うための領域指定が行え、それによって
チューニングの効率化が図れる。従って、前記課題を解
決できるのである。
【０００８】
【実施例】図１は、本発明の実施例を示すデバッグ支援
機構の要部構成図である。このデバッグ支援機構は、Ｃ
ＰＵ１で実行するプログラムエラーの検出とそのエラー
の是正を支援するものであり、ブランチトレースを行う
領域の判定及び指定を行う領域判定回路１０と、ブラン
チトレース等の種々の命令を解読する命令解読回路２０
と、ブランチトレースを行うか否かの検出及び指定等を
行うトレース例外検出回路３０とを、備えている。
機構の要部構成図である。このデバッグ支援機構は、Ｃ
ＰＵ１で実行するプログラムエラーの検出とそのエラー
の是正を支援するものであり、ブランチトレースを行う
領域の判定及び指定を行う領域判定回路１０と、ブラン
チトレース等の種々の命令を解読する命令解読回路２０
と、ブランチトレースを行うか否かの検出及び指定等を
行うトレース例外検出回路３０とを、備えている。
【０００９】領域判定回路１０は、ブランチトレースを
行う命令領域の上限を指定する３２ビットの命令上限指
定レジスタ（ＵＣＡＲ）１１と、ブランチトレースを行
う命令領域の下限を指定する３２ビットの命令下限指定
レジスタ（ＬＣＡＲ）１２と、プログラムカウンタ（Ｐ
Ｃ）１３とを備えている。領域上限指定レジスタ１１及
びプログラムカウンタ１３は比較器１４に接続され、さ
らに領域下限指定レジスタ１２及びプログラムカウンタ
１３が、比較器１５に接続されている。各比較器１４，
１５の出力信号ＵＰＰＥＲ，ＬＯＷＥＲは、トレース例
外検出回路３０へ入力される。
行う命令領域の上限を指定する３２ビットの命令上限指
定レジスタ（ＵＣＡＲ）１１と、ブランチトレースを行
う命令領域の下限を指定する３２ビットの命令下限指定
レジスタ（ＬＣＡＲ）１２と、プログラムカウンタ（Ｐ
Ｃ）１３とを備えている。領域上限指定レジスタ１１及
びプログラムカウンタ１３は比較器１４に接続され、さ
らに領域下限指定レジスタ１２及びプログラムカウンタ
１３が、比較器１５に接続されている。各比較器１４，
１５の出力信号ＵＰＰＥＲ，ＬＯＷＥＲは、トレース例
外検出回路３０へ入力される。
【００１０】命令解読回路２０は、ＣＰＵ１で実行する
命令の解読を行い、その解読結果をトレース例外検出回
路３０へ与える回路であり、実行中の命令を保持する命
令保持レジスタ（ＣＯＤＥＲＥＧ）２１と、該レジスタ
２１の内容を解読して各種の制御信号ＩＮＳＴ−ＢＲ
Ａ，ＩＮＳＴ−ＢＲＡＣＣ，ＩＮＳＴ−ＪＭＰ，ＩＮＳ
Ｔ−ＪＭＰＣＣ，ＩＮＳＴ−ＢＳＲ，ＩＮＳＴ−ＲＥＴ
をトレース例外検出回路３０へ与える命令解読器２２と
で、構成されている。
命令の解読を行い、その解読結果をトレース例外検出回
路３０へ与える回路であり、実行中の命令を保持する命
令保持レジスタ（ＣＯＤＥＲＥＧ）２１と、該レジスタ
２１の内容を解読して各種の制御信号ＩＮＳＴ−ＢＲ
Ａ，ＩＮＳＴ−ＢＲＡＣＣ，ＩＮＳＴ−ＪＭＰ，ＩＮＳ
Ｔ−ＪＭＰＣＣ，ＩＮＳＴ−ＢＳＲ，ＩＮＳＴ−ＲＥＴ
をトレース例外検出回路３０へ与える命令解読器２２と
で、構成されている。
【００１１】トレース例外検出回路３０は、領域判定回
路１０及び命令解読回路２０の出力信号に基づき、命令
領域の検出及び指定を行う回路であり、トレース例外を
発生させる条件を指定する３２ビットのトレース例外発
生条件指定レジスタ（ＴＥＣＲ）３１と、トレース例外
検出回路３２とで、構成されている。トレース例外検出
回路３２は、トレース例外発生条件指定レジスタ３１、
領域判定回路１０の出力、命令解読回路２０の出力、及
び条件付き分岐命令における条件の真偽を示す制御信号
ＣＣに基づき、トレース例外を発生させるか否かを決定
し、その決定結果に応じた信号ＴＲＥＸＣＰを出力する
回路である。
路１０及び命令解読回路２０の出力信号に基づき、命令
領域の検出及び指定を行う回路であり、トレース例外を
発生させる条件を指定する３２ビットのトレース例外発
生条件指定レジスタ（ＴＥＣＲ）３１と、トレース例外
検出回路３２とで、構成されている。トレース例外検出
回路３２は、トレース例外発生条件指定レジスタ３１、
領域判定回路１０の出力、命令解読回路２０の出力、及
び条件付き分岐命令における条件の真偽を示す制御信号
ＣＣに基づき、トレース例外を発生させるか否かを決定
し、その決定結果に応じた信号ＴＲＥＸＣＰを出力する
回路である。
【００１２】領域上限指定レジスタ１１、領域下限指定
レジスタ１２、及びトレース例外発生条件指定レジスタ
３１は特種レジスタである。その内、領域上限指定レジ
スタ１１及び領域下限指定レジスタ１２は、領域指定レ
ジスタ、つまり領域指定手段としての機能を有してい
る。さらに、トレース例外発生条件指定レジスタ３１
は、ブランチトレース指定手段としての機能を有してい
る。
レジスタ１２、及びトレース例外発生条件指定レジスタ
３１は特種レジスタである。その内、領域上限指定レジ
スタ１１及び領域下限指定レジスタ１２は、領域指定レ
ジスタ、つまり領域指定手段としての機能を有してい
る。さらに、トレース例外発生条件指定レジスタ３１
は、ブランチトレース指定手段としての機能を有してい
る。
【００１３】次に、図１におけるデバッグ支援機構の動
作を、図２及び図３を参照しつつ説明する。図２は、Ｃ
ＰＵ１で定義されている分岐命令の一覧を示す図、及び
図３はトレース例外検出回路３０の論理を示す図であ
る。図１のデバッグ支援機構は、例えば図２に示すよう
な分岐命令に対してそのデバッグを支援する機能を有し
ている。図２の分岐命令は、次のような内容である。
作を、図２及び図３を参照しつつ説明する。図２は、Ｃ
ＰＵ１で定義されている分岐命令の一覧を示す図、及び
図３はトレース例外検出回路３０の論理を示す図であ
る。図１のデバッグ支援機構は、例えば図２に示すよう
な分岐命令に対してそのデバッグを支援する機能を有し
ている。図２の分岐命令は、次のような内容である。
【００１４】（ｉ）は、プログラムカウンタ（ＰＣ）１
３からオフセットｄで示されるアドレスに、無条件に分
岐する命令である。 （ii）は、指定した条件が成立した場合、プログラムカ
ウンタ（ＰＣ）１３からオフセットｄで示されるアドレ
スに、分岐する命令である。 （iii)は、ｊで示される絶対アドレスに無条件に分岐す
る命令である。 （iV）は、指定した条件が成立した場合、ｊで示される
絶対アドレスに分岐する命令である。 （ｖ）は、プログラムカウンタ（ＰＣ）１３からオフセ
ットｄで示されるアドレスにあるサブルーチンに、ジャ
ンプする命令である。 （vi）は、サブルーチンからｃａｌｌｅｒ（呼）側へ戻
る命令である。
３からオフセットｄで示されるアドレスに、無条件に分
岐する命令である。 （ii）は、指定した条件が成立した場合、プログラムカ
ウンタ（ＰＣ）１３からオフセットｄで示されるアドレ
スに、分岐する命令である。 （iii)は、ｊで示される絶対アドレスに無条件に分岐す
る命令である。 （iV）は、指定した条件が成立した場合、ｊで示される
絶対アドレスに分岐する命令である。 （ｖ）は、プログラムカウンタ（ＰＣ）１３からオフセ
ットｄで示されるアドレスにあるサブルーチンに、ジャ
ンプする命令である。 （vi）は、サブルーチンからｃａｌｌｅｒ（呼）側へ戻
る命令である。
【００１５】領域判定回路１０において、プログラムカ
ウンタ１３の値は、比較器１４で領域上限指定レジスタ
１１の内容と比較される。プログラムカウンタ１３の値
が領域上限指定レジスタ１１の値以下であれば、比較器
１４の出力信号ＵＰＰＥＲの値が１となる。さらに、プ
ログラムカウンタ１３の値は比較器１５で領域下限指定
レジスタ１２の内容と比較される。プログラムカウンタ
１３の値が領域下限指定レジスタ１２の値以上であれ
ば、その比較器１５の出力信号ＬＯＷＥＲの値が１とな
る。なお、領域の指定を行う場合はＬＣＡＲ＜ＵＣＡＲ
となるようにする。これらの比較器１４，１５の出力信
号ＵＰＰＥＲ，ＬＯＷＥＲは、トレース例外検出回路３
２へ与えられる。
ウンタ１３の値は、比較器１４で領域上限指定レジスタ
１１の内容と比較される。プログラムカウンタ１３の値
が領域上限指定レジスタ１１の値以下であれば、比較器
１４の出力信号ＵＰＰＥＲの値が１となる。さらに、プ
ログラムカウンタ１３の値は比較器１５で領域下限指定
レジスタ１２の内容と比較される。プログラムカウンタ
１３の値が領域下限指定レジスタ１２の値以上であれ
ば、その比較器１５の出力信号ＬＯＷＥＲの値が１とな
る。なお、領域の指定を行う場合はＬＣＡＲ＜ＵＣＡＲ
となるようにする。これらの比較器１４，１５の出力信
号ＵＰＰＥＲ，ＬＯＷＥＲは、トレース例外検出回路３
２へ与えられる。
【００１６】命令解読回路２０において、命令解読器２
２は、命令保持レジスタ２１の内容を解読し、各種の制
御信号ＩＮＳＴ−ＢＲＡ，ＩＮＳＴ−ＢＲＡＣＣ，ＩＮ
ＳＴ−ＪＭＰ，ＩＮＳＴ−ＪＭＰＣＣ，ＩＮＳＴ−ＢＳ
Ｒ，ＩＮＳＴ−ＲＥＴをトレース例外検出回路３２へ出
力する。即ち、 命令が無条件相対分岐命令である場合、ＩＮＳＴ−
ＢＲＡを１にする。 命令が条件付き相対分岐命令である場合、ＩＮＳＴ
−ＢＲＡＣＣを１にする。 命令が無条件絶対分岐命令である場合、ＩＮＳＴ−
ＪＭＰを１にする。 命令が条件付き絶対分岐命令である場合、ＩＮＳＴ
−ＪＭＰＣＣを１にする。 命令がサブルーチン分岐命令である場合、ＩＮＳＴ
−ＢＳＲを１にする。 命令がサブルーチン戻り命令である場合、ＩＮＳＴ
−ＲＥＴを１にする。 また、トレース例外検出回路３０において、トレース例
外発生条件指定レジスタ３１は、トレース例外検出回路
３２に対してトレース例外を発生させる条件を指定す
る。このレジスタ３１は、３２ビットのレジスタであ
り、各ビットが次の（ａ）〜（ｉ）のように割り当てら
れる。なお、９〜３１ビットは未使用である。
２は、命令保持レジスタ２１の内容を解読し、各種の制
御信号ＩＮＳＴ−ＢＲＡ，ＩＮＳＴ−ＢＲＡＣＣ，ＩＮ
ＳＴ−ＪＭＰ，ＩＮＳＴ−ＪＭＰＣＣ，ＩＮＳＴ−ＢＳ
Ｒ，ＩＮＳＴ−ＲＥＴをトレース例外検出回路３２へ出
力する。即ち、 命令が無条件相対分岐命令である場合、ＩＮＳＴ−
ＢＲＡを１にする。 命令が条件付き相対分岐命令である場合、ＩＮＳＴ
−ＢＲＡＣＣを１にする。 命令が無条件絶対分岐命令である場合、ＩＮＳＴ−
ＪＭＰを１にする。 命令が条件付き絶対分岐命令である場合、ＩＮＳＴ
−ＪＭＰＣＣを１にする。 命令がサブルーチン分岐命令である場合、ＩＮＳＴ
−ＢＳＲを１にする。 命令がサブルーチン戻り命令である場合、ＩＮＳＴ
−ＲＥＴを１にする。 また、トレース例外検出回路３０において、トレース例
外発生条件指定レジスタ３１は、トレース例外検出回路
３２に対してトレース例外を発生させる条件を指定す
る。このレジスタ３１は、３２ビットのレジスタであ
り、各ビットが次の（ａ）〜（ｉ）のように割り当てら
れる。なお、９〜３１ビットは未使用である。
【００１７】（ａ）ビット０ １：無条件相対分岐命令を実行したときに例外を発生す
る。 ０：無条件相対分岐命令を実行しても例外を発生させな
い。 （ｂ）ビット１ １：条件付き相対分岐命令を実行し、かつ条件が真であ
ったときに例外を発生する。 ０：条件付き相対分岐命令を実行し、かつ条件が真であ
っても例外を発生させない。 （ｃ）ビット２ １：条件付き相対分岐命令を実行し、かつ条件が偽であ
ったときに例外を発生する。 ０：条件付き相対分岐命令を実行し、かつ条件が偽であ
っても例外を発生させない。 （ｄ）ビット３ １：無条件絶対分岐命令を実行したときに例外を発生す
る。 ０：無条件絶対分岐命令を実行しても例外を発生させな
い。 （ｅ）ビット４ １：条件付き絶対分岐命令を実行し、かつ条件が真であ
ったときに例外を発生する。 ０：条件付き絶対分岐命令を実行し、かつ条件が真であ
っても例外を発生させない。 （ｆ）ビット５ １：条件付き絶対分岐命令を実行し、かつ条件が偽であ
ったときに例外を発生する。 ０：条件付き絶対分岐命令を実行し、かつ条件が偽であ
っても例外を発生させない。 （ｇ）ビット６ １：サブルーチン分岐命令を実行したときに例外を発生
する。 ０：サブルーチン分岐命令を実行しても例外を発生させ
ない。 （ｈ）ビット７ １：サブルーチン戻り命令を実行したときに例外を発生
する。 ０：サブルーチン戻り命令を実行しても例外を発生させ
ない。 （ｉ）ビット８ １：領域指定を有効とする。 ０：領域指定を無効とする。
る。 ０：無条件相対分岐命令を実行しても例外を発生させな
い。 （ｂ）ビット１ １：条件付き相対分岐命令を実行し、かつ条件が真であ
ったときに例外を発生する。 ０：条件付き相対分岐命令を実行し、かつ条件が真であ
っても例外を発生させない。 （ｃ）ビット２ １：条件付き相対分岐命令を実行し、かつ条件が偽であ
ったときに例外を発生する。 ０：条件付き相対分岐命令を実行し、かつ条件が偽であ
っても例外を発生させない。 （ｄ）ビット３ １：無条件絶対分岐命令を実行したときに例外を発生す
る。 ０：無条件絶対分岐命令を実行しても例外を発生させな
い。 （ｅ）ビット４ １：条件付き絶対分岐命令を実行し、かつ条件が真であ
ったときに例外を発生する。 ０：条件付き絶対分岐命令を実行し、かつ条件が真であ
っても例外を発生させない。 （ｆ）ビット５ １：条件付き絶対分岐命令を実行し、かつ条件が偽であ
ったときに例外を発生する。 ０：条件付き絶対分岐命令を実行し、かつ条件が偽であ
っても例外を発生させない。 （ｇ）ビット６ １：サブルーチン分岐命令を実行したときに例外を発生
する。 ０：サブルーチン分岐命令を実行しても例外を発生させ
ない。 （ｈ）ビット７ １：サブルーチン戻り命令を実行したときに例外を発生
する。 ０：サブルーチン戻り命令を実行しても例外を発生させ
ない。 （ｉ）ビット８ １：領域指定を有効とする。 ０：領域指定を無効とする。
【００１８】なお、レジスタ３１中のビット８はビット
０から７までの付加条件となる。例えば、ビット８とビ
ット０がセットされていた場合、例外発生の条件は“無
条件相対分岐命令を実行し”、かつ“その命令が領域下
限指定レジスタ１２と領域上限指定レジスタ１１で指定
された領域にあった”場合となる。
０から７までの付加条件となる。例えば、ビット８とビ
ット０がセットされていた場合、例外発生の条件は“無
条件相対分岐命令を実行し”、かつ“その命令が領域下
限指定レジスタ１２と領域上限指定レジスタ１１で指定
された領域にあった”場合となる。
【００１９】トレース例外検出回路３２では、図３に示
す論理に従い、トレース例外発生条件指定レジスタ３１
の８番目のビットが１の場合と０の場合とに場合分け
し、トレース例外を発生させるかどうかを決定し、その
決定結果の信号ＴＲＥＸＣＰを出力する。トレース例外
を発生させる場合は、信号ＴＲＥＸＣＰを１にする。こ
れにより、ＣＰＵ１で定義されている分岐命令の内、必
要な分岐命令のみでブレークする。そのため、オーバー
ヘッドが小さくなる。
す論理に従い、トレース例外発生条件指定レジスタ３１
の８番目のビットが１の場合と０の場合とに場合分け
し、トレース例外を発生させるかどうかを決定し、その
決定結果の信号ＴＲＥＸＣＰを出力する。トレース例外
を発生させる場合は、信号ＴＲＥＸＣＰを１にする。こ
れにより、ＣＰＵ１で定義されている分岐命令の内、必
要な分岐命令のみでブレークする。そのため、オーバー
ヘッドが小さくなる。
【００２０】以上のように、本実施例のデバッグ支援機
構により、プログラムのチューニングを効率よく行うこ
とが可能である。その具体的な利点（１）〜（３）を、
図４及び図５を参照しつつ説明する。なお、図４はプロ
グラム例１を示すフローチャート、図５はプログラム例
２を示すフローチャートである。
構により、プログラムのチューニングを効率よく行うこ
とが可能である。その具体的な利点（１）〜（３）を、
図４及び図５を参照しつつ説明する。なお、図４はプロ
グラム例１を示すフローチャート、図５はプログラム例
２を示すフローチャートである。
【００２１】（１） 領域指定ができることによる利点 図４に示すプログラム例１において、ｆunc −１，…，
ｆunc −ｎは関数とする。このプログラム例１で関数ｆ
unc −２をチューニングする場合を考える。関数ｆ
unc −２の命令列がロードされている領域を、領域上限
指定レジスタ１１及び領域下限指定レジスタ１２からな
る領域指定レジスタで指定することにより、領域外（チ
ューニングの対象とする関数以外）でトレース例外が発
生することがなくなる。そのため、大変効率がよい。
ｆunc −ｎは関数とする。このプログラム例１で関数ｆ
unc −２をチューニングする場合を考える。関数ｆ
unc −２の命令列がロードされている領域を、領域上限
指定レジスタ１１及び領域下限指定レジスタ１２からな
る領域指定レジスタで指定することにより、領域外（チ
ューニングの対象とする関数以外）でトレース例外が発
生することがなくなる。そのため、大変効率がよい。
【００２２】（２） 分岐命令の種類毎にトレース例外
の発生の可否を指定できるこによる利点 図５のプログラム例２は、ある条件が満足するときに処
理Ａを行い、不満足のときに処理Ｂを行うフローチャー
トであるが、ここで処理Ａをチューニングする場合を考
える。トレース例外発生条件指定レジスタ３１により、
ｉｆ文の条件が真であったときのみ例外が発生するよう
に指定すると、処理Ｂに制御が移った場合、トレース例
外が発生しないので、大変効率がよい。
の発生の可否を指定できるこによる利点 図５のプログラム例２は、ある条件が満足するときに処
理Ａを行い、不満足のときに処理Ｂを行うフローチャー
トであるが、ここで処理Ａをチューニングする場合を考
える。トレース例外発生条件指定レジスタ３１により、
ｉｆ文の条件が真であったときのみ例外が発生するよう
に指定すると、処理Ｂに制御が移った場合、トレース例
外が発生しないので、大変効率がよい。
【００２３】（３） その他の利点 トレース例外発生条件指定レジスタ３１により、プログ
ラム例１でサブルーチン分岐命令の実行のときにだけト
レース例外が発生するようにすると、各関数ｆ
unc −１，…，ｆunc −ｎの実行時間を最小のオーバー
ヘッドで測定できるので、チューニングの効率が上が
る。
ラム例１でサブルーチン分岐命令の実行のときにだけト
レース例外が発生するようにすると、各関数ｆ
unc −１，…，ｆunc −ｎの実行時間を最小のオーバー
ヘッドで測定できるので、チューニングの効率が上が
る。
【００２４】なお、本発明は、上記実施例に限定され
ず、種々の変形が可能である。例えば、図１において、
領域上限指定レジスタ１１及び領域下限指定レジスタ１
２からなる領域指定レジスタを、他の構成の領域指定手
段で構成することも可能である。また、トレース例外発
生条件指定レジスタ３１は、他の記憶手段を用いたブラ
ンチトレース指定手段で構成してもよい。さらに、デバ
ッグ支援効率を向上させるための機能ブロック等を図１
に設けてもよい。
ず、種々の変形が可能である。例えば、図１において、
領域上限指定レジスタ１１及び領域下限指定レジスタ１
２からなる領域指定レジスタを、他の構成の領域指定手
段で構成することも可能である。また、トレース例外発
生条件指定レジスタ３１は、他の記憶手段を用いたブラ
ンチトレース指定手段で構成してもよい。さらに、デバ
ッグ支援効率を向上させるための機能ブロック等を図１
に設けてもよい。
【００２５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ブランチトレース指定手段及び領域指定手段を設
けたので、ブランチトレース手段により、分岐命令の種
類毎にブランチトレースを行うか否かの指定ができ、さ
らに分岐命令が条件付きであるときには条件の真偽の指
定も行える。その上、領域指定手段により、特定の領域
の命令だけを対象としたブランチトレースが行える。こ
れにより、ブレーク数が減少してオーバーヘッドが小さ
くなるばかりか、プログラムのチューニング効率がより
向上する。
れば、ブランチトレース指定手段及び領域指定手段を設
けたので、ブランチトレース手段により、分岐命令の種
類毎にブランチトレースを行うか否かの指定ができ、さ
らに分岐命令が条件付きであるときには条件の真偽の指
定も行える。その上、領域指定手段により、特定の領域
の命令だけを対象としたブランチトレースが行える。こ
れにより、ブレーク数が減少してオーバーヘッドが小さ
くなるばかりか、プログラムのチューニング効率がより
向上する。
【図１】本発明の実施例を示すデバッグ支援機構の要部
構成図である。
構成図である。
【図２】ＣＰＵで定義されている分岐命令の一覧を示す
図である。
図である。
【図３】トレース例外検出回路の論理を示す図である。
【図４】プログラム例１を示すフローチャートである。
【図５】プログラム例２を示すフローチャートである。
１ ＣＰＵ １０ 領域判定回路 １１ 領域上限指定レジスタ １２ 領域下限指定レジスタ ２０ 命令解読回路 ３０ トレース例外検出回路 ３１ トレース例外発生条件指定レジスタ ３２ トレース例外検出回路
フロントページの続き (72)発明者 加藤 研児 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (1)
- 【請求項１】 中央処理装置で実行するプログラムのエ
ラーの検出とそのエラーの是正を支援するデバッグ支援
機構において、 前記中央処理装置で定義されている分岐命令の種類毎に
ブランチトレースを行うか否かの指定を行い、該分岐命
令が条件付きのときにはその条件の真偽の指定も行うブ
ランチトレース指定手段と、 特定の領域の命令だけを対象としたブランチトレースを
行うための領域指定を行う領域指定手段とを、 備えたことを特徴とするデバッグ支援機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262053A JPH05100902A (ja) | 1991-10-09 | 1991-10-09 | デバツグ支援機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262053A JPH05100902A (ja) | 1991-10-09 | 1991-10-09 | デバツグ支援機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100902A true JPH05100902A (ja) | 1993-04-23 |
Family
ID=17370382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3262053A Withdrawn JPH05100902A (ja) | 1991-10-09 | 1991-10-09 | デバツグ支援機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100902A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901283A (en) * | 1996-09-04 | 1999-05-04 | Mitsubishi Electric Semiconductor Software Co., Ltd | Microcomputer |
| JP2012190137A (ja) * | 2011-03-09 | 2012-10-04 | Lapis Semiconductor Co Ltd | エミュレータ装置 |
-
1991
- 1991-10-09 JP JP3262053A patent/JPH05100902A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901283A (en) * | 1996-09-04 | 1999-05-04 | Mitsubishi Electric Semiconductor Software Co., Ltd | Microcomputer |
| JP2012190137A (ja) * | 2011-03-09 | 2012-10-04 | Lapis Semiconductor Co Ltd | エミュレータ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |