JPH05100953A - キヤツシユメモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、キャッシュメモリ制御方式に関
し、パリティエラーによるシステムダウンを無くすこと
を目的とする。 【構成】 プロセッサがアドレス信号及びその一部（０
〜ｍビット部分）についてのパリティコードｐ′を出力
するようにし、コンペア回路１３がこのアドレス信号の
一部及びパリティコードｐ′からなる信号とキャッシュ
管理テーブル２の出力信号とを比較し、両者が一致する
場合にキャッシュヒット処理を行い、両者が不一致の場
合にキャッシュミスヒット処理を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリ制御
方式に関し、特に、キャッシュメモリ管理テーブルから
読み出したデータにより一致／不一致等の判定を行うキ
ャッシュメモリ制御方式に関する。

【０００２】キャッシュメモリ管理テーブルから読み出
したデータは、パリティ付きのデータ構造を有する。そ
して、このデータについて、一致／不一致の判定の他、
パリティチェックも行って制御をする。この際、特に、
パリティエラーの場合は、ハードウェア故障とみなし
て、システムダウン（システムの停止）としている。

【０００３】

【従来の技術】図５及び図６は従来技術の説明図であ
り、特に、図５は従来のキャッシュメモリ制御回路の要
部の構成を示し、図６は従来のキャッシュメモリ制御処
理フローを示す。

【０００４】プロセッサがバスサイクルを開始し（ステ
ップ４）、アドレス信号をレジスタ１１から送出する。
このアドレス信号は主記憶のアクセスに用いられると共
に、０〜ｍビットはコンペア回路１３にも入力され、ま
た、ｍ＋１〜ｎビットはキャッシュメモリ（図示せず）
及びキャッシュ管理テーブル２にも入力される。テーブ
ル２は、タグメモリからなり、キャッシュメモリ上に存
在するデータについての情報を格納する。テーブル２
は、ｍ＋１〜ｎビット部分の信号入力により検索され
（ステップ５）、ｍ＋１ビット長の前記情報と、そのパ
リティビット（複数）ｐを出力する。

【０００５】コンペア回路１３は、レジスタ１１からの
０〜ｍビット部分と、テーブル２からのｍ＋１ビット長
の前記情報とを比較し（ステップ６）、一致／不一致を
判定する。一方、パリティチェック回路１４は、ｍ＋１
ビット長の前記情報について、そのパリティビットｐを
用いてパリティチェックを行い（ステップ７）、エラー
の有無を調べる。

【０００６】そして、比較結果が一致し、かつパリティ
エラーが無い場合（ステップ８）にはキャッシュヒット
処理をするように制御が行われ、比較結果が不一致で、
かつ、パリティエラーが無い場合（ステップ９）にはキ
ャッシュミスヒット処理をするように制御が行われる。
また、パリティエラーが有る場合には、ハードウェア故
障があるものとみなして所定のハードウェア障害処理を
行った後（ステップ１０）、システムダウンとする（ス
テップ１１）。

【０００７】

【発明が解決しようとする課題】前述の従来技術によれ
ば、パリティエラーが有る場合には、必ずシステムダウ
ンに到ってしまう。これは、パリティエラーは本来存在
してはならないもので、これが存在するということはハ
ードウェア故障を意味するとして、当該故障部分のメン
テナンス等のためにシステムダウンとするものである。
例えば、システムダウン時、部品交換等が行われる。

【０００８】しかし、このような強制的なシステムダウ
ンは、利用者やシステムの運用全般から見て、必ずしも
望ましいものとは言えない。また、パリティエラーが有
っても、キャッシュメモリをシステムから切り離した形
態で、主記憶をアクセスするようにすれば、処理を継続
することが可能となる。これは、利用者にとっては、多
少処理時間が長くなったとしてもシステムダウンとなる
より極めて有益である。

【０００９】本発明は、パリティエラーによるシステム
ダウンを無くしたキャッシュメモリ制御方式を提供する
ことを目的とする。

【００１０】

【課題を解決するための手段】図１は、本発明の原理構
成図であり、本発明によるキャッシュメモリ制御回路の
要部を示す。図１において、キャッシュ管理テーブル２
は、主記憶装置上に存在するデータの一部を格納するキ
ャッシュメモリの管理のために、キャッシュメモリ上に
存在するデータについての情報（当該データの主記憶装
置上のアドレスを示すアドレス信号の第１部分に対応す
る）と、この情報についてのパリティコードｐとを格納
する。

【００１１】レジスタ１１は、プロセッサが出力する主
記憶装置上のアドレスを示すアドレス信号であって，キ
ャッシュ管理テーブル２内の情報との対比に用いられる
第１部分（０〜ｍビット部分）と，キャッシュ管理テー
ブル２をアクセスするために用いられる第２部分（ｍ＋
１〜ｎビット部分）とを含むアドレス信号を保持する。
レジスタ１２は、プロセッサが出力する第１部分につい
てのパリティコードｐ′を保持する。

【００１２】キャッシュ管理テーブル２は、第２部分の
入力によりこれに対応する前記情報（ｍ＋１ビット長）
とこの情報についてのパリティコードｐとを出力する。
コンペア回路１３は、プロセッサの所定の出力とキャッ
シュ管理テーブル２の出力とを比較する。即ち、第１の
部分（０〜ｍビット部分）及びプロセッサの出力したパ
リティコードｐ′とからなる第１の信号と、キャッシュ
管理テーブル２の出力である前記情報（ｍ＋１ビット
長）とこの情報についてのパリティコードｐからなる第
２の信号とを比較する。そして、第２の信号がパリティ
エラーを発生するような信号である場合に、第１の信号
と第２の信号とが不一致である旨を出力する。

【００１３】

【作用】アドレス信号に対応するデータが主記憶装置上
のみならずキャッシュメモリ上にも存在する場合、第１
部分（０〜ｍビット部分）とキャッシュ管理テーブル２
の出力したｍ＋１ビット長の部分とは一致するはずであ
る。また、これらについてのパリティコードｐ′とｐも
一致するはずである。ところが、第２の信号がパリティ
エラーを発生するような信号である場合、これらの比較
の少なくとも一方が不一致となり、全体としても不一致
となる。

【００１４】そこで、これを利用して、第２の信号がパ
リティエラーを発生するような信号である場合、コンペ
ア回路１３が不一致信号を出力するようにする。この不
一致信号は、通常のキャッシュミスヒットの場合の不一
致信号と同様のものである。

【００１５】これにより、パリティエラーを発生するよ
うな状態でも、これを避けて、システムダウンに到らな
いようにすることができる。そして、通常のキャッシュ
ミスヒットと同様の不一致信号により、当該アドレスに
あるデータについては、キャッシュメモリを見かけ上シ
ステムから切り離し、主記憶装置をアクセスする動作
（縮退動作）により、処理を継続することができる。

【００１６】

【実施例】図２は本発明の適用されるデータ処理装置を
示す。このデータ処理装置においては、プロセッサ（ｃ
ｐｕ）１、キャッシュ管理テーブル２、キャッシュメモ
リ５及びキャッシュ制御・バスインターフェイスコンバ
ータ回路（以下、制御回路）６を一組の増設単位１０と
して、プロセッサ１の増設が可能とされる。増設単位１
０は、制御回路６を介して、システムバス７に接続され
る。システムバス７には、メモリコントローラ８を介し
て、主記憶装置９が接続される。

【００１７】キャッシュメモリ５上には、主記憶装置９
上に存在するデータの一部が格納されている。そのデー
タについて、主記憶装置９上のアドレスが図１のレジス
タ１１内の第１部分（０〜ｍビット部分）及び第２部分
（ｍ＋１〜ｎビット部分）を含むアドレス信号で表され
るとすると、キャッシュメモリ５に入力されるアドレス
は第２部分で表され、この第２部分がキャッシュ管理テ
ーブル２にも入力され，これに対応する情報としてｍ＋
１ビット長の第１部分が格納されている。格納の際、こ
のｍ＋１ビット長の第１部分についてのパリティコード
ｐが生成され、共に格納される。即ち、パリティ付きの
データ構造とされる。

【００１８】キャッシュメモリ５は、データの読み出し
書込み動作において使用される。以下，読み出し動作の
詳細について説明する。読み出し対象であるデータ（を
含むデータブロック）がキャッシュメモリ５上に存在す
る（キャッシュヒットの）場合、当該データは、キャッ
シュメモリ５から読み出される。一方、当該データがキ
ャッシュメモリ５上に存在しない（キャッシュミスヒッ
トの）場合、当該データは、主記憶装置９から読み出さ
れる。

【００１９】読み出し動作は、制御回路６が行う。ま
た、この前提となるキャッシュヒット／キャッシュミス
ヒットの判別も、制御回路６が行う。即ち、制御回路６
は、キャッシュ管理テーブル２の出力に基づいて前記判
別を行い、キャッシュヒットの場合、キャッシュメモリ
５からデータをデータバス４上に読み出し（キャッシュ
ヒット処理）、キャッシュミスヒットの場合、メモリコ
ントローラ８を介して主記憶装置９からデータを読み出
してデータバス４上に送出する（キャッシュミスヒット
処理）。なお、この時、このデータをキャッシュメモリ
５に書き込む。

【００２０】この読み出し動作のために、プロセッサ１
は、図１の第１部分（０〜ｍビット部分）及び第２部分
（ｍ＋１〜ｎビット部分）とを含むアドレス信号をアド
レスバス３上に送出する。レジスタ１１は、プロセッサ
１内に存在するバッファレジスタである。プロセッサ１
は、また、このアドレスの送出の際に第１部分について
のパリティコードｐ′を生成し、アドレスバス３上に送
出する。レジスタ１２は、プロセッサ１内に存在するバ
ッファレジスタである。

【００２１】キャッシュ管理テーブル２は、所定のタイ
ミングでアドレスバス３上の第２部分を取り込み、これ
に対応するエントリに格納されたｍ＋１ビット長の前記
情報（第１部分）及びそのパリティコードｐを出力す
る。

【００２２】コンペア回路１３は、制御回路６に設けら
れ、所定のタイミングでアドレスバス３上の第１部分と
パリティコードｐ′（第１信号）とを取り込む。更に、
コンペア回路１３は、キャッシュ管理テーブル２の出力
（第２信号）をも取り込む。そして、第１信号と第２信
号とを比較する。

【００２３】この比較の結果は、以下のようになる。即
ち、第２信号がパリティエラーを発生する状態でなく、
かつ、元々キャッシュヒットである場合、比較結果は一
致する。これにより制御回路６はキャッシュヒット処理
を行う。また、第２信号がパリティエラーを発生する状
態でなく、かつ、元々キャッシュミスヒットである場
合、比較結果は不一致となる。これにより制御回路６は
キャッシュミスヒット処理を行う。更に、第２信号がパ
リティエラーを発生する状態にある場合、キャッシュヒ
ットであるか否かに拘わらず、比較結果は不一致とな
る。これにより制御回路６はキャッシュミスヒット処理
を行う。従って、パリティエラー発生によるシステムダ
ウンに到ることはなく、通常のキャッシュミスヒットの
場合の如く処理が継続される。

【００２４】なお、このように、パリティエラーの発生
状態をパリティチェックにより検出する手段を採用しな
いことにより、従来のパリティチェック回路１４（図
５）を不要にでき、この分ハードウェア量を減らすこと
ができる。

【００２５】図３は本発明のキャッシュメモリ制御処理
フローを示し、図４はメモリ読み出し動作の場合のタイ
ミングチャートを示す。なお、図４において、左側はキ
ャッシュヒットの場合のタイミングを示し、右側はキャ
ッシュミスヒットの場合のタイミングを示している。

【００２６】プロセッサ１がバスサイクルを開始する
（ステップ１）。即ち、所定のタイミングでアドレスス
トローブ信号Address ＳＴＢをロウレベルとし、アドレ
スバス３上にレジスタ１１からアドレス信号を送出す
る。アドレスストローブ信号のロウレベルにより、アド
レス信号の第１部分はコンペア回路１３に取り込まれ、
第２部分はキャッシュ管理テーブル２に取り込まれる。

【００２７】これと並行して、プロセッサ１は、アドレ
スバス３上にレジスタ１２からパリティコードｐ′を送
出する。このパリティコードｐ′は、アドレスストロー
ブ信号のロウレベルにより、コンペア回路１３に取り込
まれる。

【００２８】次に、アドレス信号の第２部分によりキャ
ッシュ管理テーブル２が検索される（ステップ２）。即
ち、第２部分が入力されると、所定のタイミングで、キ
ャッシュ管理テーブル２が、ｍ＋１ビット長の情報及び
そのパリティコードｐをコンペア回路１３へ出力する。

【００２９】次に、コンペア回路１３がコンペア処理を
行う（ステップ３）。即ち、前述の第１信号と第２信号
との比較を行い、その結果を一致／不一致信号として出
力する。

【００３０】以上の処理が、図４に示す期間ｔ１におい
て行われる。期間ｔ１は、主に、キャッシュ管理テーブ
ル２の検索に要する期間であり、図４に示す如く、主記
憶装置９のリードサイクルｔ３及びｔ４の前半の処理と
してキャッシュヒットの場合及びキャッシュミスヒット
の場合に共通である。

【００３１】次に、コンペア処理の結果に従って、キャ
ッシュヒット処理又はキャッシュミスヒット処理が制御
回路６により行われる。キャッシュヒット処理におい
て、プロセッサ１は、データストローブ信号DataＳＴＢ
をロウレベルとする。一方、制御回路６は、アドレス信
号の第２部分によりキャッシュメモリ５をアクセスして
対応する所定のデータをデータバス４上に読み出すと共
に，サイクルエンド信号Cycle ＥＮＤをロウレベルとす
る。プロセッサ１は，このサイクルエンド信号のロウレ
ベル期間内の所定のタイミングでデータバス４上のデー
タを取り込み、当該サイクルを終了する。従って、キャ
ッシュヒット処理の場合のリードサイクルｔ３は、短時
間で終了する。

【００３２】キャッシュミスヒット処理において、プロ
セッサ１は、データストローブ信号をロウレベルとす
る。制御回路６は、システムバス７の使用権を得てメモ
リコントローラ８を介して主記憶装置９をアドレス信号
によりアクセスし、当該アドレスのデータを得る。この
制御回路６による主記憶装置９からのリード動作のため
に、期間ｔ２が費やされる。この後、制御回路６は、こ
のデータをデータバス４上に送出すると共に，サイクル
エンド信号をロウレベルとする。プロセッサ１は，この
サイクルエンド信号のロウレベル期間内の所定のタイミ
ングでデータバス４上のデータを取り込み、当該サイク
ルを終了する。従って、キャッシュミスヒット処理の場
合のリードサイクルｔ４は、ｔ３に比べて長いものとな
る。しかし、パリティエラー発生状態にあってもシステ
ムダウンを避けて縮退動作により処理を続行できる。

【００３３】

【発明の効果】以上説明したように、本発明によれば、
キャッシュメモリ制御において、キャッシュ管理テーブ
ルの出力とプロセッサからのアドレス信号の一部及びそ
のパリティコードとを比較してキャッシュヒット／キャ
ッシュミスヒット処理を行うことにより、キャッシュ管
理テーブル内のデータがパリティエラーを発生するよう
な状態である場合にもキャッシュミスヒット処理を行う
ことができるので、パリティエラーによるシステムダウ
ンを防止でき、処理を続行できる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】実施例説明図である。

【図３】キャッシュメモリ制御処理フローである。

【図４】メモリ読み出し動作のタイミングチャートであ
る。

【図５】従来技術の説明図である。

【図６】従来技術の説明図である。

【符号の説明】

１ プロセッサ ２ キャッシュ管理テーブル（タグメモリ） ３ アドレスバス ４ データバス ５ キャッシュメモリ ６ キャッシュ制御・バスインターフェイスコンバータ
回路 ７ システムバス ８ メモリコントローラ ９ 主記憶装置 １０ 増設単位 １１ レジスタ １２ レジスタ １３ コンペア回路 １４ パリティチェック回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プロセッサ（１）と、主記憶装置（９）
   と、前記主記憶装置（９）上に存在するデータの一部を
   格納するキャッシュメモリ（５）と、前記キャッシュメ
   モリ（５）の管理のために前記キャッシュメモリ（５）
   上に存在するデータについての情報とこの情報について
   のパリティコードとを格納するキャッシュ管理テーブル
   （２）とを備えたデータ処理装置において、 前記プロセッサ（１）の所定の出力と前記キャッシュ管
   理テーブル（２）の出力とを比較するコンペア回路（1
   3）を設け、 前記プロセッサ（１）が、前記主記憶装置（９）上のア
   ドレスを示すアドレス信号であって，前記キャッシュ管
   理テーブル（２）内の前記情報との対比に用いられる第
   １部分と前記キャッシュ管理テーブル（２）をアクセス
   するために用いられる第２部分とを含むアドレス信号を
   出力し、かつ、前記第１部分についてのパリティコード
   を出力し、 前記キャッシュ管理テーブル（２）が、前記第２部分の
   入力により前記情報とこの情報についてのパリティコー
   ドとを出力し、 前記コンペア回路（13）が、前記第１の部分及び前記プ
   ロセッサ（１）の出力したパリティコードとからなる第
   １の信号と、前記キャッシュ管理テーブル（２）の出力
   である前記情報とこの情報についてのパリティコードか
   らなる第２の信号とを比較し、前記第２の信号がパリテ
   ィエラーを発生するような信号である場合に、前記第１
   の信号と第２の信号とが不一致である旨を出力すること
   を特徴とするキャッシュメモリ制御方式。