JPH05101132A - 論理回路動作検証装置 - Google Patents

Abstract

(57)【要約】 【目的】 対象となる論理回路の検証を円滑かつ効率的
に行うことを保証する。 【構成】 入力に対して出力がどのように動作しなけれ
ばならないかを記述している回路動作仕様記述手段４１
の内容が出力信号生成要因検査手段４３へ送られる。回
路記憶手段３２内の対象論理回路の接続データと、回路
素子動作記憶手段３３内の基本的な回路素子動作のデー
タとが、出力信号生成要因解析手段４２内の回路素子入
力条件解析手段４２ａへ送られる。手段４２ａでは、回
路素子の出力条件が与えられたときにその回路素子の入
力信号がいかなる動作をしなければならないかを解析す
る。そして、この手段４２ａを有する手段４２では、検
証を行う対象論理回路の出力信号の生成要因を解析し、
その解析結果を手段４３へ送る。手段４３では、手段４
２から得られた出力信号生成要因の動作を、手段４１内
にある動作仕様と比較し、対象論理回路内の動作の誤り
を検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、二つの伝送装置の間で
接続が確立されることによって予め定められた信号の授
受が行われるハンドシェイク（handshaking)を含む場合
のように、複数の入力信号間、複数の出力信号間、複数
の入力信号・出力信号間での動作順序が一意に決められ
ておらず、さらにタイミングが一定でない動作の検証を
行う際にも回路検査を円滑かつ効率的に行うことを保証
する、論理回路動作検証装置に関するものである。

【０００２】

【従来の技術】図２は、従来の論理回路動作検証装置の
一構成例を示すブロック図である。この論理回路動作検
証装置は、複数の回路素子で構成される論理回路の接続
状態を記憶する回路記憶手段１と、前記回路素子の基本
動作を記憶する回路素子動作記憶手段２と、前記回路記
憶手段１内に記憶された論理回路に対して外部から入力
する入力パターン及び入力時間を記憶する外部入力記憶
手段３とを備え、それらの出力側に動作検証装置本体１
０が接続されている。動作検証装置本体１０は、回路演
算手段１１及び回路演算結果記憶手段１２より構成され
ている。

【０００３】回路演算手段１１は、各記憶手段１〜３の
記憶情報を入力し、論理検証の対象となる対象論理回路
内の各回路素子が、外部入力信号の変化によっていかに
変化するかを演算し、その演算結果を回路演算結果記憶
手段１２に保持する。そして、目視による検査２０で、
回路演算結果記憶手段１２の内容を、ハンドシェイクプ
ロトコル仕様２１と比較し、対象論理回路の入力に対す
る出力信号が正しく生成されているか否かを確認する。

【０００４】この従来の論理回路動作検証装置に関して
具体的に説明する前に、図３を参照しつつ、ハンドシェ
イクについて説明する。図３は、ハンドシェイクの例を
示すタイミングチャートである。この図では、バスを介
してバスマスタがバススレーブに対して読み出しを行う
ときの例が示されている。

【０００５】ＢＵＳＹ＊，ＡＳ＊，ＡＤＲＳ，ＤＳ＊は
バスマスタが出力してバススレーブが受け取る信号であ
り、ＤＡＴＡ，ＡＣＫ＊はバススレーブが出力してバス
マスタが受け取る信号である。＊は負論理信号であるこ
とを示している。ＢＵＳＹ＊はバスが使用中であること
を示し、ＡＳ＊はバスにアドレスが出力されていること
を示し、ＤＳ＊はバスにデータが出力されてよいことを
示し、ＡＤＲＳはバスのアドレスを示し、ＤＡＴＡはバ
スのデータを示す。さらに、ＡＣＫ＊はバスのバススレ
ーブがバスマスタに対して、読み出しデータが既にバス
に出力されているので、バスアクセスを終了させてもよ
いことを示す。

【０００６】図３に示すバスプロトコルでは、次の
（１）〜（８）に示す動作が順に行われる。 （１） バスマスタが、信号ＢＵＳＹ＊をアサート（ａ
ｓｅｒｔ、表明）してバス使用していることを示す。 （２） バスマスタが、アドレスＡＤＲＳを出力した
後、信号ＡＳ＊をアサートし、該アドレスＡＤＲＳがバ
ス上に存在していることを示す。 （３） バスマスタが、信号ＤＳ＊をアサートしてデー
タを出力してよいことを示す。 （４） 前記（１），（２）の動作を行った後、スレー
ブは、アドレスＡＤＲＳをデコードして自スレーブがア
クセスされていることを確認し、さらに信号ＢＵＳＹ＊
及びＡＳ＊が共にＬレベルであることを確認してからデ
ータＤＡＴＡを準備する。 （５） スレーブは、前記（３）が行われたことを確認
してから、データＤＡＴＡを出力し、信号ＡＣＫ＊をア
サートする。 （６） バスマスタは、前記（５）の動作を確認してか
ら、信号ＡＳ＊，ＤＳ＊をネゲート（ｎｅｇａｔｅ、無
効）すると共に、アドレスＡＤＲＳの出力を止める。 （７） バススレーブは前記（６）の動作を確認してか
ら、信号ＡＣＫ＊をネゲートし、データＤＡＴＡの出力
を止める。 （８） バススレーブは前記（７）の動作を確認してか
ら、信号ＢＵＳＹ＊をネゲートし、バスの使用を終了す
る。

【０００７】ここで、図２に示す従来の論理回路動作検
証装置においては、図３の信号ＤＡＴＡ，ＡＣＫ＊を出
力するバススレーブをシミュレーションの対象とすると
きは、バスマスタが出力する信号ＢＵＳＹ＊，ＡＳ＊，
ＤＳ＊を外部入力記憶手段３に与える。そして、回路演
算手段１１が、回路記憶手段１内の回路情報と回路素子
動作記憶手段２内の各回路素子の基本動作情報とを用
い、入力に対してデータＤＡＴＡ、及び信号ＡＣＫ＊が
いかに動作するかを演算した後、その演算結果を回路演
算結果記憶手段１２に保持し、人手によりその結果が正
しいか否かを判断する。そのため、外部入力として与え
る信号が、すべてのタイミングを網羅できるように、様
々な外部入力パターンを作成してシミュレーションを行
っていた。

【０００８】

【発明が解決しようとする課題】しかしながら、上記構
成の装置では、ハンドシェークプロトコルで許されるす
べての場合の外部入力を検査するために、十分な外部入
力パターンを作成しなければならず、かつ目視によりシ
ミュレーション結果を確認しなければならないために、
次のような問題があり、それを解決することが困難であ
った。

【０００９】（ｉ） すべての場合の外部入力を検査す
るために十分な外部入力パターンを作成することは、回
路検証の効率を低下させる。 （ii） 目視によりシミュレーション結果を確認しなけ
ればならないために、回路検証の効率が低下すると共に
人為的な要因による確認ミスが発生する。

【００１０】本発明は、前記従来技術が持っていた課題
として、回路検証の効率低下、及び人為的要因による確
認ミスの発生の点について解決した論理回路動作検証装
置を提供するものである。

【００１１】

【課題を解決するための手段】本発明は前記課題を解決
するために、論理検証の対象となる対象論理回路の接続
状態を記憶する回路記憶手段と、前記対象論理回路を構
成している回路素子の基本動作を記憶する回路素子動作
記憶手段とを備え、前記回路記憶手段及び回路素子動作
記憶手段の内容を参照して前記対象論理回路の動作を検
証する論理回路動作検証装置において、次のような手段
を備えている。

【００１２】即ち、本発明では、前記対象論理回路にお
ける入力信号系列と出力信号系列との間の動作仕様を記
述した回路動作仕様記述手段と、出力信号生成要因解析
手段と、前記出力信号生成要因解析手段から得られた出
力信号生成要因の動作を、前記回路動作仕様記述手段内
の動作仕様と比較して検査する出力信号生成要因検査手
段とを、備えている。出力信号生成要因解析手段は、前
記回路記憶手段及び回路素子動作記憶手段の内容を参照
して前記対象論理回路の出力信号の遷移動作に係わる該
対象論理回路内の全回路素子の各入力条件を入力側に向
かって順次解析することにより、該出力信号の生成要因
を解析する機能を有している。

【００１３】

【作用】本発明によれば、以上のように論理回路動作検
証装置を構成したので、回路動作仕様記述手段には、入
力に対して出力がどのように動作しなければならないか
を記述しているので、その記述内容が出力信号生成要因
検査手段へ送られる。また、回路記憶手段内の対象論理
回路の接続状態のデータと、回路素子動作記憶手段内の
回路素子の基本動作を示すデータとが、出力信号生成要
因解析手段内の回路素子入力条件解析手段へ与えられ
る。

【００１４】回路素子入力条件解析手段では、回路素子
の出力条件が与えられたときに、その回路素子の入力信
号がいかなる動作をしなければならないかを解析する。
そして、この回路素子入力条件解析手段を含む出力信号
生成要因解析手段では、対象論理回路における出力信号
の生成要因を解析し、その解析結果を出力信号生成要因
検査手段へ送る。出力信号生成要因検査手段では、出力
信号生成要因解析手段から得られた出力信号生成要因の
動作を、回路動作仕様記述手段内にある動作仕様と比較
し、対象論理回路内に誤りがないか否かを検出する。

【００１５】これにより、対象論理回路は、例えばハン
ドシェイクプロトコルを含む動作仕様に合うように設計
されているか否かを、従来のように入力信号について記
述した複数のテストパターンを作成することなく、さら
に人手を必要とせずに的確に検証しうる。従って、前記
課題を解決できるのである。

【００１６】

【実施例】図１は、本発明の実施例を示す論理回路動作
検証装置の構成ブロック図である。

【００１７】この論理回路動作検証装置は、ハンドシェ
イクプロトコル仕様記憶手段３１と、論理検証の対象と
なる対象論理回路の接続状態を記憶する回路記憶手段３
２と、前記対象論理回路を構成している回路素子の基本
動作を記憶する回路素子動作記憶手段３３とを、備えて
いる。これらの記憶手段３１，３２，３３は、半導体メ
モリ等で構成され、その出力側に、動作検証装置本体４
０が接続されている。動作検証装置本体４０は、記憶手
段３１〜３３の内容を参照して前記対象論理回路の動作
を検証する機能を有し、回路動作仕様記述手段４１と、
回路素子入力条件解析手段４２ａを有する出力信号生成
要因解析手段４２と、出力信号生成要因検査手段４３と
を、備えている。

【００１８】この各手段４１，４２，４３は、集積回路
等の個別回路、あるいはコンピュータのプログラム制御
等で構成されている。そのうち、回路動作仕様記述手段
４１は、ハンドシェイクプロトコル仕様記憶手段３１の
内容を入力し、対象論理回路における入力信号系列と出
力信号系列との間の動作仕様を記述したもので、その記
述内容を出力信号生成要因検査手段４３へ出力する機能
を有している。

【００１９】出力信号生成要因解析手段４２内の回路素
子入力条件解析手段４２ａは、論理回路内の回路素子の
動作を回路素子動作記憶手段３３により得ることによ
り、回路動作仕様記述手段４１内の対象論理回路の出力
信号の遷移動作に対して、該回路素子の入力が、該記出
力信号の遷移を起こすために、いかに動作すべきかとい
う入力条件を解析し、複数の候補がありうるときにはそ
れらを保持する機能を有している。

【００２０】そして、出力信号生成要因解析手段４２で
は、対象論理回路の出力信号を生成する回路素子の入力
信号がいかに動作すべきかという情報（入力条件）を、
回路素子入力条件解析手段４２ａから得、さらに該入力
条件を、出力信号として、前記入力信号を生成する回路
素子に対して適用して、該回路素子の入力信号がいかに
動作すべきかという情報（入力条件）を、回路素子入力
条件解析手段４２ａから得る。このよう一連の処理を、
回路素子の入力信号が対象論理回路の入力信号になるま
で繰り返し行い、回路素子入力条件解析手段４２ａにお
いて入力の候補が複数個あったときにはすべての場合に
ついて前記の処理を行い、その処理結果を出力信号生成
要因検査手段４３へ出力する機能を有している。

【００２１】出力信号生成要因検査手段４３は、出力信
号生成要因解析手段４２から得られた出力信号生成要因
の動作を、回路動作仕様記述手段４１内にある動作仕様
と比較する機能を有している。

【００２２】次に、図４〜図７を参照しつつ、動作を説
明する。図４は、図１のハンドシェイクプロトコル仕様
記憶手段３１に記憶されているハンドシェイクプロトコ
ルの例を示す図である。この記述例は、図３のハンドシ
ェイクについてのものである。

【００２３】図４では、（ ）で囲まれた信号名と論理
値の組み合わせで状態の変化を示し、（ ）の出現順に
状態変化が起こる。例えば、（１）は信号ＢＵＳＹ＊が
０（Ｌレベル）になることを示す。

【００２４】ｉｆ以降はバスマスタからバススレーブへ
の入力を示し、ｔｈｅｎ以降はバススレーブからバスマ
スタへの出力を示す。例えば（１），（２）はバスマス
タ出力であり、（５）はバススレーブ出力である。

【００２５】ＢＥＦＯＲＥ，ＡＦＴＥＲはその前後の信
号の状態変化の順序を示す。例えば、（２）において、 ((ＡＤＲＳ→ＶＡＬＩＤ）ＢＥＦＯＲＥ（ＡＳ＊→０)) は、信号ＡＳ＊がＬレベルになる前にＡＤＲＳがＶＡＬ
ＩＤになることを示す。また（７）において、 ((ＤＡＴＡ→ＩＮＶＡＬＤ）ＡＦＴＥＲ（ＡＣＫ＊→
１)) は、信号ＡＣＫ＊がＬレベルになってからデータＤＡＴ
Ａが無効（ＩＮＶＡＬＩＤ）になることを示す。

【００２６】ＡＮＤは論理積を示す。例えば、（９）に
おいて、((ＤＡＴＡ→３−ＳＴＡＴＥ）ＡＮＤ（ＡＣＫ
＊→３−ＳＴＡＴＥ))）はデータＤＡＴＡが３−ステー
ト状態になり、信号ＡＣＫ＊もまた３−ステート状態に
なること示す。但し、時間の前後関係は問わない。

【００２７】（３）の（ｗａｉｔ ３ＣＬＫ）は、短く
ても３個のクロックＣＬＫ入力の時間経ってから、これ
に続く動作を行うことを示す。図５は、図３のプロトコ
ル例を実現するためのスレーブ回路の一例を示す回路図
である。図６は、図３のプロトコル例を実現する際に回
路を誤って作成したスレーブ回路の一例を示す回路図で
ある。また、図７は、図６の誤ったスレーブ回路での図
３に対応するハンドシェイクのフローチャートである。

【００２８】図５のスレーブ回路は、デコード５１及び
３入力ＮＯＲゲート５２で構成されるスレーブアクセス
認識部５０を備え、その出力側にメモリコントロール部
６１、及びダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）からなるメモリ６２が接続されている。メ
モリコントロール部６１の出力側には、３−ステートド
ライバ６３が接続されている。

【００２９】また、スレーブアクセス認識部５０の出力
側には、ＡＣＫ＊生成部７０が接続され、さらにその出
力側に、スレーブアクセス認識部５０の出力で制御され
る３−ステートドライバ８１が接続されている。ＡＣＫ
＊生成部７０は、４段縦続接続された遅延型（Ｄ型）の
フリップフロップ（以下、ＦＦという）７１〜７４と、
インバータ７５と、２入力ＯＲゲート７６とで、構成さ
れている。

【００３０】これに対し、図６のＡＣＫ＊生成部７０Ａ
では、最終段のＦＦ７４が欠落している。なお、図５及
び図６共に、データはＤＲＡＭからなるメモリ６２に保
持されているので、読み出しには一定の時間を必要とす
る。この時間は、３クロックＣＬＫの入力時間であると
する。

【００３１】図５の動作は、次のようになる。信号ＢＵ
ＳＹ＊，ＡＤＲＳ，ＡＳ＊，が入力されたときに、スレ
ーブアクセス認識部５０がアドレスＡＤＲＳをデコード
して、当該回路へのアクセスであることを認識すると、
信号ＨＩＴをアトートする。さらに、スレーブアクセス
認識部５０は、信号ＤＲＩＶＥ＊を出力して信号ＡＣＫ
＊を出力する出力用の３−ステートドライバ８１をイネ
ーブルにする。

【００３２】ＡＣＫ＊生成部７０では、信号ＡＳ＊がア
サートされると、４つのＦＦ７１〜７４のリセット入力
Ｒがネゲートされ、その後、信号ＨＩＴがアサートされ
ると、ＦＦ７１のデータ入力Ｄがアサートされ、順次、
入力クロックＣＬＫにより、信号ＨＩＴがアサートされ
た情報が、ＦＦ７４までシフトされる。このとき、入力
信号ＤＳ＊がアサートされていれば、信号ＡＣＫ＊がア
サートされる。

【００３３】これに対し、図６では、ＦＦが７１〜７３
の３個しかない。そのため、図７に示す様に、信号ＡＣ
Ｋ＊が、正しい動作よりも１クロック早くアサートされ
てしまう。これは図４に示すハンドシェイクのプロトコ
ルに違反している。

【００３４】このような誤り検出動作を、図１の装置を
参照しつつ、以下説明する。なお、以下の動作説明で
は、図６の回路接続状態を回路記憶手段３２に記憶さ
せ、図３の各信号を回路動作仕様記述手段４１に記述す
る。そして、出力信号生成要因解析手段４２において解
析を行ったときに、信号ＡＣＫ＊がアサートされる条件
に関して、該出力信号生成要因解析手段４２において検
査する場合の、解析過程と検査過程を次の（ａ）〜
（ｊ）に示し、前記の動作の誤りを検出できることを示
す。

【００３５】（ａ） 図１の出力信号生成要因解析手段
４２が、回路記憶手段３２から信号ＡＣＫ＊を出力する
回路を読み出したとき、当該回路は図６の３−ステート
ドライバ８１なので、回路素子動作記憶手段３３内のデ
ータより、３−ステートドライバ８１の出力イネーブル
と、データ入力を検査しなければならないことを、出力
信号生成要因解析手段４２が認識する。以後、出力イネ
ーブルの検査は省略する。

【００３６】（ｂ） 回路記憶手段３２から３−ステー
トドライバ８１のデータ入力となる回路素子を読み出す
と、２入力ＯＲゲート７６の出力であることが分かるの
で、このＯＲゲート７６の２つの入力について検査す
る。なお、信号ＡＣＫ＊がアサートされるのは、これら
２つの入力が共にＬレベルでなければならないことを、
回路素子入力条件解析手段４２ａが回路素子動作記憶手
段３３内の２入力ＯＲゲートに関するデータから識別す
る。

【００３７】（ｃ） ２入力ＯＲゲート７６の入力のう
ち１つは、信号ＤＳ＊で示される入力が直接接続されて
いる。図４に示す回路動作仕様記述手段４１の信号ＡＣ
Ｋ＊のアサートに関する記述は（５）であり、また
（４）に信号ＤＳ＊に関する記述がある。そして、信号
ＡＣＫ＊のアサートに関する信号ＤＳ＊による制限は、
信号ＤＳ＊がアサートされた後で信号ＡＣＫ＊がアサー
トされなければいけないということであるので、この回
路の動作は仕様にあてはまることを、出力信号生成要因
検査手段４３が判定する。

【００３８】（ｄ） ２入力ＯＲゲート７６の入力のう
ち残った１つは、ＦＦ７３の出力がＬレベルになること
である。 （ｅ） さらにＦＦ７３の出力ＱＮがＬレベルになる条
件は、該ＦＦ７３のリセット入力ＲがＨレベルで、かつ
データ入力ＤつまりＦＦ７２の出力ＱＡがＨレベルのと
きに、クロック入力ＣがＬレベルからＨレベルに遷移す
ることであることを、回路素子入力条件解析手段４２ａ
が回路素子動作記憶手段３３内のＤ型ＦＦに関するデー
タから識別する。リセット入力Ｒに関する検査過程は省
略する。 （ｆ） 前記の場合と同様に、ＦＦ７２の出力ＱＡがＨ
レベルになる条件は、該ＦＦ７２のリセット入力ＲがＨ
レベルで、かつデータ入力ＤつまりＦＦ７１の出力ＱＡ
がＨレベルのときに、クロック入力ＣがＬレベルからＨ
レベルに遷移することである。リセット入力に関する検
査過程は省略する。 （ｇ） 前記の場合と同様に、ＦＦ７１の出力ＱＡがＨ
レベルになる条件は、該ＦＦ７１のリセット入力ＲがＨ
レベルで、かつデータ入力Ｄつまり信号ＨＩＴがＨレベ
ルのときに、クロック入力ＣがＬレベルからＨレベルに
遷移することである。リセット入力に関する検査過程は
省略する。

【００３９】（ｈ） 信号ＨＩＴがＨレベルになる、つ
まり３入力ＮＯＲゲート５２の出力がＨレベルになる条
件は、該３入力ＮＯＲゲート５２の入力がすべてＬレベ
ルになることを、回路素子入力条件解析手段４２ａが回
路素子動作記憶手段３３内の３入力ＮＯＲゲートに関す
るデータから識別する。

【００４０】（ｉ） ３入力ＮＯＲゲート５２の一つの
入力である信号ＢＵＳＹ＊は、図３に示すように信号Ａ
ＣＫ＊を生成するための要因の一つであり、この条件は
ハンドシェイクプロトコル仕様記憶手段３１に記憶され
ている。さらに、本回路の仕様として、信号ＢＵＳＹ＊
とＡＳ＊がアサートされ、さらにアドレスＡＤＲＳをデ
コートした結果、本回路をアクセスしていることが認識
されたときから最低でも３クロックＣＬＫの時間が経過
した後で、信号ＡＣＫ＊がアサートされなければならな
いという条件が、回路動作仕様記述手段４１に記述され
ている。しかしこれまでの結果、信号ＢＵＳＹ＊がアサ
ートされてから２クロックＣＬＫの時間経過したとき
に、信号ＡＣＫ＊がアサートされうることを出力信号生
成要因検査手段４３が検出する。

【００４１】（ｊ） ３入力ＮＯＲゲート５２の他の条
件であるアドレスＡＤＲＳのデコード出力ＡＳ＊に関し
ても、同様の検査結果が得られる。以上述べたような過
程で、図６に示す回路が動作仕様に反していることが検
出される。

【００４２】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。例えば、上記実施例は、ハン
ドシェイクを含む論理回路の動作検証にのみ適用される
のではなく、入力信号系列に対する出力信号系列が一定
の基準で規定されているときにも適用できる。さらに、
動作仕様は、図４に示す記述の方法に制限されるもので
はなく、任意の記述内容を適用できる。

【００４３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、回路動作仕様記述手段、出力信号生成要因解析手
段、及び出力信号生成要因検査手段を備えているので、
対象論理回路の動作を、従来のように複数のテスト用入
力パターンを作成することなく検証でき、しかも機械的
に動作確認が行えるので、回路検証の効率が著しく向上
すると共に、目視による人為的な要因による確認ミスを
除去することができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す論理回路動作検証装置の
構成ブロック図である。

【図２】従来の論理回路動作検証装置の構成ブロック図
である。

【図３】ハンドシェイクの例を示すタイミングチャート
である。

【図４】図１のハンドシェイクプロトコル記憶手段と回
路動作仕様記述手段４１の内容例を示す図である。

【図５】本発明の実施例に示す動作を実現するための回
路例を示すもので、図３のプロトコルが実現できている
場合のスレーブ回路図である。

【図６】本発明の実施例に示す動作を実現する回路例で
あり、図３のプロトコルが実現できていない場合のスレ
ーブ回路図である。

【図７】図６の誤ったスレーブ回路でのハンドシェイク
の動作を示すタイミングチャートである。

【符号の説明】

３１ ハンドシェイクプロトコル仕様記述手
段 ３２ 回路記憶手段 ３３ 回路素子動作記憶手段 ４０ 動作検証装置本体 ４１ 回路動作仕様記述手段 ４２ 出力信号生成要因解析手段 ４２ａ 回路素子入力条件解析手段 ４３ 出力信号生成要因検査手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】 論理検証の対象となる対象論理回路の接
   続状態を記憶する回路記憶手段と、前記対象論理回路を
   構成している回路素子の基本動作を記憶する回路素子動
   作記憶手段とを備え、前記回路記憶手段及び回路素子動
   作記憶手段の内容を参照して前記対象論理回路の動作を
   検証する論理回路動作検証装置において、 前記対象論理回路における入力信号系列と出力信号系列
   との間の動作仕様を記述した回路動作仕様記述手段と、 前記回路記憶手段及び回路素子動作記憶手段の内容を参
   照して前記対象論理回路の出力信号の遷移動作に係わる
   該対象論理回路内の全回路素子の各入力条件を入力側に
   向かって順次解析することにより、該出力信号の生成要
   因を解析する出力信号生成要因解析手段と、 前記出力信号生成要因解析手段から得られた出力信号生
   成要因の動作を、前記回路動作仕様記述手段内の動作仕
   様と比較して検査する出力信号生成要因検査手段とを、 備えたことを特徴とする論理回路動作検証装置。