JPH05101172A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ヒストグラムなどの統合処理を効率良く行な
う。 【構成】 入出力部を介して入力されたビデオデータ
は、データバスＶＩＲを介して、制御部のプロセッサＦ
ＣＰにて制御線ｃｏｎｔを介して指定されたプロセッサ
に夫々供給される。そして、予め演算部のプロセッサに
供給されているマイクロプログラムに従って各プロセッ
サにて所定の信号処理が施される。制御部内のプロセッ
サＦＣＰは、予め供給されているマイクロプログラムに
従って、演算部内の各プロセッサにて処理された後のデ
ータを基に統合的な信号処理を施す必要の有るときに
は、演算部の各プロセッサにて処理された後のデータを
データバスＷＯＲを介して受取り、これらのデータを基
に統合的な信号処理を施し、その結果を示すデータをデ
ータバスＶＯＲを介して入出力部に送り、外部に出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像変換、画像生成、
画像認識などのコンピュータ画像処理に時間が掛かる問
題点を解決するための、画像処理演算の並列性に富む特
徴と画像データの多次元データ構造を有する画像処理装
置に関するものである。

【０００２】

【従来の技術】本願発明者は先に画像変換、画像生成、
画像認識などのコンピュータ画像処理を行う装置を提案
した（特願平３−１４６０１１号参照）。ところがこの
装置で示すアーキテクチャで画像を画面分割して処理す
る場合（データ並列）で、演算部の各プロセッサの処理
結果をさらに統合処理する時、複数プロセッサのいくつ
かをその処理にあてている。そのため次のような問題点
がある。

【０００３】・演算部の処理プログラムが複雑になる。
画面分割されたブロック画像を処理するプログラムと統
合処理のプログラムをまとめ、同じプロセッサにロード
しなければならない。

【０００４】・演算部の負荷分散がアンバランスにな
る。演算部のプロセッサを画面分割されたブロック画像
を処理する組と統合処理を行う組に分けると、統合処理
の組はブロック画像を処理結果がもらえるまで処理待ち
状態となる。そのため演算部の負荷分散がアンバランス
になりリソースの効率が著しく悪くなる。

【０００５】・演算のデータ集配制御が複雑になる。原
データをプロセッサに配る場合と統合処理結果を配る場
合が生じ、この制御を行うデータ・フロー制御部のプロ
グラムが難しくなる。

【０００６】・演算部のプロセッサの負荷がデータ・フ
ロー部の負荷にくらべて重すぎる、アンバランス。

【０００７】

【発明が解決しようとする課題】解決しようとする問題
点は、演算部の処理プログラムが複雑になり、演算部の
負荷分散がアンバランスになり、演算のデータ集配制御
が複雑になり、演算のデータ集配制御が複雑になり、演
算部のプロセッサの負荷がデータ・フロー部の負荷にく
らべて重すぎる、アンバランスというものである。

【０００８】

【課題を解決するための手段】本発明は、データを転送
するデータバスと、上記データバスを介して供給された
上記データに信号処理を施す複数のプロセッサと、上記
複数のプロセッサを制御し、上記データバス上の上記デ
ータを処理内容に応じて上記複数のプロセッサに選択的
に供給する制御手段とを備えた画像処理装置において、
上記制御手段は、上記複数のプロセッサが夫々接続され
ている上記データバスを介して、上記複数のプロセッサ
にて夫々処理された処理結果を示す複数のデータが供給
され、該供給された複数のデータに統合的な信号処理を
施して出力するようになされていることを特徴とする画
像処理装置である。

【０００９】

【作用】これによれば、プロセッサの負荷バランスが良
くなり全体として処理能力が向上する。従って統合処理
をデータ・フロー制御部のプロセッサに行なわせること
ができるので、統合処理含む画像処理プログラムが簡単
になり、またヒストグラムなどの統合処理を効率良く行
なうことができる。

【００１０】

【実施例】図１において、入出力部を介して入力された
ビデオデータは、データバスＶＩＲを介して、制御部の
プロセッサＦＣＰにて制御線ｃｏｎｔを介して指定され
たプロセッサに夫々供給される。そして、予め演算部の
プロセッサに供給されているマイクロプログラムに従っ
て各プロセッサにて所定の信号処理が施される。制御部
内のプロセッサＦＣＰは、予め供給されているマイクロ
プログラムに従って、演算部内の各プロセッサにて処理
された後のデータを基に統合的な信号処理を施す必要の
有るときには、演算部の各プロセッサにて処理された後
のデータをデータバスＷＯＲを介して受取り、これらの
データを基に統合的な信号処理を施し、その結果を示す
データをデータバスＶＯＲを介して入出力部に送り、外
部に出力する。

【００１１】尚、ワークメモリは、演算部内の各プロセ
ッサや制御部内のプロセッサＦＣＰにてデータに信号処
理を施す際に、処理途中のデータを一旦格納する必要が
ある際にデータバスＷＯＲを介してデータを受取り、記
憶する。また、ワークメモリに記憶されているデータ
は、データバスＷＩＲを介して演算部内の各プロセッサ
や制御部内のプロセッサＦＣＰに供給される。

【００１２】このように、本発明では、制御部内のプロ
セッサＦＣＰは、データを演算部内のどのプロセッサに
供給するのか（データフローの制御）を制御すると共
に、演算部内の各プロセッサの処理結果を統合的に処理
する必要のある場合には、演算部内の各プロセッサから
処理結果を示すデータを受取り、これらのデータを統合
的に処理してその結果を出力する。

【００１３】ここで、データフローの制御をするタイミ
ングとデータの統合的な処理を行うタイミングとは相補
的にズレているため、制御部内のプロセッサＦＣＰは、
データフローの制御と統合的な処理を時分割的に行うこ
ととなり、制御部内のプロセッサＦＣＰの稼働効率を上
げることができる。したがって、各プロセッサを効率良
く使用することができ、処理効率の良い画像処理装置を
提供することができる。

【００１４】次に、本発明の画像処理装置において、画
像の全画素の最大値を求める場合についてその動作を説
明する。入出力部に供給された画像を制御部の制御によ
って演算部のプロセッサの数に画面分割して演算部の各
プロセッサに分割された画像のデータを供給する。演算
部の各プロセッサは与えられたデータの中で最大値を求
める。これらの結果を制御部内のプロセッサＦＣＰが回
収し、各分割領域での最大値の中から、全画面の最大値
を求める。この全画面の最大値を示すデータは、ワーク
メモリに記憶されてホストコンピュータによって引き出
されるか、またはデータバスＶＯＲ及び入出力部分を介
して外部装置に供給される。

【００１５】さらに図２に本発明の要部を利用した画像
処理装置の実施例のブロック図を示す。本装置は装置制
御部１、データ・フロー制御部２、演算部３、ワーク・
メモリ部４、および入出力部５から構成される。ホスト
・コンピュータ６は本装置に含まれないが本装置の実行
制御やプログラム開発環境として使われる。

【００１６】装置制御部１はホスト・コンピュータ６と
ＶＭＥバス９と呼ばれるシステム・バスで結ばれ、通信
やデータ転送を行なう。ホスト・コンピュータ６の指示
で装置全体を制御する。メモリ・バス７の管理を行い、
ホストコンピュータから装置制御部１およびメモリ・バ
ス７の管理を行い、ホスト・コンピュータから装置制御
部１およびメモリ・バス７経由でデータ・フロー制御部
２や演算部３のプロセッサに信号線１、８、１６でプロ
グラムをロードしたり、ワーク・メモリ部４のワーク・
メモリを信号線１７でアクセスできる。制御線１０を用
いデータ・フロー制御部２と通信し処理を管理する。

【００１７】データ・フロー制御部２は演算部３の各プ
ロセッサとの通信や各プロセッサとデータ・バス８間の
入出力制御を制御線１１で行う。ワーク・メモリ部４に
対してはワーク・メモリの、また入出力制御を制御線１
１で行う。ワーク・メモリ部４に対してはワーク・メモ
リの、また入出力部５に対しては入出力バッファ・メモ
リのアドレス生成制御を制御線１２、１３で行う。デー
タ・フロー制御部２は演算部３の各プロセッサと独立に
制御線で結ばれ、通信をしながら各演算部の各プロセッ
サのデータ入出力制御や処理の管理を行う。演算部３は
多数（本例では７２個）のプロセッサと固有のプロセッ
サ・メモリから成る。ワーク・メモリ部４はワーク・メ
モリとアドレス生成器から成る。ワーク・メモリはアド
レスのビット割り付けにより１次元から多次元までのメ
モリとして用いることができる。入出力部５は入出力デ
ータ１４、１５の転送レートに対応できるダブルバッフ
ァ方式のバッファ・メモリを持ち、高速レートのデータ
を入出力できる。外部同期方式なので外部データのレー
トに合わせて入出力できる。

【００１８】バスはメモリ・バス７と１６本のデータ・
バス８の複数バスで構成されているので、データを並列
で高速転送できる。データ・バス８の内ＶＩＲ、ＶＩ
Ｇ、ＶＩＢ、ＶＩＡ、ＷＩＲ、ＷＩＧ、ＷＩＢ、ＷＩＡ
の８本は演算部３の入力データを供給するバスで、ＶＯ
Ｒ、ＶＯＧ、ＶＯＢ、ＶＯＡ、ＷＯＲ、ＷＯＧ、ＷＯ
Ｂ、ＷＯＡの８本は演算部３の出力データを供給される
バスである。ワーク・メモリ部４では、この入出力関係
が逆になる。入出力部５はワーク・メモリ部４と同じ入
出力関係であるがＷＩＲ、ＷＩＧ、ＷＩＢ、ＷＩＡとＷ
ＯＲ、ＷＯＧ、ＷＯＢ、ＷＯＡとは接続せず、外部イン
ターフェースとデータ転送する入力データ・チャネル
（ＣＨ１ＩＮ、ＣＨ２ＩＮ、ＣＨ３ＩＮ、ＣＨ４ＩＮ）
と出力データ・チャネル（ＣＨ１ＯＵＴ、ＣＨ２ＯＵ
Ｔ、ＣＨ３ＯＵＴ、ＣＨ４ＯＵＴ）がある。ホスト・コ
ンピュータ６からメモリ・バス７経由でワーク・メモリ
をアクセスできるので、ホスト・コンピュータ６と本装
置との共同作業が可能である。すなわち、ホスト・コン
ピュータ６上だけで動作してしたプログラムの内、特に
時間の掛かるサブ・プログラムの一部を本装置上で実行
するようにし、その実行に必要なデータをホスト・コン
ピュータ６から転送し、実行終了後、結果をホスト・コ
ンピュータ６へ転送すれば、簡単に本装置を高速化のた
めのアクセラレータとして利用できる。

【００１９】次に装置制御部１について図３を参照して
説明する。ホスト・コンピュータ６はＶＭＥバス９経由
でメモリ・バス７と結ばれている。装置制御部１はメモ
リ・バス制御部１９と装置制御部プロセッサ２０と動作
制御レジスタ２１から成る。

【００２０】メモリ・バス制御部１９はメモリ・バス７
のデータを信号線２２から取り込み、解釈し、目的の機
能がメモリ・バス７とデータをやり取りできるように制
御線２５、２６、２７でバス管理する。制御線２７は装
置制御部プロセッサ２０にプログラムを転送する場合
に、制御線２６は動作制御レジスタ２１に制御データを
設定する場合や装置内部の状況を示す状態信号を読みだ
す場合に用いる。制御線２５はワークメモリ部４のワー
ク・メモリをホスト・コンピュータ６がアクセスする場
合に用いる。

【００２１】装置制御プロセッサ２０はホスト・コンピ
ュータ６からプログラムを信号線２３で転送され動作可
能になる。このプログラム一端装置制御部プロセッサ２
０のプログラム・バッファに転送（ロード）された後、
やはり装置制御部プロセッサ２０にあるローダにより装
置制御部プロセッサ２０のプログラム・メモリに転送さ
れる。データ・フロー制御部２や演算部３のプロセッサ
のプログラム・メモリへの転送は、プログラム転送は装
置制御部プロセッサ２０の制御でプログラム・バッファ
１５５からプログラム転送線１５３と開閉器１５２を通
りメモリ・バス７経由で行なわれる。開閉器１５２の開
閉は動作制御レジスタ２１の制御線３０で制御される。
開閉器１５２が開放の場合バス分離器１５４を動作制御
レジスタ２１の制御線３０で閉じるように制御される。

【００２２】装置制御プロセッサ２０はデータ・フロー
制御部２と制御線２８を用い通信し処理タイミングをと
ったり、データ・フロー制御部２の状況をホスト・コン
ピュータに伝えるため、次に述べる動作制御レジスタ２
１に制御線２９で状況データを設定する。

【００２３】動作制御レジスタ２１は制御線２６と信号
線２４でホストコンピュータから本装置を直接制御する
制御データを設定される。これらの制御データは制御線
３０で装置内に伝えられる。

【００２４】次にデータ・フロー制御部２について図
４、図５、図６を参照して説明する。データ・フロー制
御部２は、データ・フロー制御部プロセッサＦＣＰＲ３
１、ＦＣＰＧ３２、ＦＣＰＢ３３、ＦＣＰＡ３４の４つ
の制御プロセッサから成る。

【００２５】４つのプロセッサはそれぞれデータ・バス
８の１／４づつを担当し、そのデータ・フローを制御す
る。プロセッサのアルファベット名前末尾英文字とデー
タ・バス８のバス名末尾英文字とが対応する。図２と３
で示した装置制御部１とデータ・フロー制御部２間の制
御線１０は４つのプロセッサごとに独立した制御線４
３，４４、４５，４６、４７，４８、４９，５０であ
る。各プロセッサは担当する演算部３の１／４の１８個
のプロセッサの状況を把握し、装置制御部１と通信して
処理を円滑に進める。例えば、データ・フロー制御部プ
ロセッサＦＣＰＲ３１はＢＰＲ１（３５）からＢＰＲ１
８（３６）の１８個を、データ・フロー制御部プロセッ
サＦＣＰＧ３２はＢＰＧ１（３７）からＢＰＧ１８（３
８）の１８個を、データ・フロー制御プロセッサＦＣＰ
Ｂ３３はＢＰＢ１（３９）からＢＰＢ１８（４０）の１
８個を、データ・フロー制御プロセッサＦＣＰＡ３４は
ＢＰＡ１（４１）からＢＰＡ１８（４２）の１８個をそ
れぞれ担当制御する。演算部３の各プロセッサと、２本
の制御線で通信し、４本の制御線でデータの入力制御を
行う、即ち、ＢＰＲ１（３５）の通信用制御線は５２，
５２、入力制御線は５３，５４，５５，５６である。

【００２６】入出力制御線の内、制御線５３と５４はそ
れぞれデータ・バス８のＶＩＲ、ＷＩＲからプロセッサ
ＢＰＲ１（３５への入力データ制御に、制御線５５，５
６はプロセッサＢＰＲ１（３５からそれぞれデータ・バ
ス８のＶＯＲ，ＷＯＲへの出力データ制御に用いられ
る。

【００２７】４つのプロセッサは、演算部３プロセッサ
の通信と入出力制御のほかにワーク・メモリ４と入出力
部５のアドレス生成器のパラメータ設定とアドレス生成
制御も行う。データ・フロー制御部プロセッサＦＣＰＲ
３１はアドレス生成器５７，５８，５９，６０，７３，
７４を制御線８１で制御する。データ・フロー制御部プ
ロセッサＦＣＰＧ３２はアドレス生成器６１，６２，６
３，６４，７５，７６を制御線８２で制御する。データ
・フロー制御部プロセッサＦＣＰＢ３３はアドレス生成
器６５，６６，６７，６８，７７，７８を制御線８３で
制御する。データ・フロー制御部プロセッサＦＣＰＡ３
４はアドレス生成器６９，７０，７１，７２，７９，８
０を制御線８４で制御する。

【００２８】以上は特願平３−１４６０１１号ですでに
述べた通りである。次に本発明のデータとフロー制御部
２に関する追加事項について述べる。図５にデータ・フ
ロー制御部プロセッサのバス接続図を示す。データ・フ
ロー制御部２には４つのプロセッサＦＣＰＲ３１、ＦＣ
ＰＧ３２、ＦＣＰＢ３３、ＦＣＰＡ３４があり従来は演
算部３の各プロセッサとの通信や各プロセッサとデータ
・バス８間の入出力制御や、入出力部生成器５とワーク
・メモリ部４のアドレス生成器５７……８０の制御を行
なっていた。本発明ではさらにこれら４つのプロセッサ
を各信号成分（ＲＧＢＡ）に対応するバスに接続し演算
部のプロセッサと同じようにデータ・バスのデータを処
理できるようにした。すなわち、ＦＣＰＲ３１はデータ
・バスＶＩＲとＷＩＲからデータをそれぞれ信号線１８
６，１８７で入力できるように、また、ＶＯＲとＷＯＲ
にデータをそれぞれ信号線１８８と１８９で出力できる
ように接続されている。同様に、ＦＣＰＧ３２はデータ
・バスＶＩＧとＷＩＧからデータを入力できるように、
ＶＯＧとＷＯＧにデータを出力できるように接続されて
いる。ＦＣＰＢ３３はデータ・バスＶＩＢとＷＩＢから
データを入力できるよう、ＶＯＢとＷＯＢにデータを出
力できるように接続されている。ＦＣＰＡ３４はデータ
・バスＶＩＡとＷＩＡからデータを入力できるように、
ＶＯＡとＷＯＡにデータを出力できるように接続されて
いる。

【００２９】従来、複数のプロセッサの処理結果（１次
的な信号処理）にさらに信号処理（２次的な信号処理）
を施して最終的な結果を得る場合、先ず、１５／２３ペ
ージに記載されている演算部３内の複数のプロセッサの
うち、所定個数のプロセッサを２次的な信号処理用のプ
ロセッサとして残しておき、その他の複数のプロセッサ
にて信号処理を行い、その結果を上記所定個数のプロセ
ッサに供給して２次的な信号処理を施さなければならな
かった。このため、１次的な信号処理に使えるプロセッ
サの個数が少なくなり、また、２次的な信号処理に使用
するために残しておいたプロセッサは一次的な信号処理
の間動作を停止しておりプロセッサの稼働効率が悪くな
るといった問題点がある。

【００３０】次に演算部３について図７を参照して説明
する。本装置例の演算部３は７２個のプロセッサから成
る。これらのプロセッサは４つのグループ（Ｒ，Ｇ，
Ｂ，Ａ）に分けられている。４つのグループは、データ
・バス８のＶＩＲ，ＷＩＲ，ＶＯＲ，ＷＯＲのバスにつ
ながった１８個のプロセッサＢＰＲ１（３５）からＢＰ
Ｒ１８（３６）と、データ・バス８のＶＩＧ，ＷＩＧ，
ＶＯＧ，ＷＯＧのバスにつながった１８個のプロセッサ
ＢＰＧ１（３７）からＢＰＧ１８（３８）と、データ・
バス８のＶＩＢ，ＷＩＢ，ＶＯＢ，ＷＯＢのバスにつな
がった１８個のプロセッサＢＰＢ１（３９）からＢＰＢ
１８（４０）と、データ・バス８のＶＩＡ，ＷＩＡ，Ｖ
ＯＡ，ＷＯＡのバスにつながった１８個のプロセッサＢ
ＰＡ１（４１）からＢＰＡ１８（４２）である。各プロ
セッサは同じグループの４本のバスとそれぞれつながっ
ている。たとえば、ＢＰＲ１（３５）はデータ・バス８
のＶＩＲ，ＷＩＲからそれぞれ信号線８５，８６経由で
データを入力し、データ・バス８のＶＯＲ，ＷＯＲにそ
れぞれ信号線８７，８８経由でデータを出力する。各グ
ループのプロセッサ間〔（ＢＰＲｉ，ＢＰＧｉ，ＢＰＢ
ｉ，ＢＰＡｉ），ｉ＝１，１８の１８組〕でもデータ転
送できる、たとえば、ＢＰＲ１（３５）からＢＰＧ１
（３７）へ信号線８９で、ＢＰＧ１（３７）からＢＰＢ
１（３９）へ信号線９０で、ＢＰＢ１（３９）からＢＰ
Ａ１（４１）へ信号線９１で、ＢＰＡ１（４１）からＢ
ＰＲ１（３５）へ信号線９２でデータ転送できる。この
結合により、たとえば色成分別に各グループにデータを
流した場合でも色成分相互の演算を効率よく行なえる。

【００３１】次にワーク・メモリ部４について図８を参
照して説明する。ワーク・メモリ部４は、ワーク・メモ
リＲ９３とそれにアドレスを供給する２つのアドレス生
成器ＷＭＲ１（７３），２（７４）、ワークメモリＧ９
４とそれにアドレスを供給する２つのアドレス生成器Ｗ
ＭＧ１（７５），２（７６）、ワークメモリＢ９５とそ
れにアドレスを供給する２つのアドレス生成器ＷＭＢ１
（７７），２（７８）、ワーク・メモリＡ９６とそれに
アドレスを供給する２つのアドレス生成器ＷＭＡ１（７
９），２（８０）から成る。演算部３と同じように、４
つのグループに分けられている。各ワーク・メモリは２
つの分けて、一方を書き込みに、もう一方を読みだしに
使うこともできる。そのために、書き込みと、読みだし
を独立に行なえるように２つのアドレス生成器を別々に
用意している。また、ワーク・メモリのアドレスはアド
レス生成器からだけでなく演算部３で計算したデータを
アドレス生成部で選択して用いることもできる。これら
演算部からのアドレス・データはデータ・バス８ＶＯ
Ｒ，ＶＯＧ，ＶＯＢにアドレスの３成分（ｘ，ｙ，ｚ）
を流し用いる。さらに、各ワーク・メモリはメモリ・バ
ス７経由でホスト・コンピュータからアクセスされる。

【００３２】次に入出力部５について図９を参照して説
明する。入出力部５はインタフェースとデータをやり取
りするデータをバッファリングする８つのバッファ・メ
モリとそれにアドレスを供給する１６個アドレス生成器
から成る。これらは演算部と同じように４つのグループ
に分かれている。すなわち、２つのバッファ・メモリＶ
ＩＭＩＮ９７，ＶＩＭＯＵＴ９８と、ＶＩＭＩＮ９７に
アドレスを供給する２つのアドレス生成器ＶＩＲ１（５
７），ＶＩＲ２（５８）およびＶＩＭＯＵＴ（９８）に
アドレスを供給する２つのアドレス生成器ＶＯＲ１（５
９），ＶＯＲ２（６０）から成るグループ、２つのバッ
ファ・メモリＶＩＭＩＮ９９，ＶＩＭＯＵＴ１００と、
ＶＩＭＩＮ９９にアドレスを供給する２つのアドレス生
成器ＶＩＧ１（６１），ＶＩＧ２（６２）およびＶＩＭ
ＯＵＴ１００にアドレスを供給する２つのアドレス生成
器ＶＯＧ１（６３），ＶＯＧ２（６４）から成るグルー
プ、２つのバッファ・メモリＶＩＭＩＮ１０１，ＶＩＭ
ＯＵＴ１０２と、ＶＩＭＩＮ１０１にアドレスを供給す
る２つのアドレス生成器ＶＩＢ１（６５），ＶＩＢ２
（６６）およびＶＩＭＯＵＴ１０２にアドレスを供給す
る２つのアドレス生成器ＶＯＢ１（６７），ＶＯＢ２
（６８）から成るグループ、２つのバッファ・メモリＶ
ＩＭＩＮ１０３，ＶＩＭＯＵＴ１０４と、ＶＩＭＩＮ１
０３にアドレスを供給する２つのアドレス生成器ＶＩＡ
１（６９），ＶＩＡ２（７０）およびＶＩＭＯＵＴ１０
４にアドレスを供給する２つのアドレス生成器ＶＯＡ１
（７１），ＶＯＡ２（７２）から成るグループの４グル
ープである。各バッファ・メモリは２つに分けられ、一
方が書き込みされている時、もう一方は読みだしされる
ダブル・バッファ方式のメモリである。アドレス生成器
はそれぞれ独立のアドレスを供給できるように２つあ
る。それぞれのグループのアドレス生成器はデータ・フ
ロー制御部２の４つのプロセッサからくる制御線８１，
８２，８３，８４でアドレス生成パラメータの設定や生
成開始、停止などの制御をされる。入力側のバッファの
メモリの書き込みを担当するアドレス生成器５８，６
２，６６，７０と出力側バッファのメモリの読みだしを
担当するアドレス生成器５９，６３，６７，７１は、ア
ドレス生成時に外部クロックで動作する。

【００３３】次にプロセッサについて図１０，図１１を
参照して説明する。本装置例の７７個のプロセッサは全
て同じ構造のプロセッサである。プロセッサは制御系と
信号系から成る。なお最下層のプロセッサは構成、デー
タの流れ、制御を分離すると分かりにくくなるので、プ
ロセッサに関しては一緒に述べる。

【００３４】まず制御系を説明する。図１０にプロセッ
サの制御系を示す。選択器１０５は状態信号ＣＣ０……
ＣＣ３１（１１４）の１つを選択し、プログラム・コン
トローラＰＣ１０８の制御コード１１７として用いる。
マップレジスタ１０６はホスト・コンピュータから与え
られたデータＭＡＰ１１５を保持するレジスタである。
普通このデータはプログラムの実行開始アドレスとして
用いる。本装置では、プログラム・コントローラ１０８
とマイクロプログラム・メモリＭＰＭ１１０との間にレ
ジスタ１０９を置いている。これによりプログラム・コ
ントローラ１０８の信号処理時間とマイクロプログラム
・メモリ１１０のアクセス時間の合計時間（プログラム
・コントローラのアドレス生成時間＋マイクロプログラ
ムのアクセス時間）から両者の遅い方の時間（プログラ
ム・コントローラのアドレス生成時間、又はマイクロプ
ログラムのアクセス時間）にスピード・アップして動作
できる。もちろん合計時間のスピードでの動作で支障な
いときは、このレジスタは必要ない。１０９レジスタを
１段目レジスタ１０９、マイクロプログラム・メモリ１
１０の出力側にあるレジスタを２段目レジスタ１１１と
呼ぶ。プログラム・コントローラ１０８はマイクロプロ
グラム・メモリ１１０のアドレスを生成する。アドレス
は２段目レジスタ１１１からのアドレス・データ１１６
とマップ・レジスタ１０６の出力との２つの一方がやは
り２段目レジスタの選択信号１２９で選択される。

【００３５】選択されたアドレス、データ１１９は２段
目レジスタからの次期命令ＩＮＳＴ１１８と制御コード
１１７によりそのままマイクロプログラム・メモリ１１
０のアドレスになる場合や単に現在のアドレスに１を加
えたアドレスになる場合がある。プログラム・コントロ
ーラ１０８で生成されたアドレス１２０は１段目レジス
タ１０９でラッチされマイクロプログラム・メモリ１１
０に送られる。

【００３６】マイクロプログラム・メモリ１１０の出力
は２段目レジスタ１１１の入力になる信号１２２と信号
系に行く信号ＮＵＭ１２３がある。２段目レジスタ１１
１からは、すでに述べた信号以外に選択器１０５の選択
信号１２１や、信号系の制御や他のプロセッサと通信す
るための信号１２４がある。ループ・カウンタＬＣ１１
３はプログラムのループ回数を制御する信号を生成す
る。ループ・カウンタ１１３の入力信号１２８は選択器
１１２でアドレス・データ１１６と信号系の算術論理演
算器ＸＡＬＵ１３３からのデータ１２６と同じく信号系
のスタックＳＴＫ１３５からの信号１２７の中から選択
信号１２５で選択される。ループ・カウンタＬＣ１１３
で所定の回数のループが終了したか否かを示す信号１２
１を生成し、状態信号選択器１０５の入力ＣＣ３１（１
１４）になる。

【００３７】さらに信号系について説明する。図１１に
プロセッサの信号系ブロック図を示す。プロセッサ信号
系は３つの算術論理演算器ＣＡＬＵ１３０，ＸＡＬＵ１
３３，ＴＡＬＵ１３７と乗算器ＭＰＹ１３１と係数メモ
リＣＭ１３８とプロセッサ固有のワーク・メモリＶＴＭ
１３９，ＬＴＭ１４０とから成る。制御系のデータＮＵ
Ｍ１２９は信号系の４箇所に入力でき、たとえば、マイ
クロ・プログラムで定義する定数として処理に利用でき
る。

【００３８】係数メモリ１３８は処理に必要な大量デー
タ、たとえば、フーリエ変換の三角関数表などをしまう
のに使う。このアドレスは演算系から供給する。信号系
のデータは乗算器１３１に入力する際、２つのデータを
選択器で制御系の指示で選択する。乗算器１３１の出力
側のＲＮＤ１３２は丸め回路である。算術論理演算器Ｘ
ＡＬＵ１３３の出力側にあるＣＬＩＰ１３４はクリップ
回路、ＡＢＳ１３６絶対値回路である。ＳＴＫ１３５は
スタックである。プロセッサ固有のワーク・メモリＶＴ
Ｍ１３７，ＬＴＭ１４０のアドレスは、信号系から供給
する。プロセッサの入力データは同じグループの２つの
データ・バスＶＩ ，ＷＩ から供給され、出力データ
は同じグループの２つのデータ・バスＶＯ ，ＷＯ に
出力される。バスと接しているレジスタ１４８，１４９
のラッチ制御およびレジスタ１５０，１５１の出力制御
はデータ・フロー制御部が行う。ＤＥＢ０（１４１），
ＤＥＢ２１（１４２），ＤＥＢ２２（１４３），ＤＥＢ
３１（１４４），ＤＥＢ３２（１４５），ＤＥＢ４（１
４６），ＤＥＢ５（１４７）は本装置の診断やプログラ
ム開発を効率よく行なえるように用意したデバッグ・デ
ータの取り出し口である。

【００３９】以下にデータの流れと制御について説明す
る。ホスト・コンピュータ６からＶＭＥバス９経由で装
置制御部１にプログラム・ロードの指示をすると、メモ
リ・バス制御部１９と動作制御部２１からの制御信号２
５，３０で制御して、ＶＭＥバス９と装置制御部１とメ
モリ・バス７と信号線１８，１６を通り、装置制御部１
のプロセッサとデータ・フロー制御部２の４個のプロセ
ッサと演算部３の７２個のプロセッサにプログラムと処
理に必要なデータをロードする。これにより装置内のプ
ロセッサは動作可能になる。演算部３の７２個のプロセ
ッサにロードするプログラムは処理内容により同じ場合
のあれば各プロセッサにより異なる場合もある。

【００４０】処理対象データがホスト・コンピュータ６
から送り込まれる場合と入出力部５外の外部インターフ
ェイスから送り込まれる場合とがある。すなわちホスト
・コンピュータ６から送り込まれる場合は次のようにな
る。まず、ホスト・コンピュータ６からワーク・メモリ
部４のワーク・メモリにデータを転送する。これはホス
ト・コンピュータ６からのＶＭＥバス９経由で装置制御
部１にワーク・メモリにデータを転送すること指示をす
ると、メモリ・バス制御部１９と動作制御レジスタ２１
からの制御信号２５，３０で制御して、ＶＭＥバス９と
装置制御部１とメモリ・バス７と信号線１７を通りデー
タはワーク・メモリ部４のワーク・メモリに転送され
る。この場合ホスト・コンピュータ６主導で行う。本装
置プログラムは実行状態でなくてもよい。

【００４１】次に外部インターフェイスから送り込まれ
る場合は次のようになる。外部インターフェイスからの
データ転送制御信号（たとえば、画像データの場合、フ
レーム開始信号やライン開始信号）をデータ・フロー制
御部２が受け、入出力部の書き込み用アドレス生成器５
８，６２，６６，７０を制御信号８１，８２，８３，８
４で起動し、入力バッファ・メモリ９７，９９，１０
１，１０３にデータを外部インターフェイスのクロック
に同期して転送する。この場合ホスト・コンピュータ６
は本装置のプログラムを起動し、処理の主導権を本装置
側に移す。

【００４２】データ・フロー制御部２がワーク・メモリ
部４のワーク・メモリまたは入力バッファ・メモリ９
７，９９，１０１，１０３から演算部３のプロセッサに
データを配給する。本装置主導。

【００４３】またホスト・コンピュータ６から送り込ま
れた場合は次のようになる。データ・フロー制御部２の
プログラムの指示に従い、データ・フロー制御部２がワ
ーク・メモリ部４の読みだし用アドレス生成器７３，７
５，７７，７９を起動し、同時にデータを配給する演算
部３プロセッサの入力側データ・バスＷＩＲ，ＷＩＧ，
ＷＩＢ，ＷＩＡと接するレジスタ、たとえば、１４９の
ラッチを制御信号５４を出力し、演算部３の指定したプ
ロセッサに配給する。

【００４４】さらに外部インターフェイスから送り込ま
れた場合は次のようになる。データ・フロー制御部２は
プログラムの指示で、入出力部５の読みだし用アドレス
生成器５７，６１，６５，６９を制御信号８１，８２，
８３，８４で起動し、同時にホスト・コンピュータ６か
ら送り込まれる場合と同様にデータを配給する演算部３
プロセッサの入力側データ・バスＶＩＲ，ＶＩＧ，ＶＩ
Ｂ，ＶＩＡと接するレジスタ、たとえば、１４８のラッ
チを制御信号５３を出力し、演算部３の指定したプロセ
ッサに配給する。

【００４５】データ・フロー制御部２は演算部３のプロ
セッサと個々に通信５１，５２，１１４，１２４し、デ
ータの集配のタイミングをとる。演算部３のプロセッサ
のレジスタ１４８，１４９でラッチされたデータは信号
系で生成するアドレスでＶＴＭ１３９またはＬＴＭ１４
０にしまわれる。プロセッサに送り込まれるデータは独
立データの場合やブロック・データの場合もある。ＶＴ
Ｍ１３９またはＬＴＭ１４０にしまわれたデータはふた
たびプロセッサの生成するアドレスで読みだされ、プロ
セッサ内の演算機能を用い予め転送されたプログラムの
指示で目的の処理される。処理後ではデータはふたたび
プロセッサの生成するアドレスでＶＴＭ１３９またはＬ
ＴＭ１４０にしまわれる。

【００４６】さらに本発明に関しては以下の事項が追加
される。本発明によりデータ・バスのデータは演算部３
だけでなくデータ・フロー制御部２でも演算処理できる
ようになった。これにより処理効率が著しく向上する。
これを簡単な例で説明する。

【００４７】画像の全画素の最大値を早く求めたい時、
本装置では画像を演算部３のプロセッサの数に画面分割
して演算部３のプロセッサにデータを与える。これはす
でに述べたようにデータ・フロー制御部２の制御で演算
部３の各プロセッサにデータが配給される。

【００４８】演算部３の各プロセッサは与えられたデー
タのなかで最大値を求める。これら結果をデータ・フロ
ー制御部２の制御でバスに順次出力し、これらをデータ
・フロー制御部２のプロセッサが回収し、各分割領域で
き最大値の中から全画面の最大値を求める。この最大値
を同じくデータ・フロー制御部２の制御でワーク・メモ
リ部４のワーク・メモリまたはバッファ・メモリにすで
に述べた方法で移せばホスト・コンピュータまたは外部
装置に回収できる。図１２参照。

【００４９】データフローの制御を行うデータフロー制
御部内のプロセッサＦＣＰＲ等は、制御部３内のプロセ
ッサとデータバスＶＩＲ，ＷＩＲ，ＶＯＲ，ＷＯＲの接
続と同じ状態でデータバスＶＩＲ，ＷＩＲ，ＶＯＲ，Ｗ
ＯＲと接続されている。これにより、プロセッサＦＣＰ
Ｒ等は、複数のプロセッサにて処理された結果を示すデ
ータを受取り、これらのデータにさらに処理信号（２次
処理 統合処理）を施して出力することができる。

【００５０】データ・フロー制御部２は演算部３からデ
ータを回収し、ワーク・メモリ部４または入出力部５に
しまう。

【００５１】さらにホスト・コンピュータ６から送り出
す場合は次のようになる。演算部３のプロセッサとデー
タ・フロー制御部２は通信し、プロセッサはデータ・バ
スにデータを出力できる許可が得られると、ＬＴＭ１４
０にアドレスを出してデータを読みだし出力側レジスタ
１５０にデータを順次セットする。データ・フロー制御
部２は制御信号５６でレジスタの出力制御を行い、デー
タをデータ・バス８ＷＯＲ，ＷＯＧ，ＷＯＢ，ＷＯＡに
流す、同時にワーク・メモリ部４の書き込みアドレス生
成器７４，７６，７８，８０を制御信号８１，８２，８
３，８４で起動しワーク・メモリ９３，９４，９５，９
６にデータをしまう。

【００５２】また外部インターフェイスから送り出す場
合は次のようになる。演算部３のプロセッサとデータ・
フロー制御部２は通信し、プロセッサはデータ・バスに
データを出力できる許可が得られると、ＶＴＭ１３９に
アドレスを出してデータを読みだし出力側にレジスタ１
５１にデータを順次セットする。データ・フロー制御部
２は制御信号５５でレジスタの出力制御を行い、データ
をデータ・バス８ＶＯＲ，ＶＯＧ，ＶＯＢ，ＶＯＡに流
す、同時に入出力部５の書き込みアドレス生成器６０，
６４，６８，７２を制御信号８１，８２，８３，８４で
起動しバッファ・メモリ９８，１００，１０２，１０４
にデータをしまう。

【００５３】ホスト・コンピュータ６あるいは外部イン
ターフェイスへの出力は以下のようにして行われる。ま
ずホスト・コンピュータ６に送り出す場合は次のように
なる。これはホスト・コンピュータ６からＶＭＥバス９
経由で装置制御部１にワーク・メモリからデータをホス
ト・コンピュータ６側に転送することを指示すると、メ
モリ・バス制御部１９と動作制御部２１からの制御信号
２５，３０で制御して、ワーク・メモリ部４と信号線１
７とメモリ・バス７と装置制御部１とＶＭＥバス９とを
通りデータはホスト・コンピュータ６に転送される。こ
の場合ホスト・コンピュータ６主導で行う。本装置プロ
グラムは実行状態でなくてもよい。

【００５４】次に外部インターフェイスから送り出す場
合は次のようになる。外部インターフェイスからのデー
タ転送制御信号（たとえば、画像データの場合、フレー
ム開始信号やライン開始信号）をデータ・フロー制御部
２が受け、入出力部の読みだし用アドレス生成器５９，
６３，６７，７１を制御信号８１，８２，８３，８４で
起動し、出力バッファ・メモリ９８，１００，１０２，
１０４からデータを外部インターフェイスのクロックに
同期して転送する。処理の主導権を本装置側。

【００５５】以上が一般的処理の流れである。その他に
演算部３の途中結果をワーク・メモリに一旦しまい、そ
れを再度読だして処理する場合もある。たとえば、別の
画像との相関処理がそれにあたる。その場合は上述のホ
スト・コンピュータ６から送り込まれた場合と、ホスト
・コンピュータ６に送り出す場合までの繰り返し手続き
になる。

【００５６】こうして上述の装置によれば、プロセッサ
の負荷バランスが良くなり全体として処理能力が向上す
る。従って統合処理をデータ・フロー制御部のプロセッ
サに行なわせることができるので、統合処理含む画像処
理プログラムが簡単になり、またヒストグラムなどの統
合処理を効率良く行なうことができるものである。

【００５７】以下さらに本装置の変形例を説明する。上
述の装置例で各成分（ＲＧＢＡ）ごとの統合処理は効率
良く行なえる。さらに成分をまたがっての統合処理では
データ・フロー制御部のプロセッサ間でデータの交換が
必要になる。データの交換はデータ・フロー制御部のプ
ロセッサがデータ・バスに接続しているのでデータ・バ
ス経由で行なえる。しかし、そのためにデータ・バスが
占有され他の処理の実行をその間停止しなければならな
い。又、データの交換に手間がかかる欠点がある。

【００５８】そこで図１３に示すようにデータ・フロー
制御部のプロセッサ間をリングで接続し、４つのプロセ
ッサ間でデータ・バスを経由しないでデータを交換でき
るように、ＦＣＰＲ３１とＦＣＰＧ３２間を信号１９０
で、ＦＣＰＧ３２とＦＣＰＢ３３間を信号線１９１で、
ＦＣＰＢ３３とＦＣＰＡ３４間を信号線１９２で、ＦＣ
ＰＡ３４とＦＣＰＲ３１間を信号線１９３で、それぞれ
接続すると上述の問題点は解決される。

【００５９】

【発明の効果】この発明によれば、プロセッサの負荷バ
ランスが良くなり全体として処理能力が向上する。従っ
て統合処理をデータ・フロー制御部のプロセッサに行な
わせることができるので、統合処理含む画像処理プログ
ラムが簡単になり、またヒストグラムなどの統合処理を
効率良く行なうことができるようになった。

【図面の簡単な説明】

【図１】本発明による画像処理装置の要部の一例の構成
図である。

【図２】その説明のためのブロック図である。

【図３】装置制御部のブロック図である。

【図４】データ・フロー制御部のブロック図である。

【図５】データ・フロー制御部のバス接続図である。

【図６】データ・フロー制御部のブロック図である。

【図７】演算部のブロック図である。

【図８】ワーク・メモリ部のブロック図である。

【図９】入出力部のブロック図である。

【図１０】プロセッサ制御系のブロック図である。

【図１１】プロセッサ信号系のブロック図である。

【図１２】動作の説明のための図である。

【図１３】データ・フロー制御部のバス接続図である。

【符号の説明】

１ 装置制御部 ２ データ・フロー制御部 ３ 演算部 ４ ワーク・メモリ部 ５ 入出力部 ６ ホスト・コンピュータ ７ メモリ・バス ８ データ・バス ９ ＶＭＥバス １０、１１、１２、１３ 制御線 １４、１５ 入出力データ １６、、１７、１８ 信号線 ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、ＷＩＲ、ＷＩＧ、Ｗ
ＩＢ、ＷＩＡ 入力データを供給するバス ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯＡ、ＷＯＲ、ＷＯＧ、Ｗ
ＯＢ、ＷＯＡ 出力データを供給されるバス ＣＨ１ＩＮ、ＣＨ２ＩＮ、ＣＨ３ＩＮ、ＣＨ４ＩＮ 入
力データ・チャネル ＣＨ１ＯＵＴ、ＣＨ２ＯＵＴ、ＣＨ３ＯＵＴ、ＣＨ４Ｏ
ＵＴ 出力データ・チャネル

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１月１６日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 裕之 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データを転送するデータバスと、上記デ
   ータバスを介して供給された上記データに信号処理を施
   す複数のプロセッサと、上記複数のプロセッサを制御
   し、上記データバス上の上記データを処理内容に応じて
   上記複数のプロセッサに選択的に供給する制御手段とを
   備えた画像処理装置において、上記制御手段は、上記複
   数のプロセッサが夫々接続されている上記データバスを
   介して、上記複数のプロセッサにて夫々処理された処理
   結果を示す複数のデータが供給され、該供給された複数
   のデータに統合的な信号処理を施して出力するようにな
   されていることを特徴とする画像処理装置。