JPH05150995A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH05150995A JPH05150995A JP3314343A JP31434391A JPH05150995A JP H05150995 A JPH05150995 A JP H05150995A JP 3314343 A JP3314343 A JP 3314343A JP 31434391 A JP31434391 A JP 31434391A JP H05150995 A JPH05150995 A JP H05150995A
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- JP
- Japan
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- program
- processor
- memory
- external computer
- signal
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Abstract
(57)【要約】
【目的】 外部コンピュータ及び装置制御部の転送負荷
を低く抑える。 【構成】 画像処理装置は装置制御部１、データ流れ制
御部２、演算部３、ワークメモリ部４、入出力部５及び
メモリバス６、データバス７、入出力データ線８によっ
て構成される。さらに装置制御部１にプログラムバッフ
ァメモリ９が設けられる。また１００は外部コンピュー
タであって、この外部コンピュータ１００は装置には含
まれないが、システムバス（例えばＶＭＥバス）２００
を介して装置と接続され、装置の実行制御やプログラム
開発環境として使用される。なお図中の破線は制御線、
実線はデータ線が示される。
を低く抑える。 【構成】 画像処理装置は装置制御部１、データ流れ制
御部２、演算部３、ワークメモリ部４、入出力部５及び
メモリバス６、データバス７、入出力データ線８によっ
て構成される。さらに装置制御部１にプログラムバッフ
ァメモリ９が設けられる。また１００は外部コンピュー
タであって、この外部コンピュータ１００は装置には含
まれないが、システムバス（例えばＶＭＥバス）２００
を介して装置と接続され、装置の実行制御やプログラム
開発環境として使用される。なお図中の破線は制御線、
実線はデータ線が示される。
Description
【０００１】
【産業上の利用分野】本発明は、外部コンピュータから
供給される処理プログラムに基づいて信号処理を施すよ
うになされた画像処理装置に関するものである。
供給される処理プログラムに基づいて信号処理を施すよ
うになされた画像処理装置に関するものである。
【０００２】
【従来の技術】従来、複数のプロセッサから成る信号処
理装置が知られている。このような装置では、外部コン
ピュータから供給される処理プログラムを装置制御プロ
セッサによって各プロセッサに供給し、各プロセッサは
供給されたプログラムに従って入力信号に信号処理を施
すようになされている。このような従来の信号処理装置
では、電源投入直後の一番はじめに装置制御プロセッサ
を稼動状態にする必要があるため、装置制御プロセッサ
のプログラムメモリとしてＲＯＭを使用している。
理装置が知られている。このような装置では、外部コン
ピュータから供給される処理プログラムを装置制御プロ
セッサによって各プロセッサに供給し、各プロセッサは
供給されたプログラムに従って入力信号に信号処理を施
すようになされている。このような従来の信号処理装置
では、電源投入直後の一番はじめに装置制御プロセッサ
を稼動状態にする必要があるため、装置制御プロセッサ
のプログラムメモリとしてＲＯＭを使用している。
【０００３】しかしながら、このようにＲＯＭを使用す
ると、信号処理の内容が多岐にわたる場合には、ＲＯＭ
として大容量のＲＯＭが必要であり、または多くのＲＯ
Ｍを備える必要があり、回路規模が大きくなるといった
問題点がある。また、プログラムメモリをＲＡＭにして
外部コンピュータから装置制御プロセッサで使用するプ
ログラムを外部コンピュータからＲＡＭに直接ロードす
る方法が考えられるが、この場合には、転送時間が長く
なり、全体として処理時間が長くなるといった問題点が
ある。本発明の目的は上述した問題点を解決した画像処
理装置を提供することである。
ると、信号処理の内容が多岐にわたる場合には、ＲＯＭ
として大容量のＲＯＭが必要であり、または多くのＲＯ
Ｍを備える必要があり、回路規模が大きくなるといった
問題点がある。また、プログラムメモリをＲＡＭにして
外部コンピュータから装置制御プロセッサで使用するプ
ログラムを外部コンピュータからＲＡＭに直接ロードす
る方法が考えられるが、この場合には、転送時間が長く
なり、全体として処理時間が長くなるといった問題点が
ある。本発明の目的は上述した問題点を解決した画像処
理装置を提供することである。
【０００４】
【発明が解決しようとする課題】解決しようとする問題
点は、信号処理の内容が多岐にわたる場合には、大容量
のＲＯＭが必要でになり、または多くのＲＯＭを備える
必要があり、回路規模が大きくなるというものである。
点は、信号処理の内容が多岐にわたる場合には、大容量
のＲＯＭが必要でになり、または多くのＲＯＭを備える
必要があり、回路規模が大きくなるというものである。
【０００５】
【課題を解決するための手段】本発明は、外部コンピュ
ータ１００から供給される処理プログラムに基づいて複
数のプロセッサ（演算部３）にて入力画像データに信号
処理を施すようになされた画像処理装置において、上記
外部コンピュータから供給されるプログラムを記憶する
プログラムバッファメモリ９と、上記プログラムバッフ
ァメモリに記憶された上記プログラムを選択的に上記複
数のプロセッサに供給する装置制御プロセッサ１と、該
装置制御プロセッサ内に設けられ、該装置制御プロセッ
サの動作プログラムを記憶するプログラムメモリと、上
記外部コンピュータから供給されるアドレス信号と転送
開始信号とに基づいて上記プログラムバッファメモリか
ら所定のプログラムを上記プログラムメモリに供給する
ローダとを備え、上記装置制御プロセッサは上記プログ
ラムメモリロードされたプログラムに基づいて上記プロ
グラムバッファメモリに記憶されているプログラムを選
択的に上記複数のプロセッサに供給するようになされて
いることを特徴とする画像処理装置である。
ータ１００から供給される処理プログラムに基づいて複
数のプロセッサ（演算部３）にて入力画像データに信号
処理を施すようになされた画像処理装置において、上記
外部コンピュータから供給されるプログラムを記憶する
プログラムバッファメモリ９と、上記プログラムバッフ
ァメモリに記憶された上記プログラムを選択的に上記複
数のプロセッサに供給する装置制御プロセッサ１と、該
装置制御プロセッサ内に設けられ、該装置制御プロセッ
サの動作プログラムを記憶するプログラムメモリと、上
記外部コンピュータから供給されるアドレス信号と転送
開始信号とに基づいて上記プログラムバッファメモリか
ら所定のプログラムを上記プログラムメモリに供給する
ローダとを備え、上記装置制御プロセッサは上記プログ
ラムメモリロードされたプログラムに基づいて上記プロ
グラムバッファメモリに記憶されているプログラムを選
択的に上記複数のプロセッサに供給するようになされて
いることを特徴とする画像処理装置である。
【０００６】
【作用】これによれば、外部コンピュータ及び装置制御
部の転送負荷を低く抑えることができる。また、装置制
御部内に大容量のＲＯＭを設ける必要がなく、さらに、
外部コンピュータからのプログラムデータの転送時間を
短くできるので、結果として処理時間を短縮することが
できる。
部の転送負荷を低く抑えることができる。また、装置制
御部内に大容量のＲＯＭを設ける必要がなく、さらに、
外部コンピュータからのプログラムデータの転送時間を
短くできるので、結果として処理時間を短縮することが
できる。
【０００７】
【実施例】図１は画像処理装置の全体の構成を示す。こ
の図において、装置は装置制御部１、データ流れ制御部
２、演算部３、ワークメモリ部４、入出力部５及びメモ
リバス６、データバス７、入出力データ線８によって構
成される。さらに装置制御部１にプログラムバッファメ
モリ９が設けられる。また１００は外部コンピュータで
あって、この外部コンピュータ１００は装置には含まれ
ないが、システムバス（例えばＶＭＥバス）２００を介
して装置と接続され、装置の実行制御やプログラム開発
環境として使用される。なお図中の破線は制御線、実線
はデータ線が示される。
の図において、装置は装置制御部１、データ流れ制御部
２、演算部３、ワークメモリ部４、入出力部５及びメモ
リバス６、データバス７、入出力データ線８によって構
成される。さらに装置制御部１にプログラムバッファメ
モリ９が設けられる。また１００は外部コンピュータで
あって、この外部コンピュータ１００は装置には含まれ
ないが、システムバス（例えばＶＭＥバス）２００を介
して装置と接続され、装置の実行制御やプログラム開発
環境として使用される。なお図中の破線は制御線、実線
はデータ線が示される。
【０００８】この装置において、装置制御部１と外部コ
ンピュータ１００との間で通信やデータの転送が行われ
る。またこの装置制御部１でメモリバス６の管理が行わ
れる。そして外部コンピュータ１００からのプログラム
が装置制御部１のプログラムバッファメモリ９に書き込
まれ、このプログラムバッファメモリ９から読み出され
たプログラムが、メモリバス６を経由してデータ流れ制
御部２、演算部３にロードされる。さらに外部コンピュ
ータ１００からワークメモリ部４のアクセスが行われ
る。
ンピュータ１００との間で通信やデータの転送が行われ
る。またこの装置制御部１でメモリバス６の管理が行わ
れる。そして外部コンピュータ１００からのプログラム
が装置制御部１のプログラムバッファメモリ９に書き込
まれ、このプログラムバッファメモリ９から読み出され
たプログラムが、メモリバス６を経由してデータ流れ制
御部２、演算部３にロードされる。さらに外部コンピュ
ータ１００からワークメモリ部４のアクセスが行われ
る。
【０００９】また装置制御部１とデータ流れ制御部２の
間で通信が行われ、このデータ流れ制御部２での処理が
管理される。そしてこのデータ制御部２では、後述する
演算部３の各プロセッサとの通信や各プロセッサとデー
タバス７間の入出力制御が行われる。またワークメモリ
部４及び入出力部５に対してそれぞれのメモリアドレス
生成の制御が行われる。
間で通信が行われ、このデータ流れ制御部２での処理が
管理される。そしてこのデータ制御部２では、後述する
演算部３の各プロセッサとの通信や各プロセッサとデー
タバス７間の入出力制御が行われる。またワークメモリ
部４及び入出力部５に対してそれぞれのメモリアドレス
生成の制御が行われる。
【００１０】さらに演算部３は多数（例えば７２個）の
プロセッサからなっている。またワークメモリ部４は例
えばメモリとアドレス生成部とからなり、アドレスのビ
ット割り付けにより１次元から多次元までのメモリとし
て使用される。さらに入出力部５は例えばダブルバッフ
ァ方式のメモリで構成され、高速レートのデータの入出
力ができると共に、外部同期方式によって入出力データ
線８に接続される装置のレートに合わせて入出力を行う
ことができる。
プロセッサからなっている。またワークメモリ部４は例
えばメモリとアドレス生成部とからなり、アドレスのビ
ット割り付けにより１次元から多次元までのメモリとし
て使用される。さらに入出力部５は例えばダブルバッフ
ァ方式のメモリで構成され、高速レートのデータの入出
力ができると共に、外部同期方式によって入出力データ
線８に接続される装置のレートに合わせて入出力を行う
ことができる。
【００１１】またデータバス７は例えば１６本の独立し
たバス線ＶＩＲ，ＶＩＧ，ＶＩＢ，ＶＩＲ，ＷＩＲ，Ｗ
ＩＧ，ＷＩＢ，ＷＩＡ，ＶＯＲ，ＶＯＧ，ＶＯＢ，ＶＯ
Ａ，ＷＯＲ，ＷＯＧ，ＷＯＢ，ＷＯＡによって構成さ
れ、この内の８本（ＶＩＲ，ＶＩＧ，ＶＩＢ，ＶＩＡ，
ＷＩＲ，ＷＩＧ，ＷＩＢ，ＷＩＡ）が演算部３に入力デ
ータを供給するバス線とされ、他の８本（ＶＯＲ，ＶＯ
Ｇ，ＶＯＢ，ＶＯＡ，ＷＯＲ，ＷＯＧ，ＷＯＢ，ＷＯ
Ａ）が演算部３から出力データの供給されるバス線とさ
れる。さらにこれらのバス線のそれぞれ４本づつ（ＷＩ
Ｒ，ＷＩＧ，ＷＩＢ，ＷＩＡ，ＷＯＲ，ＷＯＧ，ＷＯ
Ｂ，ＷＯＡ）がワークメモリ部４に接続され、残りの４
本づつ（ＶＩＲ，ＶＩＧ，ＶＩＢ，ＶＩＡ，ＶＯＲ，Ｖ
ＯＧ，ＶＯＢ，ＶＯＡ）が入出力部５に接続される。な
おワークメモリ部４及び入出力部５への接続は、演算部
３と入出力関係が逆にされる。
たバス線ＶＩＲ，ＶＩＧ，ＶＩＢ，ＶＩＲ，ＷＩＲ，Ｗ
ＩＧ，ＷＩＢ，ＷＩＡ，ＶＯＲ，ＶＯＧ，ＶＯＢ，ＶＯ
Ａ，ＷＯＲ，ＷＯＧ，ＷＯＢ，ＷＯＡによって構成さ
れ、この内の８本（ＶＩＲ，ＶＩＧ，ＶＩＢ，ＶＩＡ，
ＷＩＲ，ＷＩＧ，ＷＩＢ，ＷＩＡ）が演算部３に入力デ
ータを供給するバス線とされ、他の８本（ＶＯＲ，ＶＯ
Ｇ，ＶＯＢ，ＶＯＡ，ＷＯＲ，ＷＯＧ，ＷＯＢ，ＷＯ
Ａ）が演算部３から出力データの供給されるバス線とさ
れる。さらにこれらのバス線のそれぞれ４本づつ（ＷＩ
Ｒ，ＷＩＧ，ＷＩＢ，ＷＩＡ，ＷＯＲ，ＷＯＧ，ＷＯ
Ｂ，ＷＯＡ）がワークメモリ部４に接続され、残りの４
本づつ（ＶＩＲ，ＶＩＧ，ＶＩＢ，ＶＩＡ，ＶＯＲ，Ｖ
ＯＧ，ＶＯＢ，ＶＯＡ）が入出力部５に接続される。な
おワークメモリ部４及び入出力部５への接続は、演算部
３と入出力関係が逆にされる。
【００１２】さらに図２は装置制御部１の具体構成を示
す。この図において外部コンピュータ１００はシステム
バス（例えばＶＭＥバス）２００を介してメモリバス６
に接続される。また装置制御部１はメモリバス制御部１
１と、装置制御部プロセッサ１２、動作制御レジスタ１
３とからなると共に、装置制御部プロセッサ１２に内蔵
してプログラムバッファメモリ９が設けられる。
す。この図において外部コンピュータ１００はシステム
バス（例えばＶＭＥバス）２００を介してメモリバス６
に接続される。また装置制御部１はメモリバス制御部１
１と、装置制御部プロセッサ１２、動作制御レジスタ１
３とからなると共に、装置制御部プロセッサ１２に内蔵
してプログラムバッファメモリ９が設けられる。
【００１３】ここでメモリバス制御部１１は、メモリバ
ス６のデータを取り込み、解釈し、目的の機能がメモリ
バス６とデータをやり取りできるように制御線１４、１
５、１６を通じてメモリバス６の管理を行う。なお制御
線１４は装置制御部プロセッサ１２にプログラムをロー
ドする際に用いられる。制御線１５は動作制御レジスタ
１３に制御データを設定する場合や、装置内部の状況を
示す状態信号を読み出す場合に用いられる。制御線１６
はワークメモリ部４を外部コンピュータ１００がアクセ
スする際に用いられる。
ス６のデータを取り込み、解釈し、目的の機能がメモリ
バス６とデータをやり取りできるように制御線１４、１
５、１６を通じてメモリバス６の管理を行う。なお制御
線１４は装置制御部プロセッサ１２にプログラムをロー
ドする際に用いられる。制御線１５は動作制御レジスタ
１３に制御データを設定する場合や、装置内部の状況を
示す状態信号を読み出す場合に用いられる。制御線１６
はワークメモリ部４を外部コンピュータ１００がアクセ
スする際に用いられる。
【００１４】また装置制御部プロセッサ１２は、外部コ
ンピュータ１００からのプログラムがメモリバス６を通
じてロードされて動作可能にされる。このプログラムは
一旦プログラムバッファメモリ９に書き込まれた後、装
置制御部プロセッサ１２に設けられたローダによって装
置制御部プロセッサ１２のプログラムメモリにロードさ
れる。さらにデータ流れ制御部２や演算部３の各プロセ
ッサのプログラムメモリへのプログラムのロードは、装
置制御部プロセッサ１２の制御でプログラムバッファメ
モリ９からプログラム転送線９１と開閉器９２を通じて
メモリバス６経由で行われる。なお開閉器９２の開閉は
動作制御レジスタ１３によって制御される。また開閉器
９２が開放の場合、バス分離器９３は動作制御レジスタ
１３の制御によって閉じられるようになされている。
ンピュータ１００からのプログラムがメモリバス６を通
じてロードされて動作可能にされる。このプログラムは
一旦プログラムバッファメモリ９に書き込まれた後、装
置制御部プロセッサ１２に設けられたローダによって装
置制御部プロセッサ１２のプログラムメモリにロードさ
れる。さらにデータ流れ制御部２や演算部３の各プロセ
ッサのプログラムメモリへのプログラムのロードは、装
置制御部プロセッサ１２の制御でプログラムバッファメ
モリ９からプログラム転送線９１と開閉器９２を通じて
メモリバス６経由で行われる。なお開閉器９２の開閉は
動作制御レジスタ１３によって制御される。また開閉器
９２が開放の場合、バス分離器９３は動作制御レジスタ
１３の制御によって閉じられるようになされている。
【００１５】さらにこの装置制御部プロセッサ１２で
は、制御線１７を通じてデータ流れ制御部２と通信して
処理のタイミングを合わせたり、データ流れ制御部２の
状況を外部コンピュータ１００に伝えるために制御線１
８を通じて動作制御レジスタ１３に状況データを設定す
る。
は、制御線１７を通じてデータ流れ制御部２と通信して
処理のタイミングを合わせたり、データ流れ制御部２の
状況を外部コンピュータ１００に伝えるために制御線１
８を通じて動作制御レジスタ１３に状況データを設定す
る。
【００１６】また動作制御レジスタ１３は、外部コンピ
ュータ１００から装置を直接制御する制御データがメモ
リバス６を通じて供給され、制御線１５によってこの制
御データが設定される。この制御データは制御線１９を
通じて装置の各部に伝えられる。
ュータ１００から装置を直接制御する制御データがメモ
リバス６を通じて供給され、制御線１５によってこの制
御データが設定される。この制御データは制御線１９を
通じて装置の各部に伝えられる。
【００１７】さらにこの装置制御部１の中で、装置制御
部プロセッサ１２は図３に示すように構成されている。
すなわちこの図において、装置全体の制御を司るプロセ
ッサ９０１と、外部コンピュータ１００から転送される
データやプログラムを一旦蓄えるプログラムバッファメ
モリ９と、装置内の各プロセッサ（プロセッサ９０１を
除く）のプログラムメモリにアドレスを供給するアドレ
ス生成器９０２と、プログラムバッファメモリ９にアド
レスを供給するアドレス生成器９０３と、プログラムバ
ッファメモリ９からプロセッサ９０１内のプログラムメ
モリにプログラムを転送するローダを有している。な
お、プロセッサ９０１にて、２つのアドレス生成器９０
２と９０３のアドレス生成範囲を規定するパラメータの
設定と起動が制御される。
部プロセッサ１２は図３に示すように構成されている。
すなわちこの図において、装置全体の制御を司るプロセ
ッサ９０１と、外部コンピュータ１００から転送される
データやプログラムを一旦蓄えるプログラムバッファメ
モリ９と、装置内の各プロセッサ（プロセッサ９０１を
除く）のプログラムメモリにアドレスを供給するアドレ
ス生成器９０２と、プログラムバッファメモリ９にアド
レスを供給するアドレス生成器９０３と、プログラムバ
ッファメモリ９からプロセッサ９０１内のプログラムメ
モリにプログラムを転送するローダを有している。な
お、プロセッサ９０１にて、２つのアドレス生成器９０
２と９０３のアドレス生成範囲を規定するパラメータの
設定と起動が制御される。
【００１８】また、プロセッサ９０１にて、データやプ
ログラムの転送される装置内の各プロセッサの指定も行
われる。さらに外部コンピュータ（ホストコンピュー
タ）１００とプロセッサ９０１が互いに通信し、装置に
データを転送することが伝えられる。また、外部コンピ
ュータ１００からの外部アドレスとアドレス生成器９０
３からの内部アドレスとが選択器９０４に供給される。
そして外部コンピュータ１００から動作制御レジスタ１
３経由で伝送されたアドレス選択信号によってこれらの
一方が選択される。
ログラムの転送される装置内の各プロセッサの指定も行
われる。さらに外部コンピュータ（ホストコンピュー
タ）１００とプロセッサ９０１が互いに通信し、装置に
データを転送することが伝えられる。また、外部コンピ
ュータ１００からの外部アドレスとアドレス生成器９０
３からの内部アドレスとが選択器９０４に供給される。
そして外部コンピュータ１００から動作制御レジスタ１
３経由で伝送されたアドレス選択信号によってこれらの
一方が選択される。
【００１９】同様に外部コンピュータ１００からの外部
書込／読出制御信号とアドレス生成器９０３からの内部
書込／読出制御信号とが選択器９０５に供給される。そ
して外部コンピュータ１００から動作制御レジスタ１３
経由で伝送されたアドレス選択信号によってこれらの一
方が選択される。そこで選択器９０４、９０５で外部コ
ンピュータ１００側が選択され、このとき外部書込／読
出制御信号が書込支持になっていると、外部コンピュー
タ１００からのデータがプログラムバッファメモリ９に
書き込まれる。
書込／読出制御信号とアドレス生成器９０３からの内部
書込／読出制御信号とが選択器９０５に供給される。そ
して外部コンピュータ１００から動作制御レジスタ１３
経由で伝送されたアドレス選択信号によってこれらの一
方が選択される。そこで選択器９０４、９０５で外部コ
ンピュータ１００側が選択され、このとき外部書込／読
出制御信号が書込支持になっていると、外部コンピュー
タ１００からのデータがプログラムバッファメモリ９に
書き込まれる。
【００２０】これに対して、プログラムバッファメモリ
９から装置内の各プロセッサにデータやプログラムをロ
ードする場合には、まず外部コンピュータ１００とプロ
セッサ９０１が通信され、各プロセッサにデータをロー
ドすることが指示される。次に外部コンピュータ１００
から動作制御レジスタ１３経由で伝送されたアドレス選
択信号によって選択器９０４、９０５で、アドレス生成
器９０３からの内部アドレスと内部書込／読出制御信号
が選択される。さらにアドレス生成器９０３側が選択さ
れているときは、アドレス選択信号によってトライステ
ート９０８が開かれる。
９から装置内の各プロセッサにデータやプログラムをロ
ードする場合には、まず外部コンピュータ１００とプロ
セッサ９０１が通信され、各プロセッサにデータをロー
ドすることが指示される。次に外部コンピュータ１００
から動作制御レジスタ１３経由で伝送されたアドレス選
択信号によって選択器９０４、９０５で、アドレス生成
器９０３からの内部アドレスと内部書込／読出制御信号
が選択される。さらにアドレス生成器９０３側が選択さ
れているときは、アドレス選択信号によってトライステ
ート９０８が開かれる。
【００２１】さらにプログラムバッファメモリ９のどの
アドレスを、どのプロセッサに、どんな順序で転送する
かは、プロセッサ９０１内のプログラムメモリに従っ
て、プロセッサ９０１により指示される。プロセッサ９
０１は、プロセッサ９０１内のプログラムメモリに記憶
されているプログラムに従って、２つのアドレス生成器
９０２と９０３に、どのアドレス領域のアドレスを生成
するかを指示するパラメータを供給する。また、起動
は、目的のプロセッサにアドレスとデータが同時に到着
するように個別に行われる。
アドレスを、どのプロセッサに、どんな順序で転送する
かは、プロセッサ９０１内のプログラムメモリに従っ
て、プロセッサ９０１により指示される。プロセッサ９
０１は、プロセッサ９０１内のプログラムメモリに記憶
されているプログラムに従って、２つのアドレス生成器
９０２と９０３に、どのアドレス領域のアドレスを生成
するかを指示するパラメータを供給する。また、起動
は、目的のプロセッサにアドレスとデータが同時に到着
するように個別に行われる。
【００２２】そして、アドレス生成器９０３のアドレス
でプログラムバッファメモリ９から目的のデータが読み
出され、読み出されたデータは信号線９０９、トライス
テート９０８を通じて各プロセッサに転送される。また
データを各プロセッサのプログラムメモリに書き込むア
ドレスはアドレス生成器９０２から送られる。さらにア
ドレス生成器９０２、９０３のアドレス生成動作はそれ
ぞれのアドレス生成器から供給されるステータス信号を
用いてプロセッサ９０１でモニタされる。
でプログラムバッファメモリ９から目的のデータが読み
出され、読み出されたデータは信号線９０９、トライス
テート９０８を通じて各プロセッサに転送される。また
データを各プロセッサのプログラムメモリに書き込むア
ドレスはアドレス生成器９０２から送られる。さらにア
ドレス生成器９０２、９０３のアドレス生成動作はそれ
ぞれのアドレス生成器から供給されるステータス信号を
用いてプロセッサ９０１でモニタされる。
【００２３】ここで一般に外部コンピュータ１００とプ
ログラムバッファメモリ９との間は、外部コンピュータ
１００からプログラムバッファメモリ９に書き込みが行
われるだけであるが、さらにプログラムバッファメモリ
の９の正しい動作の診断を行えるよう、また外部コンピ
ュータ１００が転送したデータを再び外部コンピュータ
側からの読み出しも行われるようになっている。
ログラムバッファメモリ９との間は、外部コンピュータ
１００からプログラムバッファメモリ９に書き込みが行
われるだけであるが、さらにプログラムバッファメモリ
の９の正しい動作の診断を行えるよう、また外部コンピ
ュータ１００が転送したデータを再び外部コンピュータ
側からの読み出しも行われるようになっている。
【００２４】すなわちその場合には、外部コンピュータ
１００からの外部書込／読出制御信号で読み出が選択さ
れる。これによって、読み出されたデータは信号線９０
９、トライステート９０７を通じて外部コンピュータ１
００に転送される。この外部コンピュータ１００側の読
み出し時にトライステート９０７は外部コンピュータ１
００から動作制御レジスタ１３経由で伝送される選択信
号にて開かれる。また、もう一方のトライステート９０
８はアドレス選択信号によってアドレス生成器９０３が
選択されているとき以外は閉じられる。
１００からの外部書込／読出制御信号で読み出が選択さ
れる。これによって、読み出されたデータは信号線９０
９、トライステート９０７を通じて外部コンピュータ１
００に転送される。この外部コンピュータ１００側の読
み出し時にトライステート９０７は外部コンピュータ１
００から動作制御レジスタ１３経由で伝送される選択信
号にて開かれる。また、もう一方のトライステート９０
８はアドレス選択信号によってアドレス生成器９０３が
選択されているとき以外は閉じられる。
【００２５】次に、プログラムバッファメモリ９からプ
ロセッサ９０１内のプログラムメモリにプログラムをロ
ードするローダについて説明する。図３に示すように、
ローダは、外部コンピュータから、プロセッサのマップ
レジスタにセットする実行アドレス（マップデータとも
言う）と、実行アドレスをセットするための実行アドレ
スのセット信号と、転送開始信号とが供給され、選択器
９０５に読出／書込信号を供給し、選択器９０４にアド
レスを供給すると共に、プロセッサ９０１に転送アドレ
ス有効信号ＣＨＡＳＴと、リセット信号ＲＥＳＥＴＴ
と、転送モードを示す信号ＣＳＴ及びアドレス信号ＣＨ
ＡＤＲを供給し、プログラムバッファメモリ９から各プ
ロセッサにプログラムを転送する前に、プログラムバッ
ファメモリ９の所定のアドレスに記憶されているプログ
ラムを、プロセッサ９０１内のプログラムメモリの所定
のアドレスに転送する。
ロセッサ９０１内のプログラムメモリにプログラムをロ
ードするローダについて説明する。図３に示すように、
ローダは、外部コンピュータから、プロセッサのマップ
レジスタにセットする実行アドレス（マップデータとも
言う）と、実行アドレスをセットするための実行アドレ
スのセット信号と、転送開始信号とが供給され、選択器
９０５に読出／書込信号を供給し、選択器９０４にアド
レスを供給すると共に、プロセッサ９０１に転送アドレ
ス有効信号ＣＨＡＳＴと、リセット信号ＲＥＳＥＴＴ
と、転送モードを示す信号ＣＳＴ及びアドレス信号ＣＨ
ＡＤＲを供給し、プログラムバッファメモリ９から各プ
ロセッサにプログラムを転送する前に、プログラムバッ
ファメモリ９の所定のアドレスに記憶されているプログ
ラムを、プロセッサ９０１内のプログラムメモリの所定
のアドレスに転送する。
【００２６】ローダの構成は図４に示すように、カウン
タとフリップフロップからなり、アドレス及び転送制御
信号を生成する生成部と、実行アドレスセット信号を生
成する生成部と、これらの信号を選択する選択部で構成
される。
タとフリップフロップからなり、アドレス及び転送制御
信号を生成する生成部と、実行アドレスセット信号を生
成する生成部と、これらの信号を選択する選択部で構成
される。
【００２７】次に、外部コンピュータからプロセッサ９
０１内のプログラムメモリにプログラムを転送する時の
動作について説明する。選択器９０５、９０４が外部コ
ンピュータからの書込／読出信号及びアドレス信号を選
択するように選択器９０５、９０４に所定のアドレス選
択信号を供給すると共に、プログラムデータをプログラ
ムバッファメモリ９に供給することにより、外部コンピ
ュータからプログラムバッファメモリ９にプログラムを
転送する。
０１内のプログラムメモリにプログラムを転送する時の
動作について説明する。選択器９０５、９０４が外部コ
ンピュータからの書込／読出信号及びアドレス信号を選
択するように選択器９０５、９０４に所定のアドレス選
択信号を供給すると共に、プログラムデータをプログラ
ムバッファメモリ９に供給することにより、外部コンピ
ュータからプログラムバッファメモリ９にプログラムを
転送する。
【００２８】次に、選択器９０５、９０４がローダから
供給される読出／書込信号及びアドレス信号をプログラ
ムバッファメモリ９に供給するように、所定のアドレス
選択信号を選択器９０５、９０４に供給する。これによ
り、ローダから供給されたアドレスに書き込まれている
プログラムが読み出され、後述するローダの転送動作に
より、プロセッサ９０１内のプログラムメモリにロード
される。プロセッサ９０１内のプログラムメモリにプロ
グラムがロードされると、プロセッサ９０１は可動状態
となり、アドレス生成器９０２、９０３にパラメータを
供給する。
供給される読出／書込信号及びアドレス信号をプログラ
ムバッファメモリ９に供給するように、所定のアドレス
選択信号を選択器９０５、９０４に供給する。これによ
り、ローダから供給されたアドレスに書き込まれている
プログラムが読み出され、後述するローダの転送動作に
より、プロセッサ９０１内のプログラムメモリにロード
される。プロセッサ９０１内のプログラムメモリにプロ
グラムがロードされると、プロセッサ９０１は可動状態
となり、アドレス生成器９０２、９０３にパラメータを
供給する。
【００２９】ローダの動作について図４、図５及び図６
を参照しながらさらに説明する。実行アドレスのセット
信号ＭＡＰＳＥＴをハイにしてプログラムの転送モード
とし、３つの選択器が夫々入力Ａを選択するようにす
る。次に、転送開始信号ＴＣＰＬＤをカウンタ３００の
クリアＣＬＲ入力端に入力し、カウンタ３００をクリア
する。転送開始信号ＴＣＰＬＤは通常ハイであるが、カ
ウンタ３００を起動する際に一旦ロウにする。転送開始
信号ＴＣＰＬＤがロウでカウンタのイネーブル信号ＥＮ
ＢＬはハイとなり、カウンタ３００の起動準備ができ、
転送開始信号ＴＣＰＬＤがハイとなるとカウンタ３００
はカウンタ動作を開始する。図４の例では、０番地から
６１４３番地までのアドレスを発生するとイネーブル信
号ＥＮＢＬがロウになり停止する。
を参照しながらさらに説明する。実行アドレスのセット
信号ＭＡＰＳＥＴをハイにしてプログラムの転送モード
とし、３つの選択器が夫々入力Ａを選択するようにす
る。次に、転送開始信号ＴＣＰＬＤをカウンタ３００の
クリアＣＬＲ入力端に入力し、カウンタ３００をクリア
する。転送開始信号ＴＣＰＬＤは通常ハイであるが、カ
ウンタ３００を起動する際に一旦ロウにする。転送開始
信号ＴＣＰＬＤがロウでカウンタのイネーブル信号ＥＮ
ＢＬはハイとなり、カウンタ３００の起動準備ができ、
転送開始信号ＴＣＰＬＤがハイとなるとカウンタ３００
はカウンタ動作を開始する。図４の例では、０番地から
６１４３番地までのアドレスを発生するとイネーブル信
号ＥＮＢＬがロウになり停止する。
【００３０】ローダ転送アドレス有効信号ＣＨＳＡＴは
イネーブル信号ＥＮＢＬがハイになった１クロック後か
らロウになり、イネーブル信号ＥＮＢＬがロウになるタ
イミングでハイになる。プロセッサ９０１に供給するリ
セット信号ＲＥＳＥＴＴや転送モードを示す信号ＣＳＴ
はイネーブル信号ＥＮＢＬがハイになるとロウとなり、
イネーブル信号ＥＮＢＬがロウになった１クロック後に
ハイになる。
イネーブル信号ＥＮＢＬがハイになった１クロック後か
らロウになり、イネーブル信号ＥＮＢＬがロウになるタ
イミングでハイになる。プロセッサ９０１に供給するリ
セット信号ＲＥＳＥＴＴや転送モードを示す信号ＣＳＴ
はイネーブル信号ＥＮＢＬがハイになるとロウとなり、
イネーブル信号ＥＮＢＬがロウになった１クロック後に
ハイになる。
【００３１】読出／書込信号ＭＯＤＥのＭＳＢ（ＭＯＤ
ＥＬ１）は無条件でロウである。これはローダからプロ
グラムバッファに書き込みをすることは無いからであ
る。読出／書込信号は読み出し時０１、書き込み時１
０、なにもしない時００と定義されている。実行アドレ
スのセット信号ＭＡＰＳＥＴをハイにしてプログラムの
転送モードとし、３つの選択器が夫々入力Ａを選択する
ようにする。
ＥＬ１）は無条件でロウである。これはローダからプロ
グラムバッファに書き込みをすることは無いからであ
る。読出／書込信号は読み出し時０１、書き込み時１
０、なにもしない時００と定義されている。実行アドレ
スのセット信号ＭＡＰＳＥＴをハイにしてプログラムの
転送モードとし、３つの選択器が夫々入力Ａを選択する
ようにする。
【００３２】次に、転送開始信号ＴＣＰＬＤをカウンタ
３００のクリアＣＬＲ入力端に入力し、カウンタ３００
をクリアすることにより、カウンタ３００は選択器ＭＵ
Ｘ１を介して順次アドレス信号を選択器９０４に供給す
る。また、フリップフロップ３１０からはロウ信号が出
力され、この信号が反転器３３０を介してレベルが反転
され、ハイレベルの信号、が出力され、この信号がＭＯ
ＤＥＬ１信号と組み合わされて０１となり読み出し信号
ＭＯＤＥＬ１−０として選択器９０５に供給される。
３００のクリアＣＬＲ入力端に入力し、カウンタ３００
をクリアすることにより、カウンタ３００は選択器ＭＵ
Ｘ１を介して順次アドレス信号を選択器９０４に供給す
る。また、フリップフロップ３１０からはロウ信号が出
力され、この信号が反転器３３０を介してレベルが反転
され、ハイレベルの信号、が出力され、この信号がＭＯ
ＤＥＬ１信号と組み合わされて０１となり読み出し信号
ＭＯＤＥＬ１−０として選択器９０５に供給される。
【００３３】次に、実行アドレスのセット信号ＭＡＰＳ
ＥＴのレベルをロウにして、各選択器が入力Ｂを選択す
るようにする。すると、図６に示すように、ローダ転送
アドレス有効信号ＣＨＡＳＴ、リセット信号ＲＥＳＥＴ
Ｔ、転送モードを示す信号ＣＳＴもロウになり、ローダ
転送アドレス有効信号ＣＨＡＳＴの立ち上がりで実行ア
ドレスＲＳＡがアドレスＣＨＡＤＲとしてプロセッサ９
０１に供給され、これらの信号に基づいてプロセッサ９
０１は、プログラムバッファメモリ９から供給されるプ
ログラムをプログラムメモリの実行アドレスＲＳＡにて
示されるアドレスに格納する。
ＥＴのレベルをロウにして、各選択器が入力Ｂを選択す
るようにする。すると、図６に示すように、ローダ転送
アドレス有効信号ＣＨＡＳＴ、リセット信号ＲＥＳＥＴ
Ｔ、転送モードを示す信号ＣＳＴもロウになり、ローダ
転送アドレス有効信号ＣＨＡＳＴの立ち上がりで実行ア
ドレスＲＳＡがアドレスＣＨＡＤＲとしてプロセッサ９
０１に供給され、これらの信号に基づいてプロセッサ９
０１は、プログラムバッファメモリ９から供給されるプ
ログラムをプログラムメモリの実行アドレスＲＳＡにて
示されるアドレスに格納する。
【００３４】このようにして、プロセッサ９０１内のプ
ログラムメモリにプログラムがロードされると、プロセ
ッサ９０１は可動状態となり、アドレス生成器９０２、
９０３にパラメータを供給し、プログラムバッファメモ
リ９から各プロセッサにプログラムが供給される。
ログラムメモリにプログラムがロードされると、プロセ
ッサ９０１は可動状態となり、アドレス生成器９０２、
９０３にパラメータを供給し、プログラムバッファメモ
リ９から各プロセッサにプログラムが供給される。
【００３５】尚、装置制御直後は予め用意したプログラ
ムが書かれているＲＯＭ側のプログラムに従って実行し
てプログラムバッファメモリ９からプログラムを読み出
してＲＡＭにロードするようにしても良い。そして、Ｒ
ＡＭへのロードが終わった後にプロセッサのプログラム
メモリをＲＯＭからＲＡＭに切り換えて、プログラムバ
ッファから他のプロセッサへのプログラム転送や各種実
行制御を行う。
ムが書かれているＲＯＭ側のプログラムに従って実行し
てプログラムバッファメモリ９からプログラムを読み出
してＲＡＭにロードするようにしても良い。そして、Ｒ
ＡＭへのロードが終わった後にプロセッサのプログラム
メモリをＲＯＭからＲＡＭに切り換えて、プログラムバ
ッファから他のプロセッサへのプログラム転送や各種実
行制御を行う。
【００３６】こうして上述の装置によれば、外部コンピ
ュータ１００及び装置制御部１の転送負荷を低く抑える
ことができる。また、装置制御部１内に大容量のＲＯＭ
を設ける必要がなく、さらに、外部コンピュータからの
プログラムデータの転送時間を短くできるものである。
ュータ１００及び装置制御部１の転送負荷を低く抑える
ことができる。また、装置制御部１内に大容量のＲＯＭ
を設ける必要がなく、さらに、外部コンピュータからの
プログラムデータの転送時間を短くできるものである。
【００３７】
【発明の効果】本発明によれば、外部コンピュータ及び
装置制御部の転送負荷を低く抑えることができる。ま
た、装置制御部内に大容量のＲＯＭを設ける必要がな
く、さらに、外部コンピュータからのプログラムデータ
の転送時間を短くできるので、結果として処理時間を短
縮することができるといった効果を有する。
装置制御部の転送負荷を低く抑えることができる。ま
た、装置制御部内に大容量のＲＯＭを設ける必要がな
く、さらに、外部コンピュータからのプログラムデータ
の転送時間を短くできるので、結果として処理時間を短
縮することができるといった効果を有する。
【図１】本発明による画像処理装置の一例の構成図であ
る。
る。
【図２】装置制御部の具体構成図である。
【図３】装置制御部プロセッサの構成図である。
【図４】ローダの構成図である。
【図５】ローダの動作の説明図である。
【図６】ローダの動作の説明図である。
１ 装置制御部 ２ データ・流れ制御部 ３ 演算部 ４ ワーク・メモリ部 ５ 入出力部 ６ メモリ・バス ７ データ・バス ８ 入出力データバス ９ プログラムバッファ １００ 外部コンピュータ ２００ ＶＭＥバス
Claims (1)
- 【請求項１】 外部コンピュータから供給される処理プ
ログラムに基づいて複数のプロセッサにて入力画像デー
タに信号処理を施すようになされた画像処理装置におい
て、 上記外部コンピュータから供給されるプログラムを記憶
するプログラムバッファメモリと、上記プログラムバッ
ファメモリに記憶された上記プログラムを選択的に上記
複数のプロセッサに供給する装置制御プロセッサと、該
装置制御プロセッサ内に設けられ、該装置制御プロセッ
サの動作プログラムを記憶するプログラムメモリと、上
記外部コンピュータから供給されるアドレス信号と転送
開始信号とに基づいて上記プログラムバッファメモリか
ら所定のプログラムを上記プログラムメモリに供給する
ローダとを備え、上記装置制御プロセッサは上記プログ
ラムメモリロードされたプログラムに基づいて上記プロ
グラムバッファメモリに記憶されているプログラムを選
択的に上記複数のプロセッサに供給するようになされて
いることを特徴とする画像処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314343A JPH05150995A (ja) | 1991-11-28 | 1991-11-28 | 画像処理装置 |
| EP92310460A EP0543607B1 (en) | 1991-11-21 | 1992-11-17 | Image processing system |
| DE69231054T DE69231054T2 (de) | 1991-11-21 | 1992-11-17 | Bildverarbeitungssystem |
| US08/389,568 US5473749A (en) | 1991-11-21 | 1995-02-16 | Image processing system having plurality of processors acting on image data according to stored program from host computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314343A JPH05150995A (ja) | 1991-11-28 | 1991-11-28 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05150995A true JPH05150995A (ja) | 1993-06-18 |
Family
ID=18052189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3314343A Pending JPH05150995A (ja) | 1991-11-21 | 1991-11-28 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05150995A (ja) |
-
1991
- 1991-11-28 JP JP3314343A patent/JPH05150995A/ja active Pending
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