JPH05101204A - データ処理システム - Google Patents
データ処理システムInfo
- Publication number
- JPH05101204A JPH05101204A JP3256709A JP25670991A JPH05101204A JP H05101204 A JPH05101204 A JP H05101204A JP 3256709 A JP3256709 A JP 3256709A JP 25670991 A JP25670991 A JP 25670991A JP H05101204 A JPH05101204 A JP H05101204A
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- JP
- Japan
- Prior art keywords
- circuit
- clock
- delay
- radio wave
- data processing
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 システムのタイミングマージンを向上させ
る。 【構成】 マイクロプロセッサユニット１の発振回路１
Ａ以外のＣＰＵ１Ｆ、回路１Ｇがシステムクロックとし
ての電波対策回路２Ｃからのクロックのみに基づき動作
をする。
る。 【構成】 マイクロプロセッサユニット１の発振回路１
Ａ以外のＣＰＵ１Ｆ、回路１Ｇがシステムクロックとし
ての電波対策回路２Ｃからのクロックのみに基づき動作
をする。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサユ
ニットのクロック発生回路からのクロックに発生電波対
策を施すようにしたデータ処理システムに関するもので
ある。
ニットのクロック発生回路からのクロックに発生電波対
策を施すようにしたデータ処理システムに関するもので
ある。
【０００２】
【従来の技術】従来から発振回路を内蔵したＭＰＵが知
られており、この内蔵された発振回路からのクロックを
ＭＰＵ内部クロックとするとともに、発生発生電波対策
のためのフィルタ等を通してシステムクロックとしてい
た。
られており、この内蔵された発振回路からのクロックを
ＭＰＵ内部クロックとするとともに、発生発生電波対策
のためのフィルタ等を通してシステムクロックとしてい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例では、発生電波対策のためのフィルタ等を通してシ
ステムクロックとし、また、ＰＣＢ上に浮遊容量がある
ため、システムクロックの位相がＭＰＵ内部クロックに
対して遅くなり、その結果、メモリの実際のアクセスタ
イムが短くなり、最悪の場合、ウエイトサイクルを挿入
しなければならなかった。
来例では、発生電波対策のためのフィルタ等を通してシ
ステムクロックとし、また、ＰＣＢ上に浮遊容量がある
ため、システムクロックの位相がＭＰＵ内部クロックに
対して遅くなり、その結果、メモリの実際のアクセスタ
イムが短くなり、最悪の場合、ウエイトサイクルを挿入
しなければならなかった。
【０００４】本発明の目的は、上記のような問題点を解
決し、システムのタイミングマージンを向上させること
ができるデータ処理システムを提供することにある。
決し、システムのタイミングマージンを向上させること
ができるデータ処理システムを提供することにある。
【０００５】
【課題を解決するための手段】このような目的を達成す
るため、本発明は、クロックを発生するクロック発生回
路を有するマイクロプロセッサユニットと、前記クロッ
ク発生回路からのクロックに発生電波対策を施す発生電
波対策回路とを有するデータ処理システムにおいて、前
記マイクロプロセッサユニットはクロック発生回路以外
の回路が前記発生電波対策回路からのクロックのみに基
づき動作をすることを特徴とする。
るため、本発明は、クロックを発生するクロック発生回
路を有するマイクロプロセッサユニットと、前記クロッ
ク発生回路からのクロックに発生電波対策を施す発生電
波対策回路とを有するデータ処理システムにおいて、前
記マイクロプロセッサユニットはクロック発生回路以外
の回路が前記発生電波対策回路からのクロックのみに基
づき動作をすることを特徴とする。
【０００６】また、本発明は、クロックを発生するクロ
ック発生回路を有するマイクロプロセッサユニットと、
前記クロック発生回路からのクロックに発生電波対策を
施す発生電波対策回路とを有するデータ処理システムに
おいて、前記クロック発生回路からのクロックの位相を
所定の遅延値だけ遅延させる遅延回路を備え、前記マイ
クロプロセッサユニットはクロック発生回路以外の回路
が前記遅延回路からのクロックに基づき動作をすること
を特徴とする。
ック発生回路を有するマイクロプロセッサユニットと、
前記クロック発生回路からのクロックに発生電波対策を
施す発生電波対策回路とを有するデータ処理システムに
おいて、前記クロック発生回路からのクロックの位相を
所定の遅延値だけ遅延させる遅延回路を備え、前記マイ
クロプロセッサユニットはクロック発生回路以外の回路
が前記遅延回路からのクロックに基づき動作をすること
を特徴とする。
【０００７】
【作用】本発明では、マイクロプロセッサユニットのク
ロック発生回路以外の回路が前記発生電波対策回路から
のクロックのみに基づき動作をする。
ロック発生回路以外の回路が前記発生電波対策回路から
のクロックのみに基づき動作をする。
【０００８】また、本発明では、マイクロプロセッサユ
ニットのクロック発生回路以外の回路が前記遅延回路か
らのクロックに基づき動作をする。
ニットのクロック発生回路以外の回路が前記遅延回路か
らのクロックに基づき動作をする。
【０００９】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００１０】第１実施例 図１は本発明の第１実施例を示す。
【００１１】図において、１はＭＰＵで、発振回路１
Ａ、ＣＰＵ１Ｆ、および回路１Ｇを有する。発振回路１
ＡはＭＰＵ外部クロック信号を発生するものである。
Ａ、ＣＰＵ１Ｆ、および回路１Ｇを有する。発振回路１
ＡはＭＰＵ外部クロック信号を発生するものである。
【００１２】１Ｃは電波対策回路で、ＭＰＵ１の外部に
設けてあり、発振回路１ＡからのＭＰＵ外部クロック信
号に対して発生電波対策をし、システムクロックを出力
するものである。システムクロックはＭＰＵ１の外部に
設けた回路１Ｅと、ＭＰＵ１の内部に設けたＣＰＵ１Ｆ
および回路１Ｇに出力されている。
設けてあり、発振回路１ＡからのＭＰＵ外部クロック信
号に対して発生電波対策をし、システムクロックを出力
するものである。システムクロックはＭＰＵ１の外部に
設けた回路１Ｅと、ＭＰＵ１の内部に設けたＣＰＵ１Ｆ
および回路１Ｇに出力されている。
【００１３】このようにしたので、発生電波対策回路１
Ｃから出力されるクロックは、発振回路１Ａから出力さ
れるクロック１Ｂ、すなわちＭＰＵ１から出力されるク
ロックに対して位相が遅れるが（図２参照）、ＭＰＵ１
外の回路１Ｅに入力されるシステムクロックと、ＭＰＵ
１内のＣＰＵ１Ｆ，回路１Ｇに入力されるＭＰＵ内部ク
ロックは、いずれも、電波対策回路１Ｃからのクロック
であるので、位相のずれはない。
Ｃから出力されるクロックは、発振回路１Ａから出力さ
れるクロック１Ｂ、すなわちＭＰＵ１から出力されるク
ロックに対して位相が遅れるが（図２参照）、ＭＰＵ１
外の回路１Ｅに入力されるシステムクロックと、ＭＰＵ
１内のＣＰＵ１Ｆ，回路１Ｇに入力されるＭＰＵ内部ク
ロックは、いずれも、電波対策回路１Ｃからのクロック
であるので、位相のずれはない。
【００１４】第２実施例 図３は本発明の第２実施例を示す。
【００１５】本実施例は、ＣＰＵ１Ｆ，回路１Ｇに入力
されるクロックを、電波対策回路１Ｃからのシステムク
ロックか、あるいは発振回路１Ａからのクロックのいず
れか一方を切り替え回路３３Ｂにより選択できるように
した。
されるクロックを、電波対策回路１Ｃからのシステムク
ロックか、あるいは発振回路１Ａからのクロックのいず
れか一方を切り替え回路３３Ｂにより選択できるように
した。
【００１６】図５は図３図示切り替え回路の構成を示
す。
す。
【００１７】図５において、４ＥはＡＮＤ回路で、発振
回路１Ａからのクロックと選択信号３ＡをＡＮＤ演算す
るものである。４ＤはＮＯＴ回路で、選択信号３Ａのレ
ベルを反転するものである。４ＦはＡＮＤ回路で、ＮＯ
Ｔ回路４Ｄによりレベルが反転された選択信号３Ａと電
波対策回路１ＣからのクロックをＡＮＤ演算するもので
ある。４ＧはＯＲ回路で、ＡＮＤ回路４Ｅ，４Ｆからの
信号をＯＲ演算するものである。
回路１Ａからのクロックと選択信号３ＡをＡＮＤ演算す
るものである。４ＤはＮＯＴ回路で、選択信号３Ａのレ
ベルを反転するものである。４ＦはＡＮＤ回路で、ＮＯ
Ｔ回路４Ｄによりレベルが反転された選択信号３Ａと電
波対策回路１ＣからのクロックをＡＮＤ演算するもので
ある。４ＧはＯＲ回路で、ＡＮＤ回路４Ｅ，４Ｆからの
信号をＯＲ演算するものである。
【００１８】このようにしたので、選択信号３Ａが
「Ｈ」のとき、ＮＯＴ回路４Ｄの出力レベルが「Ｌ」に
なり、ＡＮＤ回路４Ｆの出力レベルが「Ｌ」になるの
で、発振回路１Ａからのクロック１Ｄが選択される。他
方、選択信号３Ａが「Ｌ」のとき、ＡＮＤ回路４Ｅの出
力レベルが「Ｌ」になるので、電波対策回路１Ｃからの
クロック１Ｄが選択される。
「Ｈ」のとき、ＮＯＴ回路４Ｄの出力レベルが「Ｌ」に
なり、ＡＮＤ回路４Ｆの出力レベルが「Ｌ」になるの
で、発振回路１Ａからのクロック１Ｄが選択される。他
方、選択信号３Ａが「Ｌ」のとき、ＡＮＤ回路４Ｅの出
力レベルが「Ｌ」になるので、電波対策回路１Ｃからの
クロック１Ｄが選択される。
【００１９】本実施例では、選択信号によりクロックを
選択する例を説明したが、ＭＰＵ内部のレジスタ書き込
みによるソフトによりクロックを選択するようにしても
良い。このようにすると、クロックのレベルが合わずに
ノイズが発生し、ＭＰＵが誤動作することがあるが、こ
のような誤動作は対策回路により防止することができ
る。
選択する例を説明したが、ＭＰＵ内部のレジスタ書き込
みによるソフトによりクロックを選択するようにしても
良い。このようにすると、クロックのレベルが合わずに
ノイズが発生し、ＭＰＵが誤動作することがあるが、こ
のような誤動作は対策回路により防止することができ
る。
【００２０】第３実施例 図５は本発明の第３実施例を示す。
【００２１】本実施例では、発振回路１Ａからのクロッ
クの位相をディレイ回路１Ｃにより遅延させ（図６参
照）、遅延されたクロックをＣＰＵ１Ｆ，回路１Ｇに入
力するようにした。ディレイ回路５Ｃによる遅延量は、
発振回路１ＡからＭＰＵ外に出力されるクロック１Ｂが
ＰＣＢ上の浮遊容量や挿入される電波対策品により遅延
される遅延量と等しくしてある。
クの位相をディレイ回路１Ｃにより遅延させ（図６参
照）、遅延されたクロックをＣＰＵ１Ｆ，回路１Ｇに入
力するようにした。ディレイ回路５Ｃによる遅延量は、
発振回路１ＡからＭＰＵ外に出力されるクロック１Ｂが
ＰＣＢ上の浮遊容量や挿入される電波対策品により遅延
される遅延量と等しくしてある。
【００２２】なお、ディレイ値を可変できるディレイ回
路を用いた場合、位相を一致させることが容易になる。
遅延量を変えることができるディレイ回路の一例を図７
に示す。これは説明を簡単にするため、２種類のディレ
イ値を選択することができるディレイ回路の例である。
路を用いた場合、位相を一致させることが容易になる。
遅延量を変えることができるディレイ回路の一例を図７
に示す。これは説明を簡単にするため、２種類のディレ
イ値を選択することができるディレイ回路の例である。
【００２３】図７において、７３Ａはディレイ回路に入
力される信号、７３Ｂはディレイ値選択信号である。７
３Ｃはディレイ回路で、ディレイ値がディレイ値１であ
る。７３Ｄはディレイ回路で、ディレイ値がディレイ値
２である。７３Ｆは論理積回路で、ディレイ回路７３Ｃ
からのクロックとディレイ値選択信号７３Ｂとの論理積
を演算するものである。７３Ｅは否定回路で、ディレイ
値選択信号７３Ｂのレベルを反転させるものである。７
３Ｇは論理積回路で、ディレイ回路７３Ｄからのクロッ
クと、否定回路７３Ｃによりレベルが反転されたディレ
イ値選択信号７３Ｂとの論理積を演算するものである。
７３Ｈは論理和回路で、論理積回路７３Ｈ，７３Ｇから
の信号の論理和を演算するものである。
力される信号、７３Ｂはディレイ値選択信号である。７
３Ｃはディレイ回路で、ディレイ値がディレイ値１であ
る。７３Ｄはディレイ回路で、ディレイ値がディレイ値
２である。７３Ｆは論理積回路で、ディレイ回路７３Ｃ
からのクロックとディレイ値選択信号７３Ｂとの論理積
を演算するものである。７３Ｅは否定回路で、ディレイ
値選択信号７３Ｂのレベルを反転させるものである。７
３Ｇは論理積回路で、ディレイ回路７３Ｄからのクロッ
クと、否定回路７３Ｃによりレベルが反転されたディレ
イ値選択信号７３Ｂとの論理積を演算するものである。
７３Ｈは論理和回路で、論理積回路７３Ｈ，７３Ｇから
の信号の論理和を演算するものである。
【００２４】このようにしたので、ディレイ値選択信号
７３Ｂが「Ｈ」のとき、否定回路７３Ｅの出力レベルが
「Ｌ」になり、論理積回路７３Ｇの出力レベルが「Ｌ」
になるので、ディレイ値１のディレイ回路７３Ｃからの
クロックが選択される。他方、ディレイ値選択信号７３
Ｂが「Ｌ」のとき、論理積回路７３Ｆの出力レベルが
「Ｌ」になるので、ディレイ値２のディレイ回路７３Ｄ
からのクロックが選択される。したがって、２種類のデ
ィレイ値を選択することができることになる。
７３Ｂが「Ｈ」のとき、否定回路７３Ｅの出力レベルが
「Ｌ」になり、論理積回路７３Ｇの出力レベルが「Ｌ」
になるので、ディレイ値１のディレイ回路７３Ｃからの
クロックが選択される。他方、ディレイ値選択信号７３
Ｂが「Ｌ」のとき、論理積回路７３Ｆの出力レベルが
「Ｌ」になるので、ディレイ値２のディレイ回路７３Ｄ
からのクロックが選択される。したがって、２種類のデ
ィレイ値を選択することができることになる。
【００２５】本実施例では、ディレイ値選択信号７３Ｂ
によりクロックを選択する例を説明したが、ＭＰＵ内部
のレジスタ書き込みによるソフトによりクロックを選択
するようにしても良い。このようにすると、クロックの
レベルが合わずにノイズが発生し、ＭＰＵが誤動作する
ことがあるが、このような誤動作は対策回路により防止
することができる。
によりクロックを選択する例を説明したが、ＭＰＵ内部
のレジスタ書き込みによるソフトによりクロックを選択
するようにしても良い。このようにすると、クロックの
レベルが合わずにノイズが発生し、ＭＰＵが誤動作する
ことがあるが、このような誤動作は対策回路により防止
することができる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、システムのタイミングマー
ジンを向上させることができるという効果がある。
上記のように構成したので、システムのタイミングマー
ジンを向上させることができるという効果がある。
【図１】本発明の第１実施例を示すブロック図である。
【図２】ＭＰＵ入出力の位相差の一例を示す図である。
【図３】本発明の第２実施例を示すブロック図である。
【図４】図３図示切り替え回路３Ｂの構成を示すブロッ
ク図である。
ク図である。
【図５】本発明の第３実施例を示すブロック図である。
【図６】ＭＰＵ入出力の位相差の一例を示す図である。
【図７】ディレイ値を可変にできるディレイ回路の一例
を示すブロック図である。
を示すブロック図である。
１ ＭＰＵ １Ａ 発振回路 １Ｃ 電波対策回路 １Ｅ，１Ｇ 回路 １Ｆ ＣＰＵ
Claims (3)
- 【請求項１】 クロックを発生するクロック発生回路を
有するマイクロプロセッサユニットと、 前記クロック発生回路からのクロックに発生電波対策を
施す発生電波対策回路とを有するデータ処理システムに
おいて、 前記マイクロプロセッサユニットはクロック発生回路以
外の回路が前記発生電波対策回路からのクロックのみに
基づき動作をすることを特徴とするデータ処理システ
ム。 - 【請求項２】 クロックを発生するクロック発生回路を
有するマイクロプロセッサユニットと、 前記クロック発生回路からのクロックに発生電波対策を
施す発生電波対策回路とを有するデータ処理システムに
おいて、 前記クロック発生回路からのクロックの位相を所定の遅
延値だけ遅延させる遅延回路を備え、 前記マイクロプロセッサユニットはクロック発生回路以
外の回路が前記遅延回路からのクロックに基づき動作を
することを特徴とするデータ処理システム。 - 【請求項３】 請求項２において、前記遅延回路の遅延
値を変化させる遅延値可変手段を備えたことを特徴とす
るデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256709A JPH05101204A (ja) | 1991-10-03 | 1991-10-03 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3256709A JPH05101204A (ja) | 1991-10-03 | 1991-10-03 | データ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101204A true JPH05101204A (ja) | 1993-04-23 |
Family
ID=17296380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3256709A Pending JPH05101204A (ja) | 1991-10-03 | 1991-10-03 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101204A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5987209A (en) * | 1994-08-05 | 1999-11-16 | Funai Electric Co., Ltd. | Video signal receiver in which a reference signal is shared by a PLL circuit which sets the output frequency of a local RF-IF oscillator and by the chrominance signal generator |
| US6647507B1 (en) * | 1999-12-31 | 2003-11-11 | Intel Corporation | Method for improving a timing margin in an integrated circuit by setting a relative phase of receive/transmit and distributed clock signals |
-
1991
- 1991-10-03 JP JP3256709A patent/JPH05101204A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5987209A (en) * | 1994-08-05 | 1999-11-16 | Funai Electric Co., Ltd. | Video signal receiver in which a reference signal is shared by a PLL circuit which sets the output frequency of a local RF-IF oscillator and by the chrominance signal generator |
| US6647507B1 (en) * | 1999-12-31 | 2003-11-11 | Intel Corporation | Method for improving a timing margin in an integrated circuit by setting a relative phase of receive/transmit and distributed clock signals |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040514 |