JPH05101548A

JPH05101548A - デイジタル信号処理回路

Info

Publication number: JPH05101548A
Application number: JP3257481A
Authority: JP
Inventors: Tetsuya Mizushima; 哲也水島; Akira Iketani; 章池谷; Yasunori Kawakami; 靖程川上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-10-04
Filing date: 1991-10-04
Publication date: 1993-04-23

Abstract

(57)【要約】【目的】ディジタルデータを記録再生するディジタル
記録再生装置のクロック変換回路に関するものであり、
再生クロックの周波数がなんらかの原因でシステムクロ
ックの周波数よりも大きくなった場合でも正常にクロッ
ク変換できることを目的とする。【構成】２４は再生クロックの８分周のクロック４１
でクロック動作し、復調データ３４中のＩＤとデータを
メモリに書き込み、システムクロックの３倍の周波数の
クロック３８でクロック動作し、同期ブロックのＩＤと
データをメモリから読み出し出力するメモリ制御回路で
ある。２５は前記メモリ出力データを４ビットずつ３ク
ロック周期で２クロック分出力し、前記データを出力し
ているクロックとクロックとの間の前記データの出力さ
れていないクロックでＩＤを４ビットに分割して４回に
分けて出力するデータ整列回路である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルデータを記
録再生するディジタル記録再生装置のディジタル信号処
理回路に関するものである。

【０００２】

【従来の技術】ディジタル記録再生装置において、ヘッ
ドから再生したアナログ再生データにより再生クロック
を生成し、前記アナログ再生データを２値化したディジ
タル再生データを前記再生クロック動作でディジタル信
号処理する。しかし、前記再生クロックには時間軸にゆ
らぎがあるため、再生クロックでクロック動作するディ
ジタルデータも時間軸にゆらぎが生じてしまう。そこ
で、前記ディジタルデータを時間軸のゆらぎのないクロ
ックでクロック動作させてディジタルデータの時間軸の
ゆらぎをなくすクロック変換回路が必要となる（以下、
時間軸のゆらぎのないクロックをシステムクロックとい
う。）。また、再生クロックと異なる周波数のシステム
クロックで信号処理するためにも、クロック変換回路が
必要となる。

【０００３】ディジタル記録再生装置は同期ブロック単
位で記録される。図１は同期ブロックデータの構成を示
す図である。（ａ）に示す１０８８ビット長のデータ
に、（ｂ）に示すように１６ビット長のＩＤとＩＤの誤
りを検出するための８ビット長のＩＤパリティとを付加
する。前記ＩＤは同期ブロックのデータの情報信号とし
ての位置を表わすものである。更に、（ｃ）に示すよう
に、（ｂ）の１７ビット長の同期パターンを付加しデー
タ列の２４ビット毎に１ビット変調用データを付加する
ことにより１１７５ビット長の同期ブロックを構成す
る。このような変調方式の目的は、例えば、データ２４
ビット毎に１ビットの変調用データを付加することによ
り、記録パターン上で１または０が連続する長さ（ラン
レングス）を２４ビット以下に制限でき、再生時に再生
データの変化点により再生クロックを生成するクロック
生成回路の動作精度を高めることなどである。

【０００４】図５に従来のクロック変換回路を示す。７
０はヘッドからのアナログ再生データ８０を２値化して
ディジタルデータ８１を出力する２値化回路、７１はア
ナログ再生データ８０より再生クロック８２を生成する
クロック生成回路である。７２は再生クロック８２でク
ロック動作し、ディジタルデータ８１中の同期パターン
を検出し、同期パターンの位置を示す同期パターン検出
パルス８３を出力する同期パターン検出回路である。７
６は再生クロック８２を８分周したクロック９１を出力
する分周回路である。

【０００５】７３は再生クロック８２でクロック動作
し、ディジタルデータ８１中の同期ブロック中の１６ビ
ット長のＩＤと１０８８ビット長のデータを同期パター
ン検出パルス８３に従い復調し、再生クロックの８分周
のクロック９１でクロック動作し１バイト＝８ビット単
位にＩＤとデータを整列させた復調データ８４を出力
し、復調データ８４中の同期ブロックの先頭を示す同期
ブロック先頭パルス８５を出力する復調回路である。デ
ィジタルデータ８１は、図１の（ｃ）に示すように２５
ビットに１ビット変調用データが挿入されているので、
復調回路で前記変調用データを除きＩＤとデータとを８
ビット単位に並べ直す。ディジタルデータ８１は１１７
５ビットの同期ブロックデータが１１７５ビット周期で
整列している。ディジタルデータ８１を復調回路７３で
復調することにより、復調データ８４は同期ブロックの
２バイト長のＩＤと１３６バイト長のデータとが整列す
る。

【０００６】７４はメモリ制御回路である。メモリ制御
回路７４は、再生クロックの８分周のクロック９１でク
ロック動作し、同期ブロック先頭パルス８５に従い復調
データ８４中の同期ブロック有効データ（ＩＤ＋デー
タ）をメモリに書き込む。そして、１３６バイト（１０
８８ビット）長のデータを以降の回路で１バイト単位で
信号処理する動作クロックであるシステムクロックの３
倍の周波数のクロック８８でクロック動作し、同期ブロ
ックの２バイト長のＩＤと１３６バイト長のデータを４
ビットずつ分割して３クロック周期で２クロック分出力
する（８６）。また、メモリ制御回路７４は出力データ
８６の同期ブロックの先頭を示す同期ブロック先頭パル
ス８７を出力する。図６に出力データ８７を示す。この
ような動作により、時間軸にゆらぎのある再生クロック
に同期した再生データを時間軸にゆらぎのないシステム
クロックに同期した再生データに変換することができ
る。また、４ビット単位で出力することにより、８ビッ
ト単位で出力するよりＩＣのピン数を削減することがで
きる。

【０００７】また、１１７５ビット周期で同期ブロック
１１７５ビット中有効データ１１０４ビットをメモリに
書き込み、１１０４ビット周期で同期ブロックの有効デ
ータ１１０４ビットをメモリから読み出す。従って、再
生クロックを８分周したクロックの周波数がシステムク
ロックの周波数の１１７５／１１０４倍以下までなら、
メモリ容量を超えることなく、正常にクロック変換が行
える。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
クロック変換回路では、再生クロックを８分周したクロ
ックの周波数がシステムクロックの周波数の１１７５／
１１０４倍以上になった場合、メモリの書き込みデータ
量がメモリの読み出しデータ量よりも多くなってしま
う。つまり、メモリからデータを読み出す前に新しいデ
ータがメモリに書き込まれてしまい、正常なクロック変
換動作ができなくなってしまう。また、上記問題を解決
するには余分なメモリが必要となった。例えば、再生ク
ロックの周波数とシステムクロックの周波数とが、理想
的な状態で等しくても、家庭用のディジタルＶＴＲの場
合、使用する環境も様々であり、テープの伸び縮みなど
で再生クロックの変動が大きく変動する。従って、再生
クロックの周波数がシステムクロックの周波数の１１７
５／１１０４倍以上になる可能性が十分にある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に本発明のクロック変換回路は、再生された同期ブロッ
クの内１６ビット長のＩＤと１０８８ビット長のデータ
とを復調する復調手段と、記憶手段と、復調手段の出力
に現れる１同期ブロックあたり１１０４ビット長の有効
データ（ＩＤ＋データ）を再生信号に同期した再生クロ
ックで記憶手段に記憶する書き込み制御手段と、記憶手
段から、１０８８ビット長のデータを以降の回路で８ビ
ット単位で信号処理する動作クロックであるシステムク
ロックの３倍の周波数のクロックでＩＤとデータを読み
出す読みだし制御手段と、システムクロックの３倍の周
波数のクロックで記憶手段から出力されるデータを４ビ
ットずつ３クロック周期で２クロック分出力し、データ
を出力しているクロックとクロックとの間のデータの出
力されていないクロックでＩＤを４ビットに分割して４
回に分けて出力するデータ整列手段とにより構成され
る。

【００１０】

【作用】本発明は上記した構成により、１１７５ビット
周期で同期ブロック１１７５ビット中有効データ１１０
４ビットをメモリに書き込み、以降の回路でデータを８
ビット単位で信号処理するシステムクロックの３倍の周
波数で３クロック中２クロック分にデータと、データを
出力していないクロックで１６ビットのＩＤを出力する
ことにより、システムクロックの周期で、１同期ブロッ
クを１３６クロック周期で出力できる。従って、再生ク
ロックを８分周したクロックの周波数がシステムクロッ
クの周波数の１１７５／１０８８（１３６＊８＝１０８
８、１１７５／１０８８＞１１７５／１１０４）倍以下
までなら、メモリ容量を超えることなく、正常にクロッ
ク変換が行える。また、システムクロックでの１０８８
ビット（１３６クロック）周期は、システムクロックで
１０８８ビット長のデータを信号処理するために必要な
最小の時間であるので、１０８８ビット周期がメモリか
ら出力できる最小の周期である。

【００１１】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。

【００１２】図１は本発明の実施例の同期ブロックデー
タの構成を示す図である。（ａ）に示す１０８８ビット
長のデータに、（ｂ）に示すように１６ビット長のＩＤ
とＩＤの誤りを検出するための８ビット長のＩＤパリテ
ィとを付加する。更に、（ｃ）に示すように、（ｂ）の
１７ビット長の同期パターンを付加しデータ列の２４ビ
ット毎に１ビット変調用データを付加することにより１
１７５ビット長の同期ブロックを構成する。このような
変調方式の目的は、例えば、データ２４ビット毎に１ビ
ットの変調用データを付加することにより、記録パター
ン上で１または０が連続する長さ（ランレングス）を２
４ビット以下に制限でき、再生時に再生データの変化点
により再生クロックを生成するクロック生成回路の動作
精度を高めることなどである。

【００１３】図２に本発明のクロック変換回路を示す。
２０はヘッドからのアナログ再生データ３０を２値化し
てディジタルデータ３１を出力する２値化回路、２１は
アナログ再生データ３０より再生クロック３２を生成す
るクロック生成回路である。２２は再生クロック３２で
クロック動作し、ディジタルデータ３１中の同期パター
ンを検出し、同期パターンの位置を示す同期パターン検
出パルス３３を出力する同期パターン検出回路である。
２６は再生クロック３２を８分周したクロック４１を出
力する分周回路である。

【００１４】２３は再生クロック３２でクロック動作
し、ディジタルデータ３１中の同期ブロック中の１６ビ
ット長のＩＤと１０８８ビット長のデータとを同期パタ
ーン検出パルス３３に従い復調し、再生クロックの８分
周のクロック４１でクロック動作し１バイト＝８ビット
単位にＩＤとデータとを整列させた復調データ３４を出
力し、復調データ３４中の同期ブロックの先頭を示す同
期ブロック先頭パルス３５を出力する復調回路である。
ディジタルデータ３１は１１７５ビット長の同期ブロッ
クデータが１１７５ビット周期で整列している。ディジ
タルデータ３１を復調回路２３で復調することにより、
復調データ３４は同期ブロックの２バイト長のＩＤと１
３６バイト長のデータとが整列する。

【００１５】２４はメモリ制御回路である。メモリ制御
回路２４は、再生クロックの８分周のクロック４１でク
ロック動作し、同期ブロック先頭パルス３５に従い復調
データ３４中の同期ブロック１３８バイト長の有効デー
タ（２バイト長のＩＤと１３６バイト長のデータ）をメ
モリに書き込む。そして、１３６バイト長のデータを以
降の回路でバイト単位で信号処理する動作クロックであ
るシステムクロックの３倍の周波数のクロック３８でク
ロック動作し、同期ブロックの２バイト長のＩＤをメモ
リから読み出し、次に１３６バイト長のデータ中１バイ
トをメモリから読み出し、残りのデータ１３５バイトを
２クロック置きにメモリから読み出し、信号３６を出力
する。また、メモリ制御回路２４は出力データ３６の同
期ブロックの先頭を示す同期ブロック先頭パルス３７を
出力する。２５はメモリ出力データをシステムクロック
の３倍の周波数のクロック３８でクロック動作し、１３
６バイトのデータを４ビットずつに分け３クロック周期
で２クロック分に出力し、２バイトのＩＤをデータを出
力するクロックとクロックとの間のデータを出力しない
クロックを用いて４ビットずつ４回に分けて出力するデ
ータ整列回路である。図３にデータ整列回路のブロック
図を示す。５０はメモリ出力データ３６中のデータを３
クロック間保持するＤフリップフロップ、５１はＩＤの
前半８ビットを保持するＤフリップフロップ、５２はＩ
Ｄの後半８ビットを保持するＤフリップフロップであ
る。５３は同期ブロック先頭パルス３７に従いスイッチ
５４のコントロール信号６３を出力し、整列回路での遅
延時間を考慮した同期ブロック先頭パルス４０を出力す
る制御回路である。５４はメモリ出力３６とＤフリップ
フロップ５１の出力６１とＤフリップフロップ５２の出
力をコントロール信号６３に従って選択して信号３９を
出力するスイッチである。図４に整列回路のタイミング
チャートを示す。

【００１６】

【発明の効果】以上のように本発明の構成で、１１７５
ビット周期で同期ブロック１１７５ビット中、２バイト
のＩＤと１３６バイトのデータとをメモリに書き込み、
システムクロックの３倍の周波数のクロックで３クロッ
ク中２クロック分に１３６バイト長のデータとデータを
出力していないクロックで２バイトのＩＤを出力するこ
とにより、システムクロックの周期で、１同期ブロック
を１３６クロック周期で出力できる。従って、再生クロ
ックを８分周したクロックの周波数がシステムクロック
の周波数の１１７５／（１３６＊８）倍以下までなら、
メモリ容量を超えることなく、正常にクロック変換が行
える。また、システムクロックでの１３６クロック周期
は、システムクロックで１３６バイト長のデータを信号
処理するために必要な最小の時間であるので、１３６ク
ロック周期がメモリから出力できる最小の周期である。
つまり、必要なメモリを最小限に抑え、かつＩＣのピン
数も低減できる本発明は、ディジタルＶＴＲなどのディ
ジタル記録再生装置に用いて非常に大きな実用効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の同期ブロック図

【図２】本発明のクロック変換回路の回路図

【図３】本発明の整列回路のブロック図

【図４】同実施例のタイミングチャート

【図５】従来のクロック変換回路の回路図

【図６】同従来例のタイミングチャート

【符号の説明】

２０２値化回路２１クロック生成回路２２同期パターン検出回路２３復調回路２４メモリ制御回路２５整列回路２６８分周回路５０Ｄフリップフロップ５１Ｄフリップフロップ５２Ｄフリップフロップ５３制御回路５４セレクタ

Claims

【特許請求の範囲】

【請求項１】ブロック化したディジタルデータの始まり
を示す同期パターンと、データの情報信号としての位置
を示すＩＤとデータとを変調したパターンとから構成さ
れる１１７５ビットの同期ブロック単位で記録される記
録再生装置のディジタル信号処理回路において、再生さ
れた前記同期ブロックの内１６ビット長のＩＤと１０８
８ビット長のデータとを復調する復調手段と、記憶手段
と、前記復調手段の出力に現れる１同期ブロックあたり
１１０４ビット長の有効データ（ＩＤ＋データ）を再生
信号に同期した再生クロックで前記記憶手段に記憶する
書き込み制御手段と、前記記憶手段から１０８８ビット
長のデータを以降の回路で８ビット単位で信号処理する
動作クロックであるシステムクロックの３倍の周波数の
クロックで前記ＩＤとデータを読み出す読みだし制御手
段と、前記システムクロックの３倍の周波数のクロック
で前記記憶手段から出力されるデータを４ビットずつ３
クロック周期で２クロック分出力し、前記データを出力
しているクロックとクロックとの間の前記データの出力
されていないクロックでＩＤを４ビットに分割して４回
に分けて出力するデータ整列手段とを備えたことを特徴
とするディジタル信号処理回路。