JPH0264965A - データ識別装置及びデータフォーマット - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＰＣＭ信号を記録再生する装置におけるデータ
識別装置及びその記録再生のデータフォーマットに関す
るものである。

従来の技術 近年、大容量なディジタルデータの記憶装置として、パ
ルス符号変調（Ｐｕｓｅ　　Ｃｏｄｅ　　Ｍｏｄｕｌａ
ｔｉｏｎ、ＰＣＭ）信号を記録再生する装置の開発が盛
んに行われている。このような装置には例えば光デイス
ク装置があげられる。光ディスクのように高密度記録を
行う装置では再生されるＰＣＭ信号は帯域制限されたも
のとなり、また再生信号中のクロック成分にも装置特有
のジッターを持つため、データの２値化及びクロック成
分の再生を行うデータ識別装置が必要である。

このデータ識別装置においては、記録再生が特定のデー
タフォーマットに従ってセクター分割して行われるため
、記録再生の信号系列としては間欠的となり、各セクタ
ーの再生信号のデータ識別においては、そのクロック成
分を高速に引き込みかつ安定に再生する位相同期回路を
存したデータ識別装置が開発されている。また、記録再
生フォーマットに対しては、このクロック再生に用いる
位相同期回路の同期引き込みのために先頭に同期引き込
みパターンが設けられている。

以下、図面を参照しながら上述したような従来のデータ
識別装置及びデータフォーマントについて説明を行う。

第５図は従来のデータ識別装置の第１の構成を示し、第
６図は第２の構成を示し、第７図はその動作説明のため
の波形図であり、第８図は従来のデータフォーマットで
あり、第９図は装置の動作説明図である。第５図におい
て１はコンパレータ、２は単安定マルチパイプレーク、
３は位相同期回路（Ｐｈａｓｅ　　Ｌｏｃｋｅｄ　　１
ｏｏｐ、　ＰＬＬ）、４はＤフリップフロップである。

第６図において、５はアナログ−ディジタル変換器、６
は位相同期回路、７は符号判定器である。ここで記録再
生されるＰＣＭ信号は８−１０変換された信号であり、
再生信号のデータ検出においては零交差点をクロックエ
ツジ情報としてクロック再生が行われた後、もとの記録
されたデータの符号が検出され識別データとして出力さ
れる。

第１０図においてコンパレータｌは入力信号の零交差点
を検出するように２値化し、単安定マルチバイブレータ
２はコンパレータｌの出力に立ち上がり或は立ち下がり
エツジの発生の都度、記録されたＰＣＭ信号のクロック
周期の２分の１に等しい幅のパルスを出力する。位相同
期回路３は単安定マルチバイブレーク２の出力に同期し
たクロックを再生して出力する。Ｄフリップフロップ４
は符号判定器であり前記再生クロックをクロックとして
前記コンパレータ１の出力をサンプリングして識別デー
タとして出力する。

以上の一連の動作により、入力信号からデータの識別が
行なわれる。

第６図はデータの識別をディジタル信号処理によって行
うものであり、第７図（ａ）に示すようにアナログ−デ
ィジタル変換器５は入力信号をそのクロック周波数の２
倍の周波数の固定のクロックでサンプリングし量子化し
て出力する。

この時、入力信号のクロックはサンプリングクロックの
２分の１と概ね等しいため両者の位相のずれの変化は僅
かである０位相同期回路６は（ｂ）及び（ｃ）のように
入力信号に識別点である零交差点が発生したときにクロ
ック成分とサンプリングクロックとの相対的時間関係を
識別点位相φｉとして計算し、間欠的に得られる識別点
位相を平滑補間するように再生クロック位相φｒを出力
する。いま入力信号に零交差点が発生したとすると、ア
ナログ−ディジタル変換器５でサンプリングされた入力
信号を３１．Ｓ２とし、零交差点位相を１８０”位相と
して直線補間により、Ｓ２における位相φｉを 但し、５ＩＸＳ２≦０かつＳ１≠０ により計算する０位相同期回路６はさらに、零交差点の
発生の都度得られる識別点位相φｉを低減ろ波しかつ全
ての処理クロックにおいてこれを補間した結果として再
生クロック位相φｒを出力する。データの打ち抜きは前
記再生クロック位相が０°の位置で行い、符号判定器７
は位相同期回路６で得られた再生クロック位相φｒによ
り表されるデータの打ち抜き点位置において入力信号の
符号の正負を判定して（ｅ）のように識別データとして
出力すると同時に、（ｄ）のようにこの打ち抜き１回に
つき１”を対応させて再生クロックを出力する。以上の
一連の動作により、データの識別が行われる。

以上のように再生信号のデータ識別においては、そのク
ロック情報が再生された後にこれをもとにしてデータの
打ち抜き即ち符号判定がなされる。

従って記録再生フォーマットは再生信号が得られてから
このクロック再生が正常に行われるまでに必要な同期引
き込み時間を保証するために第８図に示すようなフォー
マットとなっている。

第８図では同期引き込みパターンにつづいて、データの
まとまりとしての同期を検出するだめの同期パターンが
配され、これに引き続いてデータ部が配されている。第
９図は前記第１の例に対応する信号説明図であり、２値
化された再生信号を入力信号として位相同期回路はその
入力が加わる以前は自走しており入力が加えられてから
同期引き込みを開始し同期引き込みパターン内で同期を
完了させてデータの判定が正常に行われる。

発明が解決しようとする課題 従来のデータ識別装置では位相同期回路部及び符号判定
部の動作速度は再生信号のデータ転送レートに等しくす
る必要があり、装置の高性能化に伴う転送レートの増加
に対応した高速化が必要であった。

また、位相同期回路は入力信号が無い状態では自走状態
にあり、入力信号が入力されてから正しくクロック再生
が行われるまでの時間が同期引き込み時間として必要で
あり、記録再生のデータフォーマットも第８図に示すよ
うにこの同期引き込みのためのパターンを設ける必要が
あった。この同期パターンは記録されるデータには無関
係であり、記録装置の記録容量の減少をきたしていた。

本発明は上記問題点に鑑み入力記号をサンプリングして
一旦メモリに格納した後これを随時読みだしてディジタ
ル信号処理を行うことにより、位相同期回路及び符号判
定器の処理速度を必要な速度に変換して行えるものであ
る。

またメモリからサンプリングされた記号系列のデータ識
別を行う際に、前述の動作を第１の動作とし、加えて、
時間的に逆方向に位相同期回路及び判定器を動作させる
第２の動作を行い、両者の結果を同期整合をとって接続
することにより、信号系列の先頭部においても正しい識
別結果を得るデータ識別装置を実現するものである。

さらに前記同期引き込みパターンを持たず、同期パター
ンとデータ部だけで構成される大容量化の可能な記録再
生フォーマットを提供するものである。

課題を解決するための手段 前記転送レートの増加においてもデータ識別処理速度の
増加をきたさないという目的を達成するために本発明の
データ識別装置は、入力信号をサンプリングするアナロ
グ−ディジタル変換器と、その出力を一旦格納する第１
のメモリと、メモリ出力を随時読みだしてクロック再生
を行う位相同期回路と、再生されたクロックとサンプリ
ングされた入力信号とからもとのデータの判定を行う符
号判定器とから構成されている。

また、再生信号の先頭から正しいデータ識別を行うとい
う目的を達成するために本発明のデータ識別装置は前記
構成に加え符号判定器の出力を一旦記憶して適当な同期
整合を行った後に出力する第２のメモリとにより構成さ
れている。

さらに記録容量の増大を図るために同期引き込みパター
ンのない記録再生フォーマットを提供するものである。

作用 本発明は上記構成によって入力信号をそのクロック周波
数の整数倍でサンプリングしてメモリに格納し、格納さ
れた時間系列データ書き込み時の速度とは異なる速度で
読み出してデータの識別処理を行うことにより記録再生
の転送レートに依存しないデータ識別処理を実現するも
のである。

また、本発明は前記第１のメモリから読み出した信号系
列の識別の際に順方向のデータ識別処理に加えて、逆方
向のデータ識別処理を行い、さらに両者の同期整合によ
り両者を接続し、信号系列の先頭から正しいデータ識別
の可能なデータ識別装置を提供するものである。

さらに、本発明は同期引き込みパターンの無い大容量化
が可能なデータフォーマットを提供するものである。

実施例 以下本発明の一実施例のデータ識別装置及びフォーマッ
トについて、図面を参照しながら説明する。

第１図は本発明の一実施例におけるデータ識別装置の基
本構成を示すものであり、第２図は第２の実施例の構成
図、第３図は本発明のデータフォーマット、第４図はそ
の動作説明図である。以下図面の説明を従来例第６図と
同一の構成要素について同一の番号で示し省略する。第
１図において、８はメモリである。第２図において９は
メモリである。

以上のように構成されたデータ識別装置について、以下
その動作について説明する。

まず、第１図においてアナログ−ディジタル変換器５は
８−１０変換されて記録再生された信号を入力信号とし
てそのクロック信号の２倍の周波数でサンプリングし量
子化して出力する。メモリ８はアナログ−ディジタル変
換器１の出力を格納する。位相同期回路６及び符号判定
器７はメモリ８に書き込まれた信号系列を適当な速度で
読み出しながらデータの識別を行う。容易にわかるよう
に位相同期回路６及び符号判定器７を複数個用意して並
列動作を図り、等価的にデータ識別速度を増大させるこ
とが可能である。加えて、装置の通常動作を前述の第２
の従来例と同様に、アナログディジタル変換器５を直接
的に位相同期回路６及び符号判定器７に出力し識別動作
を行うと同時にメモリ８にもサンプリングされたデータ
を格納しておき、識別結果にエラーが発生したときにの
み、該当する信号系列をメモリ８から読み出して位相同
期回路の特性或は符号判定器の判定基準を変更して再度
データ識別を行うことも可能である。

また、第２図において位相同期回路６及び符号判定器７
は第１の動作として前述のようにメモリ８に格納された
信号系列を適当な速度でデータ識別してメモリ９に格納
し、さらに第２の動作として前記第１の動作で処理され
たメモリ８に格納された信号系列に対して書き込まれた
順序とは逆方向に読み出しながらデータ識別を行い結果
をメモリ９に格納する。この２つの動作により同一デー
タに対し都合２回の判定動作を行なうことになる。

メモリ９は上述の第２の動作で得られた結果の後半部を
時間的に逆方向即ち再生された信号系列に対して時間的
に順方向になるように再配列しその前半部と、第１の動
作で得られた結果の後半部とを同期パターンの検出によ
り整合をとりこれらを接続して出力する。

以上の第１の動作においてはこれを一旦メモリに格納し
てから行う必要はなく、アナログ−ディジタル変換器の
出力から直接識別動作を行っても良いことは言うまでも
ない。

さらに、第３図において同期パターン１はデータの先頭
を表すパターンであり、同期パターン２及び３及び４は
データの中間部で再同期をとるための同期パターンであ
り、同期パターン５は終了を表すパターンである。本デ
ータフォーマントによれば第４図に示すように前述のデ
ータ識別動作により、正しいデータの再生が可能であり
、また先頭及び最後尾を表す同期パターンの配置により
同期整合も容易である。図中（ａ）に示す再生されメモ
リ８に格納された信号は前述の第１の動作によって（ｂ
）のように前半部には位相同期回路が非同期であるため
に誤りがあるが少なくとも後半部は正しい識別結果と、
前述の第２の動作によって時間的に順方向に考えて少な
くとも前半部は正しい識別結果とを接続して（ｄ）のよ
うに結果を得ることになる。この時処理されるデータの
長さは位相同期回路の同期引き込みに要する長さの少な
（とも２倍以上であれば良い。

なお、容易にわかるように前述の第２の動作は必ずしも
データフォーマットの最後尾から行う必要はなく同期整
合のとれる範囲で途中から行っても良い。

発明の効果 本発明は、アナログ−ディジタル変換器により再生信号
をサンプリングし量子化し、これにより得られた信号系
列をメモリに格納して、その後順次適当な速度で読み出
し位相同期回路及び符号判定器で識別動作することによ
り、記録再生の転送レートの増加においてもデータ識別
の処理速度の増加をきたす、また識別データに誤りがあ
った場合に識別特性を変更し７て再動作させることが容
易な優れたデータ識別装置を提供するものである。

また、符号判定器の出力を格納する第２のメモリを加え
、前述の識別動作を第１の動作として行い、前記第１の
メモリに格納された信号系列を時間的に逆方向に読み出
して識別する第２の動作を行い、両者の結果を同期整合
をとって接続することにより再生信号の先頭から正しい
データ識別を行うものである。

さらに先頭及び最後尾に同期パターンを配して、全体の
長さを位相同期の同期引き込みの長さの２倍以上とする
ことにより、上述のデータ識別動作を可能ならしめ、従
来必要であった同期引き込みパターンの設定による記録
容量の減少をきたさないデータフォーマットを提供する
ものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるデータ識別装置
の構成を示すブロック図、第２図は第２の実施例の構成
図、第３図は本発明のデータフォーマットを示す説明図
、第４図はその動作説明図、第５図は従来のデータ識別
装置の第１の構成図、第６図は第２の構成図、第７図は
その動作説明図、第８図はデータフォーマット図、第９
図は従来の動作説明図である。 １・・・・・・コンパレータ、２・・・・・・単安定マ
ルチバイブレータ、３．６・・・・・・位相同期回路、
４．７・・・・・・符号判定器、５・・・・・・アナロ
グ−ディジタル変換器、８．９・・・・・・メモリ。 代理人の氏名　弁理士　粟野重孝　はが１名１図 第　３　図 １亡ゲタ−夢−ダ 第４図 ２　図 第 図 第 図 第 因 ｌｆｌ　　！ｌＦＪ編県

Claims (3)

【特許請求の範囲】
1. （１）帯域制限されたパルス符号変調信号である入力信
   号をそのクロック周波数の整数倍の周波数でサンプリン
   グし量子化して出力するアナログ−ディジタル変換器と
   、前記アナログ−ディジタル変換器の出力であるサンプ
   リングされた信号系列を格納するメモリと、前記メモリ
   に書き込まれた信号系列を読み出して前記信号系列の持
   つクロック成分を再生して出力する位相同期回路と、前
   記信号系列及び前記位相同期回路出力を入力として前記
   信号系列の符号を識別してデータの打ち抜き信号ととも
   に出力する符号判定器とにより構成されていることを特
   徴とするデータ識別装置。
2. （２）アナログ−ディジタル変換器出力を格納する第１
   のメモリに加えて、符号判定器の出力を一旦格納して出
   力する第２のメモリを加えた構成であって、位相同期回
   路及び符号判定器はその動作の際に第１のメモリに格納
   された信号系列を格納された順序と同方向に読みだして
   識別動作し識別結果を前記第２のメモリに格納する第１
   の動作と、格納された順序とは時間的に逆方向に読みだ
   して識別動作し識別結果を前記第２のメモリに格納する
   第２の動作を行い、前記第２のメモリは前記第２の動作
   によって時間的に逆方向に識別された結果の後半部を時
   間的に順方向になるように並べ代えこれに続いて、前記
   第１の動作によって時間的に順方向に識別された結果の
   後半を同期整合をとって接続してデータ識別結果として
   出力することを特徴とする請求項（１）記載のデータ識
   別装置。
3. （３）データの開始を示す同期検出パターンと、終了を
   示す同期検出パターンと、その中間に配置された少なく
   とも１個以上の同期検出パターンとを持ち、全体の長さ
   がデータ識別器の位相同期回路の同期引き込み時間の２
   倍よりも長いことを特徴とするデータフォーマット。