JPH01147385A - 集積回路の構造検査用デバイス - Google Patents

集積回路の構造検査用デバイス

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JPH01147385A
JPH01147385A JP63263818A JP26381888A JPH01147385A JP H01147385 A JPH01147385 A JP H01147385A JP 63263818 A JP63263818 A JP 63263818A JP 26381888 A JP26381888 A JP 26381888A JP H01147385 A JPH01147385 A JP H01147385A
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JP
Japan
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circuit
memory
logic
decoder
gate
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Application number
JP63263818A
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English (en)
Inventor
Jacek Kowalski
ジャセク　コヴァルスキー
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STMicroelectronics SA
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics SA
SGS Thomson Microelectronics Inc
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Publication date
Application filed by SGS Thomson Microelectronics SA, SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics SA
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details

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  • General Engineering & Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路の構造検査用デバイスである。本発
明は、半導体の分野、さらに詳しく言えば、本人である
ことの証明、電子キー機能、銀行預金残高に関する情報
を含む情報の記憶等の様々な機能を果たす電子集積回路
を備えるメモリカード、いわゆる、ＩＣカードの分野に
適用される。
本発明は、これらの回路の構成を改良して、１つの回路
に集積される電子機能の密度を増大させることを可能に
するものである。
従来の技術 集積回路技術の進歩によって、ますます複雑で低コスト
の回路を設計することが可能になっている。これらの２
つの要因、複雑性とコストは、製造された回路の価格全
体に占める検査費用を相対的に増加させる。そこで、内
部検査回路を付加することが重要になりつつある。これ
らの検査回路によって、検査時間を短縮し、その結果、
集積回路全体の全コストを少なくすることができる。し
かし、この型の内部検査回路を加えると、回路全体の面
積が増大する。従って、これらの検査回路が装着される
ための面積を比較的小さくして、検査コストの減少が、
回路の製造コストの増大により無意味にならないように
しなければならない。
これは、回路の製造のコストが、実際に、この回路のサ
イズに関係するからである。すなわち、検査回路が大き
くなると、同時に製造される他の回路の数が少なくなる
か、もしくは、製造に使用される機械がより高性能のも
のでなければならず、従って、コストが高くなる。
検査のコストは、主に、検査時間に関連がある。
この検査時間を短縮するために、構造検査を行う。
構造検査は、集積回路の全機能の検査ではなく、むしろ
内部の論理ブロックの機能の検査に相応する。論理ブロ
ックは、各々、別々に検査される。
発明が解決しようとする課題 論理ブロックとは、入力と出力を備える回路と定義され
る。その人力に入力された信号に応えて、予想される出
力信号を生成しなければならない。
それ故、構造検査は、この形式の人力信号を入力して、
出力される出力信号の形式を検査する。しかし、現在の
集積回路の論理ブロックは、その人力及び／または出力
が集積回路の接続端子で終わるようには必ずしも形成さ
れない。それは、この集積回路全体が正常に動作してい
る限り、それぞれの論理ブロックによって出力され集積
回路制御信号によって活性化される信号は、多くの場合
、外部に引き出される必要がないからである。従って、
構造検査によって検査時間をかなり短縮し、また、可能
性のあるあらゆる状態での回路の動作を徹底的に調査す
ることが可能であっても、検査されるべき全論理ブロッ
クの全出力を外部に読み出すことが必要である。その結
果、かなり空間のロスがあり、集積回路全体がそれに応
じて複雑化することになる。結局、検査速度上の利点が
、空間のロスとそれによって製造される回路の容量が小
さくなることによって相殺される。
実際、この問題は、例えば、検査されるべき論理ブロッ
クの並列の出力から出力された信号を直列式に記憶する
ことのできるシフトレジスタを出力端子のために使用す
ることによって部分的に解決される。従って、回路内に
形成しなければならない接続端子の数は、この並列／直
列変換の割合で減少される。しかし、特にビット数、す
なわち、パルス信号数が大きい場合、シフトレジスタ自
体がかなり大きな空間を占める。
課題を解決するための手段 本発明では、検査されるべき集積回路のいくつかがメモ
リを備えることに着目することによって、上記の欠点を
解決した。これらのメモリのメモリセルへのアクセスを
実現するために、集積回路はデコーダを備えている。本
発明の着想は、これらの既に存在するデコーダを使用し
て、検査されるべき論理ブロックの人力及び／または出
力信号の分配を制御することにある。本発明では、論理
ブロックと直列に装着され、デコーダの出力によって制
御されるゲート回路を、メモリとこれらのデコーダの間
に配置するだけである。特定のアドレスデコードを行う
ことより、論理ブロックの全機能が、連続して検査され
るように、もしくは少なくともこの論理ブロックの機能
の遂行によって発生する信号が連続して考慮されるよう
に検査されるように、これらのゲート回路の動作を有効
化することができる。ある実施例では、メモリの出力回
路と直列に、このメモリの正常な機能を無効化する回路
と、論理機能の実行によって形成される信号の転送を活
性化する回路とを配置することによって、メモリの出力
回路でさえ検査信号の転送の手段として使用することが
できる。
従って、本発明によれば、論理機能を実行する論理ゲー
トと、論理ブロックに一連の論理検査信号を導入する手
段と、これらの論理ブロックを該検査信号が通過するこ
とによって形成される論理信号を出力する手段と、メモ
リと、このメモリのメモリセルにアクセスするためのデ
コーダとを備える集積回路の構造検査用デバイスであっ
て、上記の導入手段及び／または出力手段が、それぞれ
、上記論理ブロックの上流及び／または下流で該論理ブ
ロックに直列に接続されたゲート回路を備え、これらの
導入手段及び／または出力手段が上記メモリのデコーダ
によって制御されることを特徴とするデバイスを提供す
ることにある。
本発明は、添付図面を参照して行う以下の説明によって
より明らかとなろう。但し、これらの図面は、純粋に例
として示されたものであり、本発明を何ら限定するもの
ではない。
実施例 第１図は、本発明による集積回路の構造検査用デバイス
を示す。この集積回路は、実際には、参照番号１で示す
ような、入力２から５及び出力６から９を備える論理ブ
ロックを含む。更に、集積回路は、論理ブロックに一連
の論理テスト信号を導入する回路１０を備える。また、
論理ブロック内をテスト信号が通過したことによって生
じる論理信号を出力する手段１１．１２を備える。さら
に、メモリ１３を備える。このメモリの参照番号１４で
示したようなメモリセルには、アクセスデコーダによっ
てアクセスできる。説明を分かり易（するために、アク
セスデコーダは、公知のように、ビット線デコーダ１５
とワード線デコーダ１６を備える。これらの２つのデコ
ーダは、バス４７によって転送されたメモリセルのアド
レス信号を受ける。本発明の特徴は、導入手段及び／ま
たは出力手段、この場合は、手段手段が、論理ブロック
１の下流で、論理ブロック１に直列接続されたゲート回
路１１を備えることである。このゲート回路は、メモリ
のデコーダによって制御される。このメモリのデコーダ
は、実際に、ここではビット線デコーダ１５である。
本発明の好ましい例では、メモリの回路は、メモリのメ
モリセルの内容を読み出すための回路１７を備える。こ
の読み出し回路１７は、読み出した情報を転送する出力
１８を備える。その改良点は、出力１８に読み出された
情報信号の転送を無効化する回路１９を配置することで
ある。この無効化回路は、検査信号の転送を活性化する
回路１２と相補的な関係で動作する。ＡＮＤゲート２０
は、これらの読み出され、検査された情報の信号を受け
て、集積回路のその時の動作モード（ノーマル（正常）
モードもしくはテスト　（検査）モード）に応じて、２
つの信号を転送する。
メモリカード型の１実施例では、メモリ１３は、ＥＥＰ
ＲＯＭ型メモリセル１４を備える。このメモリセルは、
主に、フローティングゲート２２を備えるトランジスタ
２１によって構成されている。その制御ゲート２３はワ
ード線デコーダ１６の出力２４によって制御され、ソー
ス２５は主アース接続線２６に接続され、ドレイン２７
は制御トランジスタ２８のソースに接続されている。こ
の制御トランジスタ２８の制御ゲートは、ワード線選択
信号ＣＷＬを生成する回路に接続されている。制御トラ
ンジスタ２８のドレインは、ビット線２９に接続されて
いる。かくして、各メモリセル１４は、最終的に、ビッ
ト線２９とワード線２４の交点で特定される。第１図に
示した実施例は単純な例であり、メモリ１３の備えるビ
ット線は４つに限定されている。このように単純化した
のは、本発明をより理解し易くするためである。
ビット線が４つだけの場合、ビット線デコーダ１５は２
つのアドレスビットだけ、すなわち、ビットＣＯとＣ１
をデコードしなければならない。そのため、このデコー
ダ１５は、従来、階層的に組織された６つのトランジス
タ３０から３５によって構成された組を備え、信号Ｃ０
１Ｃ１、てＴ１及び’ＣＴを受ける。例えば、ＣＯ及び
Ｃ１が０の時、トランジスタ３２及び３０だけが直列接
続された同時に導通になるトランジスタである。従って
、この実施例では、ビット線２９は、単独で、メモリの
バイアス電位Ｖｃｃとメモリ読み出し回路１７０入力３
６に接続される。このバイアス電位ＶＣＣは、一般にバ
イアス命令信号ＷＲを受けるバイアストランジスタ３７
を備えるバイアス回路によって印加される。
第２図“ａ”から“ｊ”は、メモリを備える集積回路の
正常の動作と、この検査動作によって生じるこの動作の
変更のタイミング図である。正常な動作時、検査を有効
化する信号ＴＥＳＴは“０”であり、それと相補的な極
性の信号ＴＳＥＴは、”１”である（それぞれ第２図Ｃ
及び第２図すに示した）。かかる条件下では、その出力
にＴＳＥＴ信号によって制御されるトランジスタ３８を
備え、集積回路全体の供給電源電圧Ｖ。０によってバイ
アスされている活性化回路１２は、ゲート回路１１の出
力の状態に関係なく、ＡＮＤゲート２０の入力に“１”
の信号を送る。読み出し動作無効化回路１９は、この時
は不動作状態に置かれる。この回路は、例えば、そのト
ランジスタ４０の入力３９にＴＥＳＴ信号を受けること
によって、不動作状態にされる。
従って、無効化回路１９は、このとき、バス４７によっ
てデコーダ１５及び１６に転送されたアドレス信号ＣＯ
もしくはＣ１に応じて、メモリ読み出し回路１７によっ
て検出された信号を転送する。
メモリ管理回路の正常な機能は、信号ＣＬＫを供給する
クロック（図示せず）による同期下で組織される。この
クロックの信号のレートで、選択されたメモリセル１４
のフローティングゲートトランジスタ２１のフローティ
ングゲート２２のプログラミング状態に応じて、選択さ
れたビット線に印加される電位（例えば、ビット線２９
に印加される電位ＢＬ２９）　　は維持されるか、ブレ
ークダウンされる。この維持レベル信号もしくはブレー
クダウン信号は、通常、ゲート２０の出力に転送される
。無効化回路１９は、相補的な極性の信号によって制御
されているが、活性化回路１２のトランジスタ３８と同
様に動作するトランジスタ４０を備えている。
検査モードでの動作中、ＴＥＳＴ信号とＴＳＥＴ信号は
、正常モードでの極性とは反対の極性を有する。ゲート
回路１１はトランジスタ４１から４４によって形成され
たゲートを備える。これらのゲートの役割は、検査モー
ド動作中、論理ブロックの出力６から９から来た信号を
ゲート２０の入力に転送することである。トランジスタ
４１から４４は各々、ドレインとソースによって、活性
化回路１２の人力と論理ブロック１の対応する出力の間
に直列接続されている。トランジスタ４１から４４の制
御ゲートは、各々、デコーダ１５の参照番号２９で示す
ようなビット線の１つに接続されている。活性化回路１
２は、さらに、４つの入力と４つの別のトランジスタ４
８から５１を備えるＯＲゲートを有する。これらの別の
トランジスタ４８〜５１はすべて、共通の端子に接続さ
れている。この共通端子は、ゲート２０の入力とトラン
ジスタ３８のソースに接続されている。
また、これらのトランジスタ４８〜５１は、各々、論理
ブロック１の出力に現れる信号の転送を制御するトラン
ジスタ４１〜４４に接続されている。トランジスタ４８
〜５１の制御ゲートは、ＡＮＤゲート５２によって制御
されている。このＡＮＤゲートは、その入力にテスト信
号ＴＥＳＴとクロック信号ＣＬＫを受ける。第２図ｆは
、活性化回路１２が効果的にゲート回路１１を活性化し
た時の検査モード動作中の期間を示す。
プログラムされたセルに達するビット線（そこには、は
とんど常にプログラムされたセルがある）を放電させな
いように、もしくは、このビット線に接続されたセルへ
の電気的作用（このような電気的作用は、情報が保持さ
れている寿命を制限し、望ましくないプログラミングを
引き起こすことがある）を除去するために、全ワード線
の選択を制御する信号ＣＷＬは、検査動作中、“０”で
ある（第２図ｇ）。その結果は、メモリの各メモリセル
１４の制御トランジスタ２８の全部が、この検査期間オ
フにされている。従って、フローティングゲートトラン
ジスタ２１のドレイン２７は、ビット線に全部接続され
ていない。これらのドレイン接続線とフローティングゲ
ート間では、電荷の移動は全くない。ＣＷＬ信号を“０
”に設定すると、このようにメモリの全てのメモリセル
の選択を無効化することができる。従って、無効化回路
１９（この回路はＡＮＤゲート２０の動作を有効にする
出力信号を生成する）によりメモリの読み出しが無効化
されるだけでなく、また、メモリ１３自体も保護される
。
この検査モードでは、構造検査デバイスは、以下のよう
に動作する。回路１０は、論理ブロック１の人力２から
５にテスト人力信号を導入する。その時、この論理ブロ
ックの出力６から９は、この論理ブロックの機能を明ら
かにするレベルにされる。アドレスバス４７を介して、
ピント線２９のようなビット線が次々に選択される。従
って、トランジスタ４１から４４は、各々、順番に閉じ
られる。例えば、始点で、ＣＯとＣ１が０である時、ビ
ット線２９は、これらの信号ＣＯとＣ１がこの状態にあ
る間発生するクロックパルスＣＬＫの期間に対応する期
間の間、“１”である。この期間の間、４つのトランジ
スタ４８から５１によって形成されているＯＲゲートの
ように、トランジスタ４１は閉じられている（オンであ
る）。このＯＲゲートは、トランジスタ４８を介して、
論理ブロック１の出力６によって出力された信号を受け
る。次いで、この信号は、当然、ＡＮＤゲート２０に転
送される。
タロツク信号は、アドレス信号の値をインクリメントす
るのに使用されることがある。最初のクロックパルス６
２の後、次のクロックパルス６３で、信号ＣＤがフリッ
プし、一方、信号Ｃ１は保持されるようにすることがで
きる。この状態では、次のビット線、すなわち、ビット
線６４が選択される。
このビット線によって制御されるトランジスタ４２は、
その時オンになり、論理ブロック１の出カフに現れる信
号をＡＮＤゲート２０に転送することができる。このよ
うに続けて、論理ブロック１の出力に並列に現れる信号
を直列に転送することができる。必要ならば、回路１０
に導入される信号を変更して、動作を繰り返すことがあ
る。そのようにして検査シーケンスを完了すると、論理
ブロック１の動作についてより多くの知識が得られる。
検査すべき論理回路１の下流にゲート回路１１を配置し
て、本発明の説明を行った。しかし、導入回路１００代
わりに別のゲート回路を使用することも可能である。動
作は、上記と同様である。バス４７によってデコーダ１
５もしくはデコーダ１６に転送されたアドレス信号をデ
コードすることによって、この他のゲート回路の出力を
論理ブロック１の人力に接続することができる。また、
必要ならば、上記の実施例の活性化回路１２と同様の役
割を果たす別の活性化回路を使用して、この接続を行う
ことができる。分かり易くするために、この他のゲート
回路は、１組のトランジスタ５２．５３を備えるとする
。このトランジスタ５２．５３は、集積回路の供給電源
電圧ＶＣＣによって共通にバイアスされており、ワード
線デコーダ１６を介してそのゲートに受けるデコードさ
れたアドレスに応じて出力信号を転送する。論理ブロッ
ク１１の出力信号をそれらが形成する信号が読み出され
る時まで確実に保持するために記憶するフリップフロッ
プは、これらの出力と直列に配置される。しかし、これ
らのフリップフロップを配置しなくていいように、他の
デコーダ、すなわち、ワード線デコーダ１６は、検査信
号の導入を可能にするために使用されるのが好ましく、
一方、ビット線デコーダ１５は同時に検査された信号の
読み出しに使用される。
【図面の簡単な説明】
第１図は、本発明による構造検査用デバイスを図示した
ものであり、 第２図ａから第２図Ｊは、本発明によるデバイスを作動
させるために使用される信号のタイミング図である。 〈主な参照番号） １・・論理ブロック　　　２〜５・・人力６〜９・・出
力　　１０・・テスト信号導入回路１１・・ゲート回路
　　　　１２・・活性化回路１３・・メモリ　　　　　
　１４・・メモリセル１５・・ビット線デコーダ １６・・ワード線デコーダ １７・・読み出し回路　　　１８・・出力１９・・無効
化回路　　　　２０・・ＡＮＤゲート２１・・フローテ
ィングゲートトランジスタ２２・・フローティングゲー
ト ２３・・制御ゲート　　　　２４・・ワード線２５・・
ソース　　　　　　２６・・アース接続２７・・ドレイ
ン　　　２８・・制御トランジスタ２９・・ビット線　
　　　　４７・・バス５２・・ＡＮＤゲート　　　５３
・・クロックパルス５４・　・ビット線 ＣＷＬ・・ワード線選択信号 ＣＬＫ・・クロック信号 Ｃ０１Ｃ１・・・信号 ＷＲ・・・バイアス命令信号 ＴＥＳＴＳＴＳＥＴ・・・テスト信号 特許出願人　　工スジェーエスートムソンミクロエレク
トロニクスエス、アー。

Claims (6)

    【特許請求の範囲】
  1. （１）論理機能を実行する論理ゲートと、論理ブロック
    に一連の論理検査信号を導入する手段と、これらの論理
    ブロックを該検査信号が通過することによって形成され
    る論理信号を出力する手段と、メモリと、このメモリの
    メモリセルにアクセスするためのデコーダとを備える集
    積回路の構造検査用デバイスであって、上記の導入手段
    及び／または出力手段が、それぞれ、上記論理ブロック
    の上流及び／または下流で該論理ブロックに直列に接続
    されたゲート回路を備え、これらの導入手段及び／また
    は出力手段が上記メモリのデコーダによって制御される
    ことを特徴とするデバイス。
  2. （２）上記デコーダは、上記メモリの読み出し回路に接
    続されたビット線デコーダとワード線デコーダとを備え
    、上記ゲート回路は該ビット線デコーダによって制御さ
    れていることを特徴とする請求項１に記載のデバイス。
  3. （３）検査期間の間に上記メモリのメモリセルの全部の
    選択を無効化する手段を備えることを特徴とする請求項
    １もしくは２に記載のデバイス。
  4. （４）上記出力手段が、上記集積回路の出力回路を使用
    する手段を備えることを特徴とする請求項１もしくは２
    に記載のデバイス。
  5. （５）上記使用手段が、上記集積回路の正常な機能を無
    効化する手段と、検査の実施によって形成される信号の
    転送を活性化する手段とを備えることを特徴とする請求
    項４に記載のデバイス。
  6. （６）上記デコーダは、メモリ読み出し回路に接続され
    たビット線デコーダとワード線デコーダを備えており、
    該ワード線デコーダは別のゲート回路を介して上記導入
    手段に接続されていることを特徴とする請求項１もしく
    は２に記載のデバイス。
JP63263818A 1987-10-19 1988-10-19 集積回路の構造検査用デバイス Pending JPH01147385A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8714344 1987-10-19
FR8714344A FR2622019B1 (fr) 1987-10-19 1987-10-19 Dispositif de test structurel d'un circuit integre

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JPH01147385A true JPH01147385A (ja) 1989-06-09

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ID=9355909

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Application Number Title Priority Date Filing Date
JP63263818A Pending JPH01147385A (ja) 1987-10-19 1988-10-19 集積回路の構造検査用デバイス

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US (1) US5060198A (ja)
EP (1) EP0313430B1 (ja)
JP (1) JPH01147385A (ja)
KR (1) KR890007084A (ja)
DE (1) DE3864232D1 (ja)
FR (1) FR2622019B1 (ja)

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