JPH05102394A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05102394A JPH05102394A JP25997391A JP25997391A JPH05102394A JP H05102394 A JPH05102394 A JP H05102394A JP 25997391 A JP25997391 A JP 25997391A JP 25997391 A JP25997391 A JP 25997391A JP H05102394 A JPH05102394 A JP H05102394A
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- JP
- Japan
- Prior art keywords
- wiring
- flip
- signal
- semiconductor integrated
- flop
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】消費電力を増大させることなく、各単位回路ブ
ロック間の信号のスキューを低減し、必要な位相差，伝
達時間差を得る。 【構成】クロックドライバ１とフリップフロップ２ａ，
２ｂ，２ｃとの間に内部配線長５ｍｍの配線セル３を３
個，２個，１個、それぞれ対応して挿入する。
ロック間の信号のスキューを低減し、必要な位相差，伝
達時間差を得る。 【構成】クロックドライバ１とフリップフロップ２ａ，
２ｂ，２ｃとの間に内部配線長５ｍｍの配線セル３を３
個，２個，１個、それぞれ対応して挿入する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に１つの信号に従って複数の単位回路ブロックが
動作する構成の半導体集積回路装置に関する。
し、特に１つの信号に従って複数の単位回路ブロックが
動作する構成の半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置はいろいろな機能を
はたす多くの回路モジュールを含んでおり、これら回路
モジュールは、クロック信号に従って整然とその処理を
進めている。これら回路モジュールは、フリップフロッ
プ等の単位回路ブロックにクロック信号を受けて動作す
る場合が多い。
はたす多くの回路モジュールを含んでおり、これら回路
モジュールは、クロック信号に従って整然とその処理を
進めている。これら回路モジュールは、フリップフロッ
プ等の単位回路ブロックにクロック信号を受けて動作す
る場合が多い。
【０００３】例えばシフトレジスタでは、クロックドラ
イバから複数段のフリップフロップへクロック信号が伝
達されて動作する。この場合、クロック信号の配線長の
差による抵抗差で配線に信号の遅延差が生じ、クロック
信号のずれ（スキュー）が発生する。このスキューが発
生することによってフリップフロップが同時に動作しな
くなり、次段の回路が正常に動作しないことがある。
イバから複数段のフリップフロップへクロック信号が伝
達されて動作する。この場合、クロック信号の配線長の
差による抵抗差で配線に信号の遅延差が生じ、クロック
信号のずれ（スキュー）が発生する。このスキューが発
生することによってフリップフロップが同時に動作しな
くなり、次段の回路が正常に動作しないことがある。
【０００４】逆に、フリップフロップに入力するクロッ
ク信号がある位相のずれや信号の伝達時間差がないと次
段の回路が正常に動作しない場合もある。
ク信号がある位相のずれや信号の伝達時間差がないと次
段の回路が正常に動作しない場合もある。
【０００５】今、チップサイズを１４．０ｍｍ×１２．
０ｍｍとし、図４に示すように、クロックドライバ１か
らフリップフロップ２ａまでの素子間配線４の長さが１
ｍｍ，フリップフロップ２ｂまでの長さが６ｍｍ，フリ
ップフロップ２ｃまでの長さが１１ｍｍ，フリップフロ
ップ２ｄまでの長さが１６ｍｍであり、配線遅延時間が
２０ｐｓ／ｍｍとすると、それぞれの遅延時間は２０ｐ
ｓ，１２０ｐｓ，２２０ｐｓ，３２０ｐｓとなる。
０ｍｍとし、図４に示すように、クロックドライバ１か
らフリップフロップ２ａまでの素子間配線４の長さが１
ｍｍ，フリップフロップ２ｂまでの長さが６ｍｍ，フリ
ップフロップ２ｃまでの長さが１１ｍｍ，フリップフロ
ップ２ｄまでの長さが１６ｍｍであり、配線遅延時間が
２０ｐｓ／ｍｍとすると、それぞれの遅延時間は２０ｐ
ｓ，１２０ｐｓ，２２０ｐｓ，３２０ｐｓとなる。
【０００６】このような場合、各フリップフロップ２ａ
〜２ｄに同時にクロック信号を伝達する必要がある場合
には、一例として図５に示すように、基本遅延時間が５
０ｐｓのインバータセル５を、フリップフロップ２ａの
前段に６段、フリップフロップ２ｂの前段に４段、フリ
ップフロップ２ｃの前段に２段挿入し、伝達時間差を少
なくすることによってスキューを防止していた。
〜２ｄに同時にクロック信号を伝達する必要がある場合
には、一例として図５に示すように、基本遅延時間が５
０ｐｓのインバータセル５を、フリップフロップ２ａの
前段に６段、フリップフロップ２ｂの前段に４段、フリ
ップフロップ２ｃの前段に２段挿入し、伝達時間差を少
なくすることによってスキューを防止していた。
【０００７】また逆に、伝達時間差が必要な場合もイン
パータセルを用いていた。
パータセルを用いていた。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置では、スキューを低減させるため、あるい
は必要な位相差，伝達時間差をもたせるために、インバ
ータセル５を複数段設ける構成となっているので、使用
するインバータセルの数が多くなり、消費電力も増える
という問題点があった。
集積回路装置では、スキューを低減させるため、あるい
は必要な位相差，伝達時間差をもたせるために、インバ
ータセル５を複数段設ける構成となっているので、使用
するインバータセルの数が多くなり、消費電力も増える
という問題点があった。
【０００９】本発明の目的は、消費電力を増大させるこ
となくスキューの低減や必要な位相差，伝達時間差をも
たせることができる半導体集積回路装置を提供すること
にある。
となくスキューの低減や必要な位相差，伝達時間差をも
たせることができる半導体集積回路装置を提供すること
にある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
装置は、所定の信号を出力する信号源回路と、それぞれ
所定の位置に配置され前記信号に従って動作する複数の
単位回路ブロックと、これら各単位回路ブロックと前記
信号源回路との間に形成され前記信号を伝達する素子間
配線とを有する半導体集積回路装置において、前記複数
の単位回路ブロックのうちの所定の単位回路ブロックと
前記信号源回路との間の前記素子間配線を所定の位置で
切断し、この切断した素子間配線間に、入力端から出力
端までの長さが予め設定された長さで形成されたセル内
配線を備えた配線セルを少なくとも１つ挿入して前記単
位回路ブロックへの前記信号の伝達時間を調整するよう
にした構成を有している。
装置は、所定の信号を出力する信号源回路と、それぞれ
所定の位置に配置され前記信号に従って動作する複数の
単位回路ブロックと、これら各単位回路ブロックと前記
信号源回路との間に形成され前記信号を伝達する素子間
配線とを有する半導体集積回路装置において、前記複数
の単位回路ブロックのうちの所定の単位回路ブロックと
前記信号源回路との間の前記素子間配線を所定の位置で
切断し、この切断した素子間配線間に、入力端から出力
端までの長さが予め設定された長さで形成されたセル内
配線を備えた配線セルを少なくとも１つ挿入して前記単
位回路ブロックへの前記信号の伝達時間を調整するよう
にした構成を有している。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１（Ａ），（Ｂ）は本発明の第１の実施
例を示す配置図及びこの実施例の配線セルの平面図であ
る。
例を示す配置図及びこの実施例の配線セルの平面図であ
る。
【００１３】この実施例は、クロック信号を出力する信
号源回路のクロックドライバー１と、それぞれ所定の位
置に配置されクロック信号に従って動作する複数の単位
回路ブロックのフリップフロップ２ａ〜２ｄと、これら
各フリップフロップ２ａ〜２ｄとクロックドライバ１と
の間に形成されクロック信号を伝達する素子間配線４
と、フリップフロップ２ａ〜２ｄのうちの所定のフリッ
プフロップ２ａ，２ｂ，２ｃとクロックドライバ１の素
子間配線４を所定の位置で切断してこの切断した素子間
配線４間に挿入され、入力端から出力端までの長さが予
め設定された長さの５ｍｍに形成されたセル内配線３２
を備えた複数の配線セル３とを有し、これら複数の配線
セル３により、各フリップフロップ２ａ〜２ｄへのクロ
ック信号の伝達時間を調整するようにした構成となって
いる。
号源回路のクロックドライバー１と、それぞれ所定の位
置に配置されクロック信号に従って動作する複数の単位
回路ブロックのフリップフロップ２ａ〜２ｄと、これら
各フリップフロップ２ａ〜２ｄとクロックドライバ１と
の間に形成されクロック信号を伝達する素子間配線４
と、フリップフロップ２ａ〜２ｄのうちの所定のフリッ
プフロップ２ａ，２ｂ，２ｃとクロックドライバ１の素
子間配線４を所定の位置で切断してこの切断した素子間
配線４間に挿入され、入力端から出力端までの長さが予
め設定された長さの５ｍｍに形成されたセル内配線３２
を備えた複数の配線セル３とを有し、これら複数の配線
セル３により、各フリップフロップ２ａ〜２ｄへのクロ
ック信号の伝達時間を調整するようにした構成となって
いる。
【００１４】この配線セル３は、そのセルサイズが２４
０μｍ×１３２μｍの交差２層配線で配線長１６．５ｍ
ｍまで可能である。
０μｍ×１３２μｍの交差２層配線で配線長１６．５ｍ
ｍまで可能である。
【００１５】本実施例では、図４と同様に、チップサイ
ズが１４．０ｍｍ×１２．０ｍｍ，最大配線長が２０ｍ
ｍ，配線遅延時間が２０ｐｓ／ｍｍとする。また、スキ
ューが生じることによって誤動作する場合のスキュー防
止例を示す。
ズが１４．０ｍｍ×１２．０ｍｍ，最大配線長が２０ｍ
ｍ，配線遅延時間が２０ｐｓ／ｍｍとする。また、スキ
ューが生じることによって誤動作する場合のスキュー防
止例を示す。
【００１６】図４の場合、クロックドライバ１からフリ
ップフロップ２ａまでの配線長が１ｍｍ，フリップフロ
ップ２ｂまでの配線長が６ｍｍ，フリップフロップ２ｃ
までの配線長が１１ｍｍ，フリップフロップ２ｄまでの
配線長が１６ｍｍであり、それぞれの配線遅延時間は２
０ｐｓ，１２０ｐｓ，２２０ｐｓ，３２０ｐｓとなって
おり、フリップフロップ２ａとフリップフロップ２ｄと
のスキューが３００ｐｓあった。
ップフロップ２ａまでの配線長が１ｍｍ，フリップフロ
ップ２ｂまでの配線長が６ｍｍ，フリップフロップ２ｃ
までの配線長が１１ｍｍ，フリップフロップ２ｄまでの
配線長が１６ｍｍであり、それぞれの配線遅延時間は２
０ｐｓ，１２０ｐｓ，２２０ｐｓ，３２０ｐｓとなって
おり、フリップフロップ２ａとフリップフロップ２ｄと
のスキューが３００ｐｓあった。
【００１７】そこで、本実施例においては、配線長５ｍ
ｍの配線セル３を、フリップフロップ２ａの前段に３
段，フリップフロップ２ｂの前段に２段，フリップフロ
ップ２ｃの前段に１段設けることによりスキューをなく
すようにしている。
ｍの配線セル３を、フリップフロップ２ａの前段に３
段，フリップフロップ２ｂの前段に２段，フリップフロ
ップ２ｃの前段に１段設けることによりスキューをなく
すようにしている。
【００１８】また、図５のような場合、基本遅延時間が
５０ｐｓのインバータセル５の消費電力は３ｍＷとなる
ので、フリップフロップ２ａ〜２ｄの前段に配置された
１２個のインバートセル５で３６ｍＷの電力を消費する
が、本実施例はこれだけの消費電力を削減することがで
き、セル数も６個削減することができる。
５０ｐｓのインバータセル５の消費電力は３ｍＷとなる
ので、フリップフロップ２ａ〜２ｄの前段に配置された
１２個のインバートセル５で３６ｍＷの電力を消費する
が、本実施例はこれだけの消費電力を削減することがで
き、セル数も６個削減することができる。
【００１９】図２は本発明の第２の実施例を示す配置図
である。
である。
【００２０】本実施例は、フリップフロップ２ａ，２
ｂ，２ｃの前段に配線長１５ｍｍ，１０ｍｍ，５ｍｍの
配線セル３ａ，３ｂ，３をそれぞれ対応して配置したも
ので、セル数を更に３個減らすことができる。
ｂ，２ｃの前段に配線長１５ｍｍ，１０ｍｍ，５ｍｍの
配線セル３ａ，３ｂ，３をそれぞれ対応して配置したも
ので、セル数を更に３個減らすことができる。
【００２１】図３は本発明の第３の実施例を示す配置図
である。
である。
【００２２】本実施例では、配線セル３ｃの配線長を
７．５ｍｍとし、クロックドライバ１からフリップフロ
ップ２ａの前段に１つ、フリップフロップ２ａ，２ｂの
共通経路に１つ配置し、フリップフロップ２ｂの前段の
配線セル３ｄを２．５ｍｍにすることによって同様の効
果が得られる。
７．５ｍｍとし、クロックドライバ１からフリップフロ
ップ２ａの前段に１つ、フリップフロップ２ａ，２ｂの
共通経路に１つ配置し、フリップフロップ２ｂの前段の
配線セル３ｄを２．５ｍｍにすることによって同様の効
果が得られる。
【００２３】なお、位相や伝達時間をずらすことによっ
て次段の回路が正常に動作するような場合も同様にこれ
らを配線セルで調節することによって本発明の目的を達
成することができる。
て次段の回路が正常に動作するような場合も同様にこれ
らを配線セルで調節することによって本発明の目的を達
成することができる。
【００２４】
【発明の効果】以上説明したように本発明は、信号源回
路と単位回路ブロックとの間に所定の長さに形成された
セル内配線を備えた配線セルを挿入する構成とすること
により、消費電力を増大させることなくスキューの低減
や必要位相点、伝達時間差を持たせることができる効果
がある。
路と単位回路ブロックとの間に所定の長さに形成された
セル内配線を備えた配線セルを挿入する構成とすること
により、消費電力を増大させることなくスキューの低減
や必要位相点、伝達時間差を持たせることができる効果
がある。
【図１】本発明の第１の実施例を示す配置図及びこの実
施例を配線セルの平面図である。
施例を配線セルの平面図である。
【図２】本発明の第２の実施例を示す配置図である。
【図３】本発明の第２の実施例を示す配置図である。
【図４】従来のスキュー対策の施してない半導体集積回
路装置の一例を示す配置図である。
路装置の一例を示す配置図である。
【図５】従来のスキュー対策を施した半導体集積回路装
置の一例を示す配置図である。
置の一例を示す配置図である。
１ クロックドライバ ２ａ〜２ｄ フリップフロップ ３，３ａ〜３ｄ 配線セル ４ 素子間配線 ５ インバータセル ３２ セル内配線
Claims (1)
- 【請求項１】 所定の信号を出力する信号源回路と、そ
れぞれ所定の位置に配置され前記信号に従って動作する
複数の単位回路ブロックと、これら各単位回路ブロック
と前記信号源回路との間に形成され前記信号を伝達する
素子間配線とを有する半導体集積回路装置において、前
記複数の単位回路ブロックのうちの所定の単位回路ブロ
ックと前記信号源回路との間の前記素子間配線を所定の
位置で切断し、この切断した素子間配線間に、入力端か
ら出力端までの長さが予め設定された長さで形成された
セル内配線を備えた配線セルを少なくとも１つ挿入して
前記単位回路ブロックへの前記信号の伝達時間を調整す
るようにしたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25997391A JPH05102394A (ja) | 1991-10-08 | 1991-10-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25997391A JPH05102394A (ja) | 1991-10-08 | 1991-10-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102394A true JPH05102394A (ja) | 1993-04-23 |
Family
ID=17341504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25997391A Pending JPH05102394A (ja) | 1991-10-08 | 1991-10-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102394A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815380A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | 半導体集積回路装置 |
| US5896055A (en) * | 1995-11-30 | 1999-04-20 | Matsushita Electronic Industrial Co., Ltd. | Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines |
-
1991
- 1991-10-08 JP JP25997391A patent/JPH05102394A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815380A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | 半導体集積回路装置 |
| US5896055A (en) * | 1995-11-30 | 1999-04-20 | Matsushita Electronic Industrial Co., Ltd. | Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines |
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