JPH07221182A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07221182A JPH07221182A JP1026394A JP1026394A JPH07221182A JP H07221182 A JPH07221182 A JP H07221182A JP 1026394 A JP1026394 A JP 1026394A JP 1026394 A JP1026394 A JP 1026394A JP H07221182 A JPH07221182 A JP H07221182A
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- JP
- Japan
- Prior art keywords
- clock
- wiring
- input terminal
- cell
- semiconductor device
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 クロック信号の立ち上がりのなまりを小さく
し、クロック信号の立ち上がりのなまりによって生じる
ＩＯセルにおける誤動作を低減する。 【構成】 チップ１００内の周辺領域に１相クロック配
線４が正方形に配置されている。そして、１相クロック
配線４にクロック入力端子１およびＩＯセル５ａが接続
されている。ＩＯセル５ａは、クロック入力端子１が配
置された１相クロック配線４の一辺と対向する一辺に配
置されている。また、ＩＯセル５ａとクロック入力端子
１は配線６で接続されているので、クロック入力端子１
からのクロック信号をクロック配線６を介すことよっ
て、クロック入力端子１とＩＯセル５間の配線抵抗が低
減する。これにより、クロック信号の立ち上がりのなま
りが小さくなり、ＩＯセル５ａでの誤動作を低減するこ
とができる。
し、クロック信号の立ち上がりのなまりによって生じる
ＩＯセルにおける誤動作を低減する。 【構成】 チップ１００内の周辺領域に１相クロック配
線４が正方形に配置されている。そして、１相クロック
配線４にクロック入力端子１およびＩＯセル５ａが接続
されている。ＩＯセル５ａは、クロック入力端子１が配
置された１相クロック配線４の一辺と対向する一辺に配
置されている。また、ＩＯセル５ａとクロック入力端子
１は配線６で接続されているので、クロック入力端子１
からのクロック信号をクロック配線６を介すことよっ
て、クロック入力端子１とＩＯセル５間の配線抵抗が低
減する。これにより、クロック信号の立ち上がりのなま
りが小さくなり、ＩＯセル５ａでの誤動作を低減するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明はクロック信号により動作
する半導体装置に関するものである。
する半導体装置に関するものである。
【０００２】
【従来の技術】同期システムにおけるクロックの使い方
は、一般に１相クロック方式と、２相クロック方式とが
あるが、以下、１相クロック方式および２相クロック方
式の両方を採用した半導体装置を用いて、従来の半導体
装置を説明する。
は、一般に１相クロック方式と、２相クロック方式とが
あるが、以下、１相クロック方式および２相クロック方
式の両方を採用した半導体装置を用いて、従来の半導体
装置を説明する。
【０００３】図４は、従来の半導体装置の構成を示す図
である。図４において、１３は２相クロック配線で、チ
ップ１００内の周辺領域に配置しており、それぞれが複
数のＩＯセル１５に接続している。ＩＯセル１５は、チ
ップ１００と外部との入出力端子である。１４は１相ク
ロック配線で、２相クロック配線１３と同様にチップ１
００内の周辺領域に配置しており、それぞれが複数のＩ
Ｏセル１５に接続している。１１はクロック入力端子
で、１相クロック配線１４に接続している。１２はクロ
ックジェネレータで、クロック入力端子１１から入力さ
れるクロック信号から２相クロック信号を発生すること
ができる。そして、クロックジェネレータ１２は、クロ
ック入力端子１１、および２相クロック配線１３に接続
しており、２相クロック配線１３にそれぞれ別のクロッ
ク信号を与えることができる。
である。図４において、１３は２相クロック配線で、チ
ップ１００内の周辺領域に配置しており、それぞれが複
数のＩＯセル１５に接続している。ＩＯセル１５は、チ
ップ１００と外部との入出力端子である。１４は１相ク
ロック配線で、２相クロック配線１３と同様にチップ１
００内の周辺領域に配置しており、それぞれが複数のＩ
Ｏセル１５に接続している。１１はクロック入力端子
で、１相クロック配線１４に接続している。１２はクロ
ックジェネレータで、クロック入力端子１１から入力さ
れるクロック信号から２相クロック信号を発生すること
ができる。そして、クロックジェネレータ１２は、クロ
ック入力端子１１、および２相クロック配線１３に接続
しており、２相クロック配線１３にそれぞれ別のクロッ
ク信号を与えることができる。
【０００４】なお、１相クロック配線１４は正方形に配
置され、１相クロック配線１４の各辺の配線抵抗をそれ
ぞれ１.０ｒオーム（ｒは任意の定数）とする。また、
各辺の基板と配線間の容量をそれぞれ１.０ｃクーロン
（ｃは任意の定数）とする。そして、ＩＯセル１５ａお
よびクロック入力端子１１は、それぞれ１相クロック配
線１４の一辺の中央に位置し、対向する位置にある。
置され、１相クロック配線１４の各辺の配線抵抗をそれ
ぞれ１.０ｒオーム（ｒは任意の定数）とする。また、
各辺の基板と配線間の容量をそれぞれ１.０ｃクーロン
（ｃは任意の定数）とする。そして、ＩＯセル１５ａお
よびクロック入力端子１１は、それぞれ１相クロック配
線１４の一辺の中央に位置し、対向する位置にある。
【０００５】次に、クロック入力端子１１とＩＯセル１
５ａとの間の１相クロック配線１４における配線抵抗お
よび配線の容量について、説明する。
５ａとの間の１相クロック配線１４における配線抵抗お
よび配線の容量について、説明する。
【０００６】クロック入力端子１１とＩＯセル１５ａと
の間における１相クロック配線１４の配線抵抗は、０.
５ｒ＋１.０ｒ＋０.５ｒ＝２.０ｒ（オーム）の抵抗が
二つ並列に接続されていると考えることができる。した
がって、クロック入力端子１１とＩＯセル１５ａとの間
における１相クロック配線１４の配線抵抗をＲ2とする
と、オームの法則より、Ｒ2＝１.０ｒ（オーム）にな
る。また、クロック入力端子１１とＩＯセル１５ａとの
間における１相クロック配線１４の容量をＣ2とする
と、Ｃ2＝０.５ｃ＋１.０ｃ＋０.５ｃ＋０.５ｃ＋１.０
ｃ＋０.５ｃ＝４.０ｃ（クーロン）になる。図５は、ク
ロック入力端子１１とＩＯセル１５ａの間の１相クロッ
ク配線１４の配線抵抗および容量の集中定数回路モデル
図である。
の間における１相クロック配線１４の配線抵抗は、０.
５ｒ＋１.０ｒ＋０.５ｒ＝２.０ｒ（オーム）の抵抗が
二つ並列に接続されていると考えることができる。した
がって、クロック入力端子１１とＩＯセル１５ａとの間
における１相クロック配線１４の配線抵抗をＲ2とする
と、オームの法則より、Ｒ2＝１.０ｒ（オーム）にな
る。また、クロック入力端子１１とＩＯセル１５ａとの
間における１相クロック配線１４の容量をＣ2とする
と、Ｃ2＝０.５ｃ＋１.０ｃ＋０.５ｃ＋０.５ｃ＋１.０
ｃ＋０.５ｃ＝４.０ｃ（クーロン）になる。図５は、ク
ロック入力端子１１とＩＯセル１５ａの間の１相クロッ
ク配線１４の配線抵抗および容量の集中定数回路モデル
図である。
【０００７】以上のように構成された半導体装置の動作
について、図４〜図６を参照しながら説明する。
について、図４〜図６を参照しながら説明する。
【０００８】図６は、１相クロック配線１４を介して伝
搬されるクロック信号の、ＩＯセル１５ａにおける立ち
上がり時間と電源電圧との関係を示す図である。
搬されるクロック信号の、ＩＯセル１５ａにおける立ち
上がり時間と電源電圧との関係を示す図である。
【０００９】まず、クロック入力端子１１より入力され
たクロック信号が１相クロック配線１４を通って伝搬
し、ＩＯセル１５ａに到達する。このとき、クロック入
力端子１１にクロック信号として５Ｖの電源電圧を与
え、ＩＯセル１５ａにおける出力電圧が０Ｖから、ハイ
レベルとして読み取ることができる３.１６Ｖに達する
のに必要な立ち上がり時間をτ2とすると、τ2＝Ｒ2・
Ｃ2＝１.０ｒ・４.０ｃ＝４ｒｃになる。立ち上がり時
間と電圧との関係は図６に示すとおりとなる。
たクロック信号が１相クロック配線１４を通って伝搬
し、ＩＯセル１５ａに到達する。このとき、クロック入
力端子１１にクロック信号として５Ｖの電源電圧を与
え、ＩＯセル１５ａにおける出力電圧が０Ｖから、ハイ
レベルとして読み取ることができる３.１６Ｖに達する
のに必要な立ち上がり時間をτ2とすると、τ2＝Ｒ2・
Ｃ2＝１.０ｒ・４.０ｃ＝４ｒｃになる。立ち上がり時
間と電圧との関係は図６に示すとおりとなる。
【００１０】
【発明が解決しようとする課題】しかしながら、半導体
装置のチップ面積の増大によって配線が長くなったり、
高集積化に伴うプロセスの微細化によって配線幅が狭く
なってしまうと、容量Ｃ 2が増加したり、配線抵抗Ｒ2が
増加したりするようになる。一方、クロック入力端子１
１から１相クロック配線１４を介して伝搬されるクロッ
ク信号のＩＯセル１５ａでの立ち上がり時間τ2は、ク
ロック入力端子１１とＩＯセル１５ａとの間の１相クロ
ック配線１４の配線抵抗Ｒ2および容量Ｃ2に比例してい
る。
装置のチップ面積の増大によって配線が長くなったり、
高集積化に伴うプロセスの微細化によって配線幅が狭く
なってしまうと、容量Ｃ 2が増加したり、配線抵抗Ｒ2が
増加したりするようになる。一方、クロック入力端子１
１から１相クロック配線１４を介して伝搬されるクロッ
ク信号のＩＯセル１５ａでの立ち上がり時間τ2は、ク
ロック入力端子１１とＩＯセル１５ａとの間の１相クロ
ック配線１４の配線抵抗Ｒ2および容量Ｃ2に比例してい
る。
【００１１】したがって、従来の半導体装置では、１相
クロック配線１４のクロック配線抵抗Ｒ2および容量Ｃ2
が増加すると、ＩＯセルの電圧が３.１６Ｖに達するの
にかかる時間が長くなる（以下、電圧が３.１６Ｖに達
するのにかかる時間が長くなることを、クロック信号の
なまりが大きくなるという）。さらに、クロック信号の
なまりが大きくなるのに伴って、半導体装置に誤動作が
発生しやすくなるという問題点があった。
クロック配線１４のクロック配線抵抗Ｒ2および容量Ｃ2
が増加すると、ＩＯセルの電圧が３.１６Ｖに達するの
にかかる時間が長くなる（以下、電圧が３.１６Ｖに達
するのにかかる時間が長くなることを、クロック信号の
なまりが大きくなるという）。さらに、クロック信号の
なまりが大きくなるのに伴って、半導体装置に誤動作が
発生しやすくなるという問題点があった。
【００１２】本発明の半導体装置は上記課題を解決する
もので、ＩＯセル１５ａにおけるクロック信号の立ち上
がりのなまりを低減させ、クロック信号のなまりによっ
て生じる誤動作を低減することができるものである。
もので、ＩＯセル１５ａにおけるクロック信号の立ち上
がりのなまりを低減させ、クロック信号のなまりによっ
て生じる誤動作を低減することができるものである。
【００１３】
【課題を解決するための手段】本発明は上記課題を解決
するために、半導体装置内周辺に配置されたクロック配
線の一辺に位置するクロック入力端子と、クロック入力
端子と対向するクロック配線の一辺に位置する入出力端
子と、クロック入力端子と入出力端子を接続する配線と
で構成されるものである。
するために、半導体装置内周辺に配置されたクロック配
線の一辺に位置するクロック入力端子と、クロック入力
端子と対向するクロック配線の一辺に位置する入出力端
子と、クロック入力端子と入出力端子を接続する配線と
で構成されるものである。
【００１４】
【作用】本発明は上記した構成により、クロック入力端
子と対向する位置にある入出力端子を接続した配線を備
えているので、クロック入力端子と入出力端子間の配線
抵抗を低減することができる。
子と対向する位置にある入出力端子を接続した配線を備
えているので、クロック入力端子と入出力端子間の配線
抵抗を低減することができる。
【００１５】
【実施例】以下、本発明の半導体装置の一実施例につい
て、図１を参照しながら説明する。
て、図１を参照しながら説明する。
【００１６】図１は、本発明の半導体装置の一実施例の
構成を示す図である。図１において、３，４は２相クロ
ック配線で、チップ１００内周辺に配置しており、それ
ぞれが複数のＩＯセル５に接続している。ＩＯセル５
は、チップ１００と外部との入出力端子である。１はク
ロック入力端子で、１相クロック配線４と接続してお
り、内部にフリップフロップ回路を有している。なお、
クロック入力端子１は２相クロック配線３には接続して
いない。２はクロックジェネレータで、クロック入力端
子１から入力されるクロック信号から２相のクロック信
号を発生することができ、２相クロック配線３にそれぞ
れ別のクロック信号を与えることができる。さらに、ク
ロック入力端子１およびＩＯセル５ａは配線６で接続さ
れている。
構成を示す図である。図１において、３，４は２相クロ
ック配線で、チップ１００内周辺に配置しており、それ
ぞれが複数のＩＯセル５に接続している。ＩＯセル５
は、チップ１００と外部との入出力端子である。１はク
ロック入力端子で、１相クロック配線４と接続してお
り、内部にフリップフロップ回路を有している。なお、
クロック入力端子１は２相クロック配線３には接続して
いない。２はクロックジェネレータで、クロック入力端
子１から入力されるクロック信号から２相のクロック信
号を発生することができ、２相クロック配線３にそれぞ
れ別のクロック信号を与えることができる。さらに、ク
ロック入力端子１およびＩＯセル５ａは配線６で接続さ
れている。
【００１７】なお、本実施例では、１相クロック配線４
は正方形に配置され、各辺の配線抵抗はそれぞれ１.０
ｒオーム（ｒは任意の定数）とする。また、各辺の基板
と配線間との容量はそれぞれ１.０ｃクーロン（ｃは任
意の定数）とする。そして、ＩＯセル５ａおよびクロッ
ク入力端子１は、それぞれ１相クロック配線４の一辺の
真ん中に位置し、対向する位置にあるものとする。ま
た、配線６の配線抵抗も１.０ｒオームとし、配線６の
基板と配線間との容量は１.０ｃクーロンとする。
は正方形に配置され、各辺の配線抵抗はそれぞれ１.０
ｒオーム（ｒは任意の定数）とする。また、各辺の基板
と配線間との容量はそれぞれ１.０ｃクーロン（ｃは任
意の定数）とする。そして、ＩＯセル５ａおよびクロッ
ク入力端子１は、それぞれ１相クロック配線４の一辺の
真ん中に位置し、対向する位置にあるものとする。ま
た、配線６の配線抵抗も１.０ｒオームとし、配線６の
基板と配線間との容量は１.０ｃクーロンとする。
【００１８】次に、クロック入力端子１とＩＯセル５ａ
の間の配線抵抗および容量について、説明する。
の間の配線抵抗および容量について、説明する。
【００１９】クロック入力端子１とＩＯセル５ａの間の
配線抵抗は、０.５ｒ＋１.０ｒ＋０.５ｒ＝２.０ｒ（オ
ーム）の抵抗が二つ、１.０ｒ（オーム）の抵抗が一
つ、合計三つの抵抗が並列に接続されていると考えるこ
とができる。したがって、クロック入力端子１とＩＯセ
ル５ａとの間の配線抵抗をＲ1とすると、オームの法則
より、Ｒ1＝０.５ｒ（オーム）になる。また、クロック
入力端子１とＩＯセル５ａとの間の容量をＣ1とする
と、Ｃ1＝０.５ｃ＋１.０ｃ＋０.５ｃ＋０.５ｃ＋１.０
ｃ＋０.５ｃ＋１.０ｃ＝５.０ｃ（クーロン）になる。
図２に、クロック入力端子１とＩＯセル５ａとの間の配
線抵抗および容量を集中定数で表した等価回路を示す。
配線抵抗は、０.５ｒ＋１.０ｒ＋０.５ｒ＝２.０ｒ（オ
ーム）の抵抗が二つ、１.０ｒ（オーム）の抵抗が一
つ、合計三つの抵抗が並列に接続されていると考えるこ
とができる。したがって、クロック入力端子１とＩＯセ
ル５ａとの間の配線抵抗をＲ1とすると、オームの法則
より、Ｒ1＝０.５ｒ（オーム）になる。また、クロック
入力端子１とＩＯセル５ａとの間の容量をＣ1とする
と、Ｃ1＝０.５ｃ＋１.０ｃ＋０.５ｃ＋０.５ｃ＋１.０
ｃ＋０.５ｃ＋１.０ｃ＝５.０ｃ（クーロン）になる。
図２に、クロック入力端子１とＩＯセル５ａとの間の配
線抵抗および容量を集中定数で表した等価回路を示す。
【００２０】以上のように構成された半導体装置の動作
について、図１〜図３を参照しながら説明する。
について、図１〜図３を参照しながら説明する。
【００２１】図３は、クロック入力端子１から入力され
るクロック信号のＩＯセル５ａにおける立ち上がり時間
と電圧との関係を示す図である。
るクロック信号のＩＯセル５ａにおける立ち上がり時間
と電圧との関係を示す図である。
【００２２】まず、クロック入力端子１より入力された
クロック信号が１相クロック配線４および配線６を通っ
て各ＩＯセルを介して伝搬し、ＩＯセル５ａへ到達す
る。同時に、クロックジェネレータ２にもクロック信号
は供給され、クロックジェネレータ２で発生した２相の
クロック信号が２相クロック配線３に供給される。
クロック信号が１相クロック配線４および配線６を通っ
て各ＩＯセルを介して伝搬し、ＩＯセル５ａへ到達す
る。同時に、クロックジェネレータ２にもクロック信号
は供給され、クロックジェネレータ２で発生した２相の
クロック信号が２相クロック配線３に供給される。
【００２３】なお、本実施例では１相クロック配線４お
よび配線６を介して伝搬されるクロック信号を用いて説
明しており、２相クロック配線３のクロック信号の伝搬
動作については、説明を省略する。
よび配線６を介して伝搬されるクロック信号を用いて説
明しており、２相クロック配線３のクロック信号の伝搬
動作については、説明を省略する。
【００２４】続いて、クロック入力端子１から入力され
たクロック信号が、ＩＯセル５ａへ伝搬されるときの、
ＩＯセル５ａにおける電圧と時間の関係について説明す
る。
たクロック信号が、ＩＯセル５ａへ伝搬されるときの、
ＩＯセル５ａにおける電圧と時間の関係について説明す
る。
【００２５】クロック入力端子１にクロック信号として
５Ｖの電源電圧を与えるとする。ＩＯセル５ａにおける
出力電圧が０Ｖから、ハイレベルとして読み取ることが
できる３.１６Ｖに達するのに必要な立ち上がり時間を
τ1とすると、τ1＝Ｒ1・Ｃ1になる。また、上述のよう
に、Ｒ1＝１.０ｒ、Ｃ1＝５.０ｃであるので、τ1＝０.
５ｒ・５.０ｃ＝２.５ｒｃになる。したがって、ＩＯセ
ル５ａにおける電圧と時間の関係を表すと、図３のよう
になる。
５Ｖの電源電圧を与えるとする。ＩＯセル５ａにおける
出力電圧が０Ｖから、ハイレベルとして読み取ることが
できる３.１６Ｖに達するのに必要な立ち上がり時間を
τ1とすると、τ1＝Ｒ1・Ｃ1になる。また、上述のよう
に、Ｒ1＝１.０ｒ、Ｃ1＝５.０ｃであるので、τ1＝０.
５ｒ・５.０ｃ＝２.５ｒｃになる。したがって、ＩＯセ
ル５ａにおける電圧と時間の関係を表すと、図３のよう
になる。
【００２６】このように本実施例の半導体装置によれ
ば、クロック入力端子１とＩＯセル５ａ間の配線抵抗を
低減することができ、ＩＯセル５ａに供給されるクロッ
ク信号が、３.１６Ｖに達するのに必要な時間を、従来
の４ｒｃから２.５ｒｃに短縮することができる。
ば、クロック入力端子１とＩＯセル５ａ間の配線抵抗を
低減することができ、ＩＯセル５ａに供給されるクロッ
ク信号が、３.１６Ｖに達するのに必要な時間を、従来
の４ｒｃから２.５ｒｃに短縮することができる。
【００２７】なお、上記実施例では、ＩＯセルは入出力
端子として説明したが、入力専用端子であってもなんら
問題はない。
端子として説明したが、入力専用端子であってもなんら
問題はない。
【００２８】また、上記実施例では、１相クロック配線
４についてのみ説明したが、２相クロック配線３に上記
構成を採用しても同様の効果が得られるのは明らかであ
る。
４についてのみ説明したが、２相クロック配線３に上記
構成を採用しても同様の効果が得られるのは明らかであ
る。
【００２９】上記実施例では、１相クロック配線４を正
方形に配置しているが、一実施例であって、必ずしも正
方形に配置されているとは限らない。
方形に配置しているが、一実施例であって、必ずしも正
方形に配置されているとは限らない。
【００３０】
【発明の効果】本発明によればクロック入力端子と、ク
ロック入力端子に対向する位置にある入出力端子を接続
しているので、クロック入力端子と入出力端子間の配線
抵抗を低減することができ、入出力端子におけるクロッ
ク信号の立ち上がり時間を短くすることができる。
ロック入力端子に対向する位置にある入出力端子を接続
しているので、クロック入力端子と入出力端子間の配線
抵抗を低減することができ、入出力端子におけるクロッ
ク信号の立ち上がり時間を短くすることができる。
【００３１】したがって、クロック信号の伝達遅延によ
って発生する、入出力端子におけるデータのやりとりの
誤動作を低減できる優れた半導体装置を提供できる。
って発生する、入出力端子におけるデータのやりとりの
誤動作を低減できる優れた半導体装置を提供できる。
【図１】本発明の一実施例の半導体装置の構成を示す図
【図２】本発明の一実施例の半導体装置における集中定
数回路モデル図
数回路モデル図
【図３】本発明の一実施例の半導体装置のＩＯセル５ａ
における立ち上がり時間と電圧との関係を示す図
における立ち上がり時間と電圧との関係を示す図
【図４】従来の半導体装置の構成を示す図
【図５】従来の半導体装置における集中定数回路モデル
図
図
【図６】従来の半導体装置のＩＯセル１５ａにおける立
ち上がり時間と電圧との関係を示す図
ち上がり時間と電圧との関係を示す図
１ クロック入力端子 ２ クロックジェネレータ ３ ２相クロック配線 ４ １相クロック配線 ５ ＩＯセル ６ 配線 １１ クロック入力端子 １２ クロックジェネレータ １３ ２相クロック配線 １４ １相クロック配線 １５ ＩＯセル １００ チップ
Claims (1)
- 【請求項１】 半導体装置内の周辺領域に配置されたク
ロック配線と、前記クロック配線に接続されたクロック
入力端子と、前記クロック入力端子が配置された前記ク
ロック配線の一辺と対向する前記クロック配線の一辺に
配置された入出力端子と、前記入出力端子と前記クロッ
ク入力端子を接続する配線とを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026394A JPH07221182A (ja) | 1994-02-01 | 1994-02-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026394A JPH07221182A (ja) | 1994-02-01 | 1994-02-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221182A true JPH07221182A (ja) | 1995-08-18 |
Family
ID=11745434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026394A Pending JPH07221182A (ja) | 1994-02-01 | 1994-02-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221182A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012022324A (ja) * | 2011-08-01 | 2012-02-02 | Hitachi Displays Ltd | ドライバ |
| JP2013210646A (ja) * | 2013-05-08 | 2013-10-10 | Japan Display Inc | ドライバ |
| US9372375B2 (en) | 2000-07-25 | 2016-06-21 | Japan Display Inc. | Liquid crystal display device |
-
1994
- 1994-02-01 JP JP1026394A patent/JPH07221182A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9372375B2 (en) | 2000-07-25 | 2016-06-21 | Japan Display Inc. | Liquid crystal display device |
| JP2012022324A (ja) * | 2011-08-01 | 2012-02-02 | Hitachi Displays Ltd | ドライバ |
| JP2013210646A (ja) * | 2013-05-08 | 2013-10-10 | Japan Display Inc | ドライバ |
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