JPH0444968B2 - - Google Patents
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- Publication number
- JPH0444968B2 JPH0444968B2 JP60151985A JP15198585A JPH0444968B2 JP H0444968 B2 JPH0444968 B2 JP H0444968B2 JP 60151985 A JP60151985 A JP 60151985A JP 15198585 A JP15198585 A JP 15198585A JP H0444968 B2 JPH0444968 B2 JP H0444968B2
- Authority
- JP
- Japan
- Prior art keywords
- data transmission
- type
- output
- transfer control
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Information Transfer Systems (AREA)
Description
〔産業上の利用分野〕
この発明は、主として非同期動作するシステム
間でデータ伝送を行なうデータ伝送装置に関する
ものである。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつた（インタフエイス
1984年８月号第268頁〜第270頁参照）。例えば、
非同期に動作するＡシステムとＢシステム間でデ
ータ伝送を行なう場合には、第３図に示されるよ
うに、Ａシステム１の出力とＢシステム２の入力
との間にFIFOメモリ３を接続し、Ａシステム１
の出力をバツフアする構成がとられる。また複数
の非同期自システム間でデータ伝送を行なう場合
には、第４図に示されるように、各非同期システ
ム４〜７間にFIFOメモリ８〜１０を接続する構
成がとられる。 ところで従来のデータ伝送装置では、FIFOメ
モリは単にデータのバツフア機能を有するだけで
あるので、このようなFIFOメモリを非同期シス
テム間のデータ伝送に用いるようにすると複数の
非同期システムを直列的にしか接続することがで
きず、そのためFIFOメモリによつて接続された
全体システムは単純なカスケード接続によるパイ
プライン処理機構を構築するにすぎず、その自由
度が極めて低いという問題があつた。 これに対し、本件出願人は、非同期システム間
を接続して全体データを構築する際に大きな自由
度を与えることのできるデータ伝送装置を開発
し、出願している（特願昭60−33035号、特願昭
60−33036号参照）。これは非同期自走式シフトレ
ジスタを用いて入力データ伝送路、出力データ伝
送路、分岐データ伝送路、合流データ伝送路を構
成し、入力データ伝送路上のデータが分岐すべき
データであるか否かを分岐判定手段で判定し、分
岐すべきデータであるときはこのデータを入力デ
ータ伝送路から分岐データ伝送路に与え、それ以
外のときは入力データ伝送路上のデータを出力デ
ータ伝送路に与えるようにし、一方、入力及び出
力データ伝送路上に空きバツフアがあるときは合
流データ伝送路上のデータ出力データ伝送路に与
えるようにし、これらにより非同期システムを直
列的のみならず並列的にも接続できるようにした
ものである。 ここで第５図及び第６図は入力データ伝送路、
出力データ伝送路及び分岐データ伝送路に用いら
れる非同期自走式シフトレジスタの一例を示す。
第５図において、１１は並列データラツチ、１２
は３入力NAND１３，２入力NAND１４，１５
によつて構成され、並列データラツチ１１に立上
りエツジトリガを与える転送制御回路（以下Ｃ素
子と記す）である。非同期自走式シフトレジスタ
とは、入力されたデータを次段のレジスタが空い
ていることを条件としてシフトクロツクを用いず
に自動的に出力方向にシフトしていくようなレジ
スタをいい、データのバツフア機能を有するもの
である。そしてこの非同期自走式シフトレジスタ
は並列データラツチ１１とＣ素子１２とから構成
され、Ｃ素子１２はP0，P3の２つの入力を受け、
P1，P2の２つの出力を出すものであり、Ｃ素子
１２の内部状態はこの４つの信号PO〜P3の状態
によつて決定され、下表に示すようにS0〜S8の９
つの状態をとる。なお以下の説明では、論理値の
０，１は各々信号値のローレベル，ハイレベルに
相当するものとする。
間でデータ伝送を行なうデータ伝送装置に関する
ものである。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつた（インタフエイス
1984年８月号第268頁〜第270頁参照）。例えば、
非同期に動作するＡシステムとＢシステム間でデ
ータ伝送を行なう場合には、第３図に示されるよ
うに、Ａシステム１の出力とＢシステム２の入力
との間にFIFOメモリ３を接続し、Ａシステム１
の出力をバツフアする構成がとられる。また複数
の非同期自システム間でデータ伝送を行なう場合
には、第４図に示されるように、各非同期システ
ム４〜７間にFIFOメモリ８〜１０を接続する構
成がとられる。 ところで従来のデータ伝送装置では、FIFOメ
モリは単にデータのバツフア機能を有するだけで
あるので、このようなFIFOメモリを非同期シス
テム間のデータ伝送に用いるようにすると複数の
非同期システムを直列的にしか接続することがで
きず、そのためFIFOメモリによつて接続された
全体システムは単純なカスケード接続によるパイ
プライン処理機構を構築するにすぎず、その自由
度が極めて低いという問題があつた。 これに対し、本件出願人は、非同期システム間
を接続して全体データを構築する際に大きな自由
度を与えることのできるデータ伝送装置を開発
し、出願している（特願昭60−33035号、特願昭
60−33036号参照）。これは非同期自走式シフトレ
ジスタを用いて入力データ伝送路、出力データ伝
送路、分岐データ伝送路、合流データ伝送路を構
成し、入力データ伝送路上のデータが分岐すべき
データであるか否かを分岐判定手段で判定し、分
岐すべきデータであるときはこのデータを入力デ
ータ伝送路から分岐データ伝送路に与え、それ以
外のときは入力データ伝送路上のデータを出力デ
ータ伝送路に与えるようにし、一方、入力及び出
力データ伝送路上に空きバツフアがあるときは合
流データ伝送路上のデータ出力データ伝送路に与
えるようにし、これらにより非同期システムを直
列的のみならず並列的にも接続できるようにした
ものである。 ここで第５図及び第６図は入力データ伝送路、
出力データ伝送路及び分岐データ伝送路に用いら
れる非同期自走式シフトレジスタの一例を示す。
第５図において、１１は並列データラツチ、１２
は３入力NAND１３，２入力NAND１４，１５
によつて構成され、並列データラツチ１１に立上
りエツジトリガを与える転送制御回路（以下Ｃ素
子と記す）である。非同期自走式シフトレジスタ
とは、入力されたデータを次段のレジスタが空い
ていることを条件としてシフトクロツクを用いず
に自動的に出力方向にシフトしていくようなレジ
スタをいい、データのバツフア機能を有するもの
である。そしてこの非同期自走式シフトレジスタ
は並列データラツチ１１とＣ素子１２とから構成
され、Ｃ素子１２はP0，P3の２つの入力を受け、
P1，P2の２つの出力を出すものであり、Ｃ素子
１２の内部状態はこの４つの信号PO〜P3の状態
によつて決定され、下表に示すようにS0〜S8の９
つの状態をとる。なお以下の説明では、論理値の
０，１は各々信号値のローレベル，ハイレベルに
相当するものとする。
この発明に係るデータ伝送装置は、少なくとも
片側が非速度独立型のものである隣接する２つの
Ｃ素子間に、前段、後段のＣ素子の制御信号を後
段、前段のＣ素子に各々所定のタイミングで与え
るインタフエースを設けたものである。 〔作用〕 この発明においては、種類や速度の異なるＣ素
子間にインタフエースを設けたことから、Ｃ素子
には所定のタイミングで制御信号が入力され、Ｃ
素子は正確な動作を行なうものである。 〔実施例〕 以下、本発明の実施例を図について説明する。 第１図は本発明の一実施例によるデータ伝送装
置を示す。図において、第５図、第８図、第９図
と同一符号は同図と同一のものを示し、２２は第
１、第３形のＣ素子１２，１７間に設けられたイ
ンタフエースで、該インタフエース２２はフリツ
プフロツプ２３，２４及び負論理ORゲート２５
によつて構成されている。 次に動作について説明する。 あらかじめＣ素子１２，１７ａ，１７及びフリ
ツプフロツプ２３，２４はリセツトされているも
のとする。データ伝送路に入力されたデータがＣ
素子１２の段まで来ると、このＣ素子１２のP2
出力は０から１になり、フリツプフロツプ２３の
クロツク入力は１、そのＱ出力も１になり、これ
がP0入力として次段のＣ素子１７ａに与えられ、
データはＣ素子１７ａの段にラツチされる。Ｃ素
子１７ａのP2出力が１となり、P1出力が０とな
ることによつて、フリツプフロツプ２３はリセツ
トされ、Ｑ出力が０となる。Ｃ素子１７ａのP2
出力が１となることにより、Ｃ素子１７のP0入
力が１となり、P2出力１、P1出力が０となる。
このＣ素子１７のP1出力０により、即ちＣ素子
１７ａのP3入力０となり、これを受けてＣ素子
１７ａのP1出力が１となる。このＣ素子１７ａ
のP1出力が１になることによつてフリツプフロ
ツプ２４はＣ素子１２のP2出力（現在はまだ１）
をラツチし、出力が０となる。このフリツプフ
ロツプ２４の出力が、Ｃ素子１２のP3入力に
入ることによつて、Ｃ素子１２のP2出力が０と
なり、P1出力が１となる。Ｃ素子１２のP2出力
が０になると、フリツプフロツプ２４はリセツト
され、フリツプフロツプ２４の出力は１とな
る。 以上のような本実施例の装置では、速度依存型
の第１形Ｃ素子と速度独立型の第３形Ｃ素子の間
にフリツプフロツプからなるインタフエースを設
け、第１又は第３形Ｃ素子の制御信号を所定のタ
イミングで第３又は第１形Ｃ素子に与えるように
したので、第１形Ｃ素子と第３形Ｃ素子間で所定
タイミングで制御信号のやり取りを行なうことが
でき、正確なデータ伝送が可能である。 また第２図は本発明の他の実施例を示し、この
実施例では前段の第３形Ｃ素子１７と次段の第１
形Ｃ素子１２との間にインタフエース２２を設け
るようにしている。 なお上記実施例では第１形Ｃ素子及び第３形Ｃ
素子を接続する場合について説明したが、本発明
は第１形Ｃ素子と第２形Ｃ素子、第２形Ｃ素子と
第３形Ｃ素子とを接続する場合についても同様に
適用でき、又第１形Ｃ素子同志あるいは第２形Ｃ
素子同志を接続する場合において素子の動作速度
が異なる場合にも同様に適用できる。 〔発明の効果〕 以上のように、本発明に係るデータ伝送装置に
よれば、少なくとも片側が非速度独立型のもので
ある隣接する２つのＣ素子間に、前段、後段のＣ
素子の制御信号を後段、前段のＣ素子に各々所定
のタイミングで与えるインタフエースを設けるよ
うにしたので、正確かつ確実なデータ伝送を保証
できる効果がある。
片側が非速度独立型のものである隣接する２つの
Ｃ素子間に、前段、後段のＣ素子の制御信号を後
段、前段のＣ素子に各々所定のタイミングで与え
るインタフエースを設けたものである。 〔作用〕 この発明においては、種類や速度の異なるＣ素
子間にインタフエースを設けたことから、Ｃ素子
には所定のタイミングで制御信号が入力され、Ｃ
素子は正確な動作を行なうものである。 〔実施例〕 以下、本発明の実施例を図について説明する。 第１図は本発明の一実施例によるデータ伝送装
置を示す。図において、第５図、第８図、第９図
と同一符号は同図と同一のものを示し、２２は第
１、第３形のＣ素子１２，１７間に設けられたイ
ンタフエースで、該インタフエース２２はフリツ
プフロツプ２３，２４及び負論理ORゲート２５
によつて構成されている。 次に動作について説明する。 あらかじめＣ素子１２，１７ａ，１７及びフリ
ツプフロツプ２３，２４はリセツトされているも
のとする。データ伝送路に入力されたデータがＣ
素子１２の段まで来ると、このＣ素子１２のP2
出力は０から１になり、フリツプフロツプ２３の
クロツク入力は１、そのＱ出力も１になり、これ
がP0入力として次段のＣ素子１７ａに与えられ、
データはＣ素子１７ａの段にラツチされる。Ｃ素
子１７ａのP2出力が１となり、P1出力が０とな
ることによつて、フリツプフロツプ２３はリセツ
トされ、Ｑ出力が０となる。Ｃ素子１７ａのP2
出力が１となることにより、Ｃ素子１７のP0入
力が１となり、P2出力１、P1出力が０となる。
このＣ素子１７のP1出力０により、即ちＣ素子
１７ａのP3入力０となり、これを受けてＣ素子
１７ａのP1出力が１となる。このＣ素子１７ａ
のP1出力が１になることによつてフリツプフロ
ツプ２４はＣ素子１２のP2出力（現在はまだ１）
をラツチし、出力が０となる。このフリツプフ
ロツプ２４の出力が、Ｃ素子１２のP3入力に
入ることによつて、Ｃ素子１２のP2出力が０と
なり、P1出力が１となる。Ｃ素子１２のP2出力
が０になると、フリツプフロツプ２４はリセツト
され、フリツプフロツプ２４の出力は１とな
る。 以上のような本実施例の装置では、速度依存型
の第１形Ｃ素子と速度独立型の第３形Ｃ素子の間
にフリツプフロツプからなるインタフエースを設
け、第１又は第３形Ｃ素子の制御信号を所定のタ
イミングで第３又は第１形Ｃ素子に与えるように
したので、第１形Ｃ素子と第３形Ｃ素子間で所定
タイミングで制御信号のやり取りを行なうことが
でき、正確なデータ伝送が可能である。 また第２図は本発明の他の実施例を示し、この
実施例では前段の第３形Ｃ素子１７と次段の第１
形Ｃ素子１２との間にインタフエース２２を設け
るようにしている。 なお上記実施例では第１形Ｃ素子及び第３形Ｃ
素子を接続する場合について説明したが、本発明
は第１形Ｃ素子と第２形Ｃ素子、第２形Ｃ素子と
第３形Ｃ素子とを接続する場合についても同様に
適用でき、又第１形Ｃ素子同志あるいは第２形Ｃ
素子同志を接続する場合において素子の動作速度
が異なる場合にも同様に適用できる。 〔発明の効果〕 以上のように、本発明に係るデータ伝送装置に
よれば、少なくとも片側が非速度独立型のもので
ある隣接する２つのＣ素子間に、前段、後段のＣ
素子の制御信号を後段、前段のＣ素子に各々所定
のタイミングで与えるインタフエースを設けるよ
うにしたので、正確かつ確実なデータ伝送を保証
できる効果がある。
第１図は本発明の一実施例によるデータ伝送装
置の回路構成図、第２図は本発明の他の実施例の
回路構成図、第３図及び第４図は各々従来のデー
タ伝送装置を示す図、第５図及び第６図は本発明
のデータ伝送装置で用いられる非同期自走式シフ
トレジスタの１例を示す回路構成図、第７図はこ
の非同期自走式シフトレジスタの機能を説明する
ための図、第８図及び第９図は各々第２形、第３
形Ｃ素子の回路構成図である。 １２，１６……第１、第２形Ｃ素子（非速度独
立型Ｃ素子）、１７……第３形Ｃ素子（速度独立
型Ｃ素子）、２２……インタフエース。なお図中、
同一符号は同一又は相当部分を示す。
置の回路構成図、第２図は本発明の他の実施例の
回路構成図、第３図及び第４図は各々従来のデー
タ伝送装置を示す図、第５図及び第６図は本発明
のデータ伝送装置で用いられる非同期自走式シフ
トレジスタの１例を示す回路構成図、第７図はこ
の非同期自走式シフトレジスタの機能を説明する
ための図、第８図及び第９図は各々第２形、第３
形Ｃ素子の回路構成図である。 １２，１６……第１、第２形Ｃ素子（非速度独
立型Ｃ素子）、１７……第３形Ｃ素子（速度独立
型Ｃ素子）、２２……インタフエース。なお図中、
同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 複数のデータ記憶手段及び隣接段の転送制御
回路からの制御信号に応じて自段のデータ記憶手
段を制御する各段の転送制御回路からなる非同期
シフトレジスタを用いて構成されたデータ伝送路
を備え、該データ伝送路によりシステム間のデー
タ伝送を行なうデータ伝送装置において、 少なくとも片側が非速度独立型のものである隣
接する２つの転送制御回路間に、前段、後段の転
送制御回路の制御信号を後段、前段の転送制御回
路に各々所定のタイミングで与えるインタフエー
ス回路が設けられていることを特徴とするデータ
伝送装置。 ２ 上記転送制御回路はＣ素子から構成されてい
ることを特徴とする特許請求の範囲第１項記載の
データ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151985A JPS6211930A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
| US07/432,355 US4972445A (en) | 1985-07-09 | 1989-11-06 | Data transmission apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151985A JPS6211930A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6211930A JPS6211930A (ja) | 1987-01-20 |
| JPH0444968B2 true JPH0444968B2 (ja) | 1992-07-23 |
Family
ID=15530536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151985A Granted JPS6211930A (ja) | 1985-07-09 | 1985-07-09 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211930A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04326449A (ja) * | 1991-04-26 | 1992-11-16 | Sharp Corp | インタフェース装置 |
| GB2632081A (en) * | 2022-04-25 | 2025-01-22 | Blachotrapez Spolka Z Ograniczona Odpowiedzialnoscia | Gutter connector |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916351B2 (ja) * | 1975-10-15 | 1984-04-14 | 株式会社東芝 | 情報制御装置 |
| NL7713706A (nl) * | 1977-12-12 | 1979-06-14 | Philips Nv | Informatiebuffergeheugen van het "eerst-in, eerst-uit" type met een variabele ingang en een variabele uitgang. |
| JPS54124943A (en) * | 1978-03-22 | 1979-09-28 | Nec Corp | Data transfer unit |
-
1985
- 1985-07-09 JP JP60151985A patent/JPS6211930A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6211930A (ja) | 1987-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |