JPH05102413A - バイポーラ型セル構造を有するｄｒａｍ - Google Patents
バイポーラ型セル構造を有するｄｒａｍInfo
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- JPH05102413A JPH05102413A JP3292254A JP29225491A JPH05102413A JP H05102413 A JPH05102413 A JP H05102413A JP 3292254 A JP3292254 A JP 3292254A JP 29225491 A JP29225491 A JP 29225491A JP H05102413 A JPH05102413 A JP H05102413A
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Abstract
(57)【要約】
【目的】 従来のＤＲＡＭと同程度に高集積化が容易で
あり、従来よりも高速のアクセスなＤＲＡＭを得る。 【構成】 １つのバイポーラトランジスタ１で構成され
該バイポーラトランジスタ１のエミッタがビット線５と
接続された単一セルと、バイポーラトランジスタ１のベ
ースを主電極とし、ゲートはバイポーラトランジスタ１
のベースの分離領域上に形成され且つワード線４と接続
されているＭＯＳトランジスタ３と、バイポーラトラン
ジスタ１のベース電位を制御するために、前記ベースと
前記ワード線とを電極として形成された容量２と、を備
える。
あり、従来よりも高速のアクセスなＤＲＡＭを得る。 【構成】 １つのバイポーラトランジスタ１で構成され
該バイポーラトランジスタ１のエミッタがビット線５と
接続された単一セルと、バイポーラトランジスタ１のベ
ースを主電極とし、ゲートはバイポーラトランジスタ１
のベースの分離領域上に形成され且つワード線４と接続
されているＭＯＳトランジスタ３と、バイポーラトラン
ジスタ１のベース電位を制御するために、前記ベースと
前記ワード線とを電極として形成された容量２と、を備
える。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（ダイナミッ
クランダムアクセスメモリー）に係り、特に単位セルに
情報の増幅作用を持たせ高速のアクセスを可能にするＤ
ＲＡＭに関するものである。
クランダムアクセスメモリー）に係り、特に単位セルに
情報の増幅作用を持たせ高速のアクセスを可能にするＤ
ＲＡＭに関するものである。
【０００２】
【従来の技術】従来のＤＲＡＭの簡単な回路図を図１０
に示す。
に示す。
【０００３】図１０において、４１はＤＲＡＭの単位セ
ルを構成するＭＯＳトランジスタ、４２はビット情報を
蓄積するための容量、４はセルアレイの行を選択するた
めのワード線であり、各行に位置するＭＯＳトランジス
タ４１のゲートに接続する。５はセルのビット情報を読
み出す、あるいはセルに情報を書き込むためのビット線
であり、各列に位置するＭＯＳトランジスタ４１のドレ
インに接続する。８はビット線５に読み出された出力電
位の変化を検出し、次にセルに書き込むために、ビット
線５をラッチするためのセンスアンプ、９はラッチされ
たビット線５の電位を出力へ転送するためのＭＯＳトラ
ンジスタで、列デコーダからの出力によって選択され
る。１０は水平出力線、１１は出力バッファ、１２は出
力端子である。
ルを構成するＭＯＳトランジスタ、４２はビット情報を
蓄積するための容量、４はセルアレイの行を選択するた
めのワード線であり、各行に位置するＭＯＳトランジス
タ４１のゲートに接続する。５はセルのビット情報を読
み出す、あるいはセルに情報を書き込むためのビット線
であり、各列に位置するＭＯＳトランジスタ４１のドレ
インに接続する。８はビット線５に読み出された出力電
位の変化を検出し、次にセルに書き込むために、ビット
線５をラッチするためのセンスアンプ、９はラッチされ
たビット線５の電位を出力へ転送するためのＭＯＳトラ
ンジスタで、列デコーダからの出力によって選択され
る。１０は水平出力線、１１は出力バッファ、１２は出
力端子である。
【０００４】図１０のような従来のＤＲＡＭの動作で
は、行デコーダで選択されたワード線４がＨｉｇｈレベ
ルとなると、そのワード線４に接続するセルのＭＯＳト
ランジスタ４１がＯＮ状態となり、容量４２に蓄積され
たビット情報がビット線５に読み出される。この時のビ
ット線５の通常数十ｍＶ程度の電位変化をセンスアンプ
８によって検知増幅し、ビット線５をラッチする。その
後列デコーダで選択されたビット線５の出力、及び読み
出しによって破壊されたセルのビット情報の書き込みが
行われる。
は、行デコーダで選択されたワード線４がＨｉｇｈレベ
ルとなると、そのワード線４に接続するセルのＭＯＳト
ランジスタ４１がＯＮ状態となり、容量４２に蓄積され
たビット情報がビット線５に読み出される。この時のビ
ット線５の通常数十ｍＶ程度の電位変化をセンスアンプ
８によって検知増幅し、ビット線５をラッチする。その
後列デコーダで選択されたビット線５の出力、及び読み
出しによって破壊されたセルのビット情報の書き込みが
行われる。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
例では、セルアレイを高集積化していくと、ビット線５
に接続するセルの数が増大して、ビット線５の浮遊容量
が増す。セルからの情報を読み出した時のビット線５に
あらわれる電位変化はビット線容量に対する容量４２の
比で決まってくるので、セルアレイの集積度が高くなる
ほどビット線５の小さな信号電位を検出するためのセン
スアンプ８に高感度化が要求される。
例では、セルアレイを高集積化していくと、ビット線５
に接続するセルの数が増大して、ビット線５の浮遊容量
が増す。セルからの情報を読み出した時のビット線５に
あらわれる電位変化はビット線容量に対する容量４２の
比で決まってくるので、セルアレイの集積度が高くなる
ほどビット線５の小さな信号電位を検出するためのセン
スアンプ８に高感度化が要求される。
【０００６】しかし、一般にはセンスアンプ８を高感度
化するほどセンスアンプの動作速度を速めるのは難し
い。つまり、従来のＤＲＡＭは、１セル当り１つのＭＯ
Ｓトランジスタで構成されるということから高集積化に
は有利な反面、情報のアクセス時間はＳＲＡＭ（スタテ
ィックランダムアクセスメモリー）などに比べて遅いと
いう課題があった。
化するほどセンスアンプの動作速度を速めるのは難し
い。つまり、従来のＤＲＡＭは、１セル当り１つのＭＯ
Ｓトランジスタで構成されるということから高集積化に
は有利な反面、情報のアクセス時間はＳＲＡＭ（スタテ
ィックランダムアクセスメモリー）などに比べて遅いと
いう課題があった。
【０００７】本発明は、上述の課題を解決するためにな
されたものであり、従来と同程度の高集積化が容易で、
各セルに信号増幅作用を持たせて従来よりも高速アクセ
スが可能なＤＲＡＭを得ることを目的とする。
されたものであり、従来と同程度の高集積化が容易で、
各セルに信号増幅作用を持たせて従来よりも高速アクセ
スが可能なＤＲＡＭを得ることを目的とする。
【０００８】
【課題を解決するための手段】本発明のバイポーラ型セ
ル構造を有するＤＲＡＭは、ワード線によって行を選択
して読み出し、ビット線に信号が出力されるＤＲＡＭに
おいて、１つのバイポーラトランジスタで構成され該バ
イポーラトランジスタのエミッタが前記ビット線と接続
された単一セルと、前記バイポーラトランジスタのベー
スを主電極とし、ゲートは前記バイポーラトランジスタ
のベースの分離領域上に形成され且つ前記ワード線と接
続されているＭＯＳトランジスタと、前記バイポーラト
ランジスタのベース電位を制御するために、前記ベース
と前記ワード線とを電極として形成された容量と、を備
えたことを特徴とする。
ル構造を有するＤＲＡＭは、ワード線によって行を選択
して読み出し、ビット線に信号が出力されるＤＲＡＭに
おいて、１つのバイポーラトランジスタで構成され該バ
イポーラトランジスタのエミッタが前記ビット線と接続
された単一セルと、前記バイポーラトランジスタのベー
スを主電極とし、ゲートは前記バイポーラトランジスタ
のベースの分離領域上に形成され且つ前記ワード線と接
続されているＭＯＳトランジスタと、前記バイポーラト
ランジスタのベース電位を制御するために、前記ベース
と前記ワード線とを電極として形成された容量と、を備
えたことを特徴とする。
【０００９】
【作用】本発明のバイポーラ型セル構造を有するＤＲＡ
Ｍにおいては、単一セルがバイポーラトランジスタで形
成され、ベースに情報が蓄えられて、エミッタから増幅
して情報が読み出されるため、センスアンプの高感度化
が要求されず高速アクセスが可能となる。前記バイポー
ラトランジスタのベースをリセットするＭＯＳトランジ
スタは、主電極となるソース，ドレインがバイポーラト
ランジスタのベースとなり、ゲートはベースの分離領域
上に形成され、また前記バイポーラトランジスタのベー
ス電位を制御するための容量はバイポーラトランジスタ
のベースとワード線とを電極として形成されるため、Ｍ
ＯＳトランジスタ及び容量を形成するための特別な領域
は必要とせず、従来のＤＲＡＭと同様の集積度を維持す
ることができる。
Ｍにおいては、単一セルがバイポーラトランジスタで形
成され、ベースに情報が蓄えられて、エミッタから増幅
して情報が読み出されるため、センスアンプの高感度化
が要求されず高速アクセスが可能となる。前記バイポー
ラトランジスタのベースをリセットするＭＯＳトランジ
スタは、主電極となるソース，ドレインがバイポーラト
ランジスタのベースとなり、ゲートはベースの分離領域
上に形成され、また前記バイポーラトランジスタのベー
ス電位を制御するための容量はバイポーラトランジスタ
のベースとワード線とを電極として形成されるため、Ｍ
ＯＳトランジスタ及び容量を形成するための特別な領域
は必要とせず、従来のＤＲＡＭと同様の集積度を維持す
ることができる。
【００１０】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （第１実施例）図１は本発明の第１実施例であるバイポ
ーラ型セル構造を有するＤＲＡＭの簡単な回路図であ
る。なお、図１において、図１０と共通する部分につい
ては、図１０と同一符号を付する。
詳細に説明する。 （第１実施例）図１は本発明の第１実施例であるバイポ
ーラ型セル構造を有するＤＲＡＭの簡単な回路図であ
る。なお、図１において、図１０と共通する部分につい
ては、図１０と同一符号を付する。
【００１１】同図において、１は単位セルを形成するバ
イポーラトランジスタ、２はバイポーラトランジスタ１
のベース電位を制御するため、ワード線４との間に形成
される結合容量、３は隣接するバイポーラトランジスタ
のベースをそれぞれソース・ドレイン（主電極）とし、
ゲートがワード線４に接続されるＭＯＳトランジスタ、
５はセルのビット情報が読み出されるビット線、６はバ
イポーラトランジスタ１のベース電位をリセットする時
に使用されるリセット電源線、７はリセット電源端子、
８はビット線５のビット情報を検知してビット線５をラ
ッチするためのセンスアンプ、９は列デコーダの出力を
受けてビット線５を選択するためのＭＯＳトランジス
タ、１０は水平出力線、１１は出力バッファ、１２は出
力端子である。
イポーラトランジスタ、２はバイポーラトランジスタ１
のベース電位を制御するため、ワード線４との間に形成
される結合容量、３は隣接するバイポーラトランジスタ
のベースをそれぞれソース・ドレイン（主電極）とし、
ゲートがワード線４に接続されるＭＯＳトランジスタ、
５はセルのビット情報が読み出されるビット線、６はバ
イポーラトランジスタ１のベース電位をリセットする時
に使用されるリセット電源線、７はリセット電源端子、
８はビット線５のビット情報を検知してビット線５をラ
ッチするためのセンスアンプ、９は列デコーダの出力を
受けてビット線５を選択するためのＭＯＳトランジス
タ、１０は水平出力線、１１は出力バッファ、１２は出
力端子である。
【００１２】図２は上記バイポーラ型セル構造を有する
ＤＲＡＭのセルアレイの平面図であり、同図において、
４はワード線、５はビット線、６はベースのリセット電
源をとるソース部、１３はベース領域、１４はエミッタ
とビット線とを接続するためのコンタクトホールであ
る。１本のワード線４に接続する１行のバイポーラトラ
ンジスタ１は図２の平面図では半ビット分ずらす形で２
行で配置されている。
ＤＲＡＭのセルアレイの平面図であり、同図において、
４はワード線、５はビット線、６はベースのリセット電
源をとるソース部、１３はベース領域、１４はエミッタ
とビット線とを接続するためのコンタクトホールであ
る。１本のワード線４に接続する１行のバイポーラトラ
ンジスタ１は図２の平面図では半ビット分ずらす形で２
行で配置されている。
【００１３】図３は図２のＸ−Ｘ’部の断面図であり、
同図において、１３はベース領域、１５はエミッタ領
域、１６はコレクタとなる半導体基板、１７は半導体基
板１６の上に設けられた高抵抗の半導体領域、１８は隣
接するベースをソース・ドレインとし、ワード線４をゲ
ートとするＭＯＳトランジスタのチャンネル部を形成す
るための、ベースとは反対導電型の領域、１９は薄い半
導体酸化膜で、この膜を介してワード線４によりベース
領域１３の電位を制御する。図中破線Ａ領域は結合容量
２を構成する。２０は絶縁膜である。
同図において、１３はベース領域、１５はエミッタ領
域、１６はコレクタとなる半導体基板、１７は半導体基
板１６の上に設けられた高抵抗の半導体領域、１８は隣
接するベースをソース・ドレインとし、ワード線４をゲ
ートとするＭＯＳトランジスタのチャンネル部を形成す
るための、ベースとは反対導電型の領域、１９は薄い半
導体酸化膜で、この膜を介してワード線４によりベース
領域１３の電位を制御する。図中破線Ａ領域は結合容量
２を構成する。２０は絶縁膜である。
【００１４】図４は図２のＹ−Ｙ’部の断面図であり、
同図において、２１はセルアレイの行ラインを分離する
ための厚い酸化膜である。なお他の構成部分は図１〜図
３に示した構成部分と共通なので、同一符号を付して説
明を省略する。
同図において、２１はセルアレイの行ラインを分離する
ための厚い酸化膜である。なお他の構成部分は図１〜図
３に示した構成部分と共通なので、同一符号を付して説
明を省略する。
【００１５】次に、上記構成のＤＲＡＭの動作について
説明する。
説明する。
【００１６】図５は単位セルのＤＲＡＭ動作を説明する
ための電位変化図であり、ワード線、選択された行のベ
ース、ビット線（エミッタ）のそれぞれの電位変化をあ
らわした図である。図５に示すように、ワード線４の電
位はＶL ，ＶM ，ＶH の３値をとり、ＶM は図１におけ
るリセット電源端子７から供給される。ＰＭＯＳトラン
ジスタ３のＶth（しきい値電圧）は負に設定され、ソー
ス電位がＶM の時ＶthはＶM とＶL の間にある。なお、
図５中、ベース電位、ビット線電位の波形について、実
線はビット情報“１”に対応し、破線はビット情報
“０”に対応する。選択されていないワード線４の電位
はＶMにあり、選択されていない行のＰＭＯＳトランジ
スタ３はすべてオフ状態である。またセルのベース電位
はＶM 以下になっており、ビット線電位（エミッタ電
位）はどんな動作の時もＶM 以上の電位をとるので、選
択されていない行のセルのベースは電気的に独立、フロ
ーティングの状態であり、エミッタ電流が流れることも
ないトランジスタ動作としてＯＦＦの状態が実現されて
いる。
ための電位変化図であり、ワード線、選択された行のベ
ース、ビット線（エミッタ）のそれぞれの電位変化をあ
らわした図である。図５に示すように、ワード線４の電
位はＶL ，ＶM ，ＶH の３値をとり、ＶM は図１におけ
るリセット電源端子７から供給される。ＰＭＯＳトラン
ジスタ３のＶth（しきい値電圧）は負に設定され、ソー
ス電位がＶM の時ＶthはＶM とＶL の間にある。なお、
図５中、ベース電位、ビット線電位の波形について、実
線はビット情報“１”に対応し、破線はビット情報
“０”に対応する。選択されていないワード線４の電位
はＶMにあり、選択されていない行のＰＭＯＳトランジ
スタ３はすべてオフ状態である。またセルのベース電位
はＶM 以下になっており、ビット線電位（エミッタ電
位）はどんな動作の時もＶM 以上の電位をとるので、選
択されていない行のセルのベースは電気的に独立、フロ
ーティングの状態であり、エミッタ電流が流れることも
ないトランジスタ動作としてＯＦＦの状態が実現されて
いる。
【００１７】また、選択された行に関しては、まずワー
ド線４の電位をＶM からＶH に上げることによってセル
に蓄積されたビット情報の読み出しが行われる。この読
み出しの前にはビット線５は電位ＶM でフローティング
状態となっているが、ワード線４がＶH になると、容量
２を通してセルのベース電位が持ち上げられエミッタ電
流が流れることによりビット線５の電位が上がる。この
ワード線選択動作が図５の期間ｔ1 で行なわれる。
ド線４の電位をＶM からＶH に上げることによってセル
に蓄積されたビット情報の読み出しが行われる。この読
み出しの前にはビット線５は電位ＶM でフローティング
状態となっているが、ワード線４がＶH になると、容量
２を通してセルのベース電位が持ち上げられエミッタ電
流が流れることによりビット線５の電位が上がる。この
ワード線選択動作が図５の期間ｔ1 で行なわれる。
【００１８】ベース電位はその蓄積されたビット情報に
よって決まっており、そのビット情報に従ってビット線
５にあらわれた電位をセンスアンプ８が増幅し、情報の
“０”，“１”に対応してビット線電位をＶM ，ＶRHに
ラッチする。ＶRHはＶM とＶ H の間に設定された情報
“１”を書き込むための電位であり、ＶM は情報“０”
を書き込むための電位となる。ビット線５がラッチされ
ると、列アドレスデコーダによって選択された転送ＭＯ
Ｓトランジスタ９を通してビット線５の電位が出力バッ
ファ１１に入力され、情報が出力端子１２に出力され
る。このビット線ラッチ・信号読み出し動作が図５の期
間ｔ2 で行なわれる。
よって決まっており、そのビット情報に従ってビット線
５にあらわれた電位をセンスアンプ８が増幅し、情報の
“０”，“１”に対応してビット線電位をＶM ，ＶRHに
ラッチする。ＶRHはＶM とＶ H の間に設定された情報
“１”を書き込むための電位であり、ＶM は情報“０”
を書き込むための電位となる。ビット線５がラッチされ
ると、列アドレスデコーダによって選択された転送ＭＯ
Ｓトランジスタ９を通してビット線５の電位が出力バッ
ファ１１に入力され、情報が出力端子１２に出力され
る。このビット線ラッチ・信号読み出し動作が図５の期
間ｔ2 で行なわれる。
【００１９】次にワード線４の電位をＶL とし、ワード
線４に接続するすべてのＰＭＯＳトランジスタ３をＯＮ
状態として、選択された行のセルのベースをすべて電気
的に接続し、ベース電位をソース電位ＶM にする。この
ベースリセット動作が図５の期間ｔ3 で行なわれる。
線４に接続するすべてのＰＭＯＳトランジスタ３をＯＮ
状態として、選択された行のセルのベースをすべて電気
的に接続し、ベース電位をソース電位ＶM にする。この
ベースリセット動作が図５の期間ｔ3 で行なわれる。
【００２０】次にワード線４の電位をＶH とすると、容
量２の容量によって、セルのベース電位がＶRH以上に持
ち上がる。エミッタが接続されるビット線５の電位はセ
ンスアンプ８によりビット情報の“０”，“１”に対応
して電位ＶM 又はＶRHに固定されているので、ベース・
エミッタ間電位差に対応した電流が流れ、ベース，エミ
ッタ接合間の拡散電位をＶBEとすると、ビット情報
“１”のときのセルのベースは大体（ＶRM＋ＶBE）、ビ
ット情報“０”のセルのベース電位は大体（ＶM ＋
ＶBE）となるから、セルに情報が再書き込みされたこと
になる。この再書き込み動作が図５の期間ｔ4 で行なわ
れる。
量２の容量によって、セルのベース電位がＶRH以上に持
ち上がる。エミッタが接続されるビット線５の電位はセ
ンスアンプ８によりビット情報の“０”，“１”に対応
して電位ＶM 又はＶRHに固定されているので、ベース・
エミッタ間電位差に対応した電流が流れ、ベース，エミ
ッタ接合間の拡散電位をＶBEとすると、ビット情報
“１”のときのセルのベースは大体（ＶRM＋ＶBE）、ビ
ット情報“０”のセルのベース電位は大体（ＶM ＋
ＶBE）となるから、セルに情報が再書き込みされたこと
になる。この再書き込み動作が図５の期間ｔ4 で行なわ
れる。
【００２１】このあと、ワード線４の電位がＶM に戻る
と、やはり容量２の結合容量を通してセルのベース電位
が負に振られてエミッタ・ベースが逆バイアス状態とな
り、セルのバイポーラトランジスタはＯＦＦ状態とな
り、再びワード線４が選択されるまでは待ち時間とな
る。ビット線５の電位をＶMとしたあとフローティング
にし、次の動作に備える。
と、やはり容量２の結合容量を通してセルのベース電位
が負に振られてエミッタ・ベースが逆バイアス状態とな
り、セルのバイポーラトランジスタはＯＦＦ状態とな
り、再びワード線４が選択されるまでは待ち時間とな
る。ビット線５の電位をＶMとしたあとフローティング
にし、次の動作に備える。
【００２２】以上の各動作が行われる時の状態を更に詳
しく説明する。
しく説明する。
【００２３】ここで、セルのベースとワード線４との間
に形成された容量２の容量をＣOXとし、セルのベース・
コレクタ間の容量をＣbcとする。またエミッタ・ベース
間の容量をＣbeとし、ビット線５の容量をＣL とする。
バイポーラトランジスタ１の電流増幅率をｈFEとする。
に形成された容量２の容量をＣOXとし、セルのベース・
コレクタ間の容量をＣbcとする。またエミッタ・ベース
間の容量をＣbeとし、ビット線５の容量をＣL とする。
バイポーラトランジスタ１の電流増幅率をｈFEとする。
【００２４】まず、書き込み動作の時に、ビット情報
“１”に相当するベース電位は書き込み終了時、ワード
線４がＶM に戻り、次にビット線５がＶM に戻った時、
ベース電位は（ＶRH＋ＶBE）から｛ＣOX（ＶH −ＶM ）
＋Ｃbe（ＶRH−ＶM ）｝／（ＣOX＋Ｃbe＋Ｃbc）だけ下
がる。この電位はＶM よりも負でなければ待ち動作に入
れないから、
“１”に相当するベース電位は書き込み終了時、ワード
線４がＶM に戻り、次にビット線５がＶM に戻った時、
ベース電位は（ＶRH＋ＶBE）から｛ＣOX（ＶH −ＶM ）
＋Ｃbe（ＶRH−ＶM ）｝／（ＣOX＋Ｃbe＋Ｃbc）だけ下
がる。この電位はＶM よりも負でなければ待ち動作に入
れないから、
【００２５】
【数１】 の条件がみたされるように、ＣOXとＶRHが決められる。
【００２６】ワード線４の選択時、ビット線５に読み出
される情報“０”，“１”の信号差はベースに蓄積され
た電荷量の差（Ｃbc＋ＣOX）・（ＶRH−ＶM ）がｈFE倍
されて出てくることから、
される情報“０”，“１”の信号差はベースに蓄積され
た電荷量の差（Ｃbc＋ＣOX）・（ＶRH−ＶM ）がｈFE倍
されて出てくることから、
【００２７】
【数２】 と表わせる。従来のＭＯＳトランジスタ型ＤＲＡＭの蓄
積ドレイン容量に相当するのが（Ｃbc＋ＣOX）であるか
ら、ビット線５に出てくる信号差は従来のＭＯＳトラン
ジスタ型ＤＲＡＭのよりも約ｈFE倍大きい。
積ドレイン容量に相当するのが（Ｃbc＋ＣOX）であるか
ら、ビット線５に出てくる信号差は従来のＭＯＳトラン
ジスタ型ＤＲＡＭのよりも約ｈFE倍大きい。
【００２８】また、書き込み動作というのは、エミッタ
電流を流すことによりベースの電荷を放電する動作であ
るから、ビット線５と電源ＶM 又はＶRHが抵抗Ｒで接続
されているとすると、（Ｃbc＋ＣOX）・ｈFE・Ｒの数倍
の時間がかかる。（Ｃbc＋ＣOX）を５０ｆＦ、ｈFEを１
００、Ｒを１００Ωとすると、 （Ｃbc＋ＣOX）・ｈFE・Ｒ＝５０×１０-15 Ｆ×１００×１００Ω ＝０．５ｎｓｅｃ であるから、５ｎｓｅｃ程度で書き込み動作は十分であ
る。
電流を流すことによりベースの電荷を放電する動作であ
るから、ビット線５と電源ＶM 又はＶRHが抵抗Ｒで接続
されているとすると、（Ｃbc＋ＣOX）・ｈFE・Ｒの数倍
の時間がかかる。（Ｃbc＋ＣOX）を５０ｆＦ、ｈFEを１
００、Ｒを１００Ωとすると、 （Ｃbc＋ＣOX）・ｈFE・Ｒ＝５０×１０-15 Ｆ×１００×１００Ω ＝０．５ｎｓｅｃ であるから、５ｎｓｅｃ程度で書き込み動作は十分であ
る。
【００２９】さらにベースの電位をＶM にするリセット
動作も数ｎｓｅｃ以下で終了するように、ＶM に接続す
るソース電源をセルアレイの中に複数列作成しておく。
動作も数ｎｓｅｃ以下で終了するように、ＶM に接続す
るソース電源をセルアレイの中に複数列作成しておく。
【００３０】以上に述べた本発明のＤＲＡＭは従来型の
ＤＲＡＭに比べて、集積化の容易さを同等に保ちなが
ら、各セルに情報の増幅作用があるため、特に高速のア
クセスが容易である。 （第２実施例）図６は本発明の第２の実施例のＤＲＡＭ
のセルのビット線（エミッタ）の電位変化をあらわした
図であり、１ビットセルに４値の情報を蓄積させる動作
のビット線電位（エミッタ電位）変化を表わしている。
図６においては、ラッチされるビット線５の電位をＶ
M ，ＶRH1 ，ＶRH2 ，ＶRH3 の４つ設けており、１セル
に実質２ビット分の情報を記憶させることができる。
ＤＲＡＭに比べて、集積化の容易さを同等に保ちなが
ら、各セルに情報の増幅作用があるため、特に高速のア
クセスが容易である。 （第２実施例）図６は本発明の第２の実施例のＤＲＡＭ
のセルのビット線（エミッタ）の電位変化をあらわした
図であり、１ビットセルに４値の情報を蓄積させる動作
のビット線電位（エミッタ電位）変化を表わしている。
図６においては、ラッチされるビット線５の電位をＶ
M ，ＶRH1 ，ＶRH2 ，ＶRH3 の４つ設けており、１セル
に実質２ビット分の情報を記憶させることができる。
【００３１】本発明ではセルに蓄積された電荷を増幅し
て読み出すので、一般にＮを３以上の整数として、１セ
ルに蓄積する電位をＮ値とすることが容易に可能であ
り、１ビット当りに蓄積できる情報量を増すことができ
る。 （第３実施例）図７は本発明の第３の実施例のバイポー
ラ型セル構造を有するＤＲＡＭを示すセルの断面図であ
り、同図において、３１はＰＭＯＳトランジスタ３のゲ
ート４を覆う薄い絶縁膜、２２は絶縁膜３１を介してゲ
ート４と容量結合した導電体であり、この導電体２２は
半導体酸化膜１９に設けられたコンタクトホール２３を
介して、バイポーラトランジスタのベース領域１３と電
気的につながっている。このような構造をとることによ
って小さな面積に大きな容量２を形成することができ、
より微細化が有利となる。
て読み出すので、一般にＮを３以上の整数として、１セ
ルに蓄積する電位をＮ値とすることが容易に可能であ
り、１ビット当りに蓄積できる情報量を増すことができ
る。 （第３実施例）図７は本発明の第３の実施例のバイポー
ラ型セル構造を有するＤＲＡＭを示すセルの断面図であ
り、同図において、３１はＰＭＯＳトランジスタ３のゲ
ート４を覆う薄い絶縁膜、２２は絶縁膜３１を介してゲ
ート４と容量結合した導電体であり、この導電体２２は
半導体酸化膜１９に設けられたコンタクトホール２３を
介して、バイポーラトランジスタのベース領域１３と電
気的につながっている。このような構造をとることによ
って小さな面積に大きな容量２を形成することができ、
より微細化が有利となる。
【００３２】なお図７において、図１〜図６と共通する
部分には同一の符号をつけて説明は省略する。 （第４実施例）図８は本発明の第４の実施例のバイポー
ラ型セル構造を有するＤＲＡＭを示すセルの断面図であ
り、同図において２４はｐＭＯＳトランジスタ３のゲー
トとなる半導体表面に形成した溝である。この溝の側壁
にもうすい酸化膜が形成され容量をつくるので、容量２
を小さな面積に形成することができ、より微細化が有利
となる。なお図８において図１〜図６と共通する部分に
は同一の符号をつけて説明は省略する。 （第５実施例）図９は本発明の第５の実施例のバイポー
ラ型セル構造を有するＤＲＡＭを示す回路図であり、同
図において２５は各ビット線５に付くバイポーラトラン
ジスタであり、そのベースは転送ＭＯＳトランジスタ９
のソースに、そのエミッタは水平出力線１０に接続す
る。このような構成にすることによって、ビット線５
と、水平出力線１０との容量分割による信号電圧の減衰
がなく、かつ転送スピードを上げることができる。な
お、図９において、図１と共通する部分には同一の符号
をつけて説明は省略する。
部分には同一の符号をつけて説明は省略する。 （第４実施例）図８は本発明の第４の実施例のバイポー
ラ型セル構造を有するＤＲＡＭを示すセルの断面図であ
り、同図において２４はｐＭＯＳトランジスタ３のゲー
トとなる半導体表面に形成した溝である。この溝の側壁
にもうすい酸化膜が形成され容量をつくるので、容量２
を小さな面積に形成することができ、より微細化が有利
となる。なお図８において図１〜図６と共通する部分に
は同一の符号をつけて説明は省略する。 （第５実施例）図９は本発明の第５の実施例のバイポー
ラ型セル構造を有するＤＲＡＭを示す回路図であり、同
図において２５は各ビット線５に付くバイポーラトラン
ジスタであり、そのベースは転送ＭＯＳトランジスタ９
のソースに、そのエミッタは水平出力線１０に接続す
る。このような構成にすることによって、ビット線５
と、水平出力線１０との容量分割による信号電圧の減衰
がなく、かつ転送スピードを上げることができる。な
お、図９において、図１と共通する部分には同一の符号
をつけて説明は省略する。
【００３３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、単位セルがバイポーラトランジスタで形成され、
セルのベースをソース・ドレインとするようなＭＯＳト
ランジスタをセルの分離領域に設けることにより、従来
のＤＲＡＭと同程度に高集積化が容易であり、かつ各セ
ルに信号増幅作用があるため、従来よりも高速のアクセ
スが可能となる。
れば、単位セルがバイポーラトランジスタで形成され、
セルのベースをソース・ドレインとするようなＭＯＳト
ランジスタをセルの分離領域に設けることにより、従来
のＤＲＡＭと同程度に高集積化が容易であり、かつ各セ
ルに信号増幅作用があるため、従来よりも高速のアクセ
スが可能となる。
【図１】本発明の第１実施例であるバイポーラ型セル構
造を有するＤＲＡＭの簡単な回路図である。
造を有するＤＲＡＭの簡単な回路図である。
【図２】上記バイポーラ型セル構造を有するＤＲＡＭの
セルアレイの平面図である。
セルアレイの平面図である。
【図３】図２におけるＸ−Ｘ’部の断面図である。
【図４】図２におけるＹ−Ｙ’部の断面図である。
【図５】単位セルのＤＲＡＭ動作を説明するための電位
変化図である。
変化図である。
【図６】本発明の第２の実施例のバイポーラ型セル構造
を有するＤＲＡＭのセルのビット線（エミッタ）の電位
変化をあらわした図である。
を有するＤＲＡＭのセルのビット線（エミッタ）の電位
変化をあらわした図である。
【図７】本発明の第３の実施例のバイポーラ型セル構造
を有するＤＲＡＭを示すセルの断面図である。
を有するＤＲＡＭを示すセルの断面図である。
【図８】本発明の第４の実施例のバイポーラ型セル構造
を有するＤＲＡＭを示すセルの断面図である。
を有するＤＲＡＭを示すセルの断面図である。
【図９】本発明の第５の実施例のバイポーラ型セル構造
を有するＤＲＡＭを示す回路図である。
を有するＤＲＡＭを示す回路図である。
【図１０】従来のＤＲＡＭの簡単な回路図である。
１ バイポーラトランジスタ、 ２ 容量、 ３ ＭＯ
Ｓトランジスタ、４ ワード線、 ５ ビット線、 ６
リセット電源線、７ リセット電源端子、 ８センス
アンプ、 ９ ＭＯＳトランジスタ、１０ 水平出力
線、 １１ 出力バッファ、 １２ 出力端子、１３
ベース領域、 １４ コンタクトホール、１５ ビット
配線（エミッタ領域）、 １６ 半導体基板、１７ 半
導体領域、 １８ チャンネル部を形成する領域、１９
薄い半導体酸化膜、 ２０ 厚い絶縁膜、 ２１ 厚
い酸化膜、２２ 導電体、 ２３ コンタクトホール、
２４溝、２５ バイポーラトランジスタ、 ３１ 薄
い絶縁膜、４１ ＭＯＳトランジスタ、 ４２ 容量。
Ｓトランジスタ、４ ワード線、 ５ ビット線、 ６
リセット電源線、７ リセット電源端子、 ８センス
アンプ、 ９ ＭＯＳトランジスタ、１０ 水平出力
線、 １１ 出力バッファ、 １２ 出力端子、１３
ベース領域、 １４ コンタクトホール、１５ ビット
配線（エミッタ領域）、 １６ 半導体基板、１７ 半
導体領域、 １８ チャンネル部を形成する領域、１９
薄い半導体酸化膜、 ２０ 厚い絶縁膜、 ２１ 厚
い酸化膜、２２ 導電体、 ２３ コンタクトホール、
２４溝、２５ バイポーラトランジスタ、 ３１ 薄
い絶縁膜、４１ ＭＯＳトランジスタ、 ４２ 容量。
Claims (1)
- 【請求項１】 ワード線によって行を選択して読み出
し、ビット線に信号が出力されるＤＲＡＭにおいて、 １つのバイポーラトランジスタで構成され該バイポーラ
トランジスタのエミッタが前記ビット線と接続された単
一セルと、 前記バイポーラトランジスタのベースを主電極とし、ゲ
ートは前記バイポーラトランジスタのベースの分離領域
上に形成され且つ前記ワード線と接続されているＭＯＳ
トランジスタと、 前記バイポーラトランジスタのベース電位を制御するた
めに、前記ベースと前記ワード線とを電極として形成さ
れた容量と、 を備えたことを特徴とするバイポーラ型セル構造を有す
るＤＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292254A JPH05102413A (ja) | 1991-10-11 | 1991-10-11 | バイポーラ型セル構造を有するｄｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292254A JPH05102413A (ja) | 1991-10-11 | 1991-10-11 | バイポーラ型セル構造を有するｄｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102413A true JPH05102413A (ja) | 1993-04-23 |
Family
ID=17779428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3292254A Pending JPH05102413A (ja) | 1991-10-11 | 1991-10-11 | バイポーラ型セル構造を有するｄｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102413A (ja) |
-
1991
- 1991-10-11 JP JP3292254A patent/JPH05102413A/ja active Pending
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