JPH05103305A - 走査線変換装置 - Google Patents
走査線変換装置Info
- Publication number
- JPH05103305A JPH05103305A JP3262362A JP26236291A JPH05103305A JP H05103305 A JPH05103305 A JP H05103305A JP 3262362 A JP3262362 A JP 3262362A JP 26236291 A JP26236291 A JP 26236291A JP H05103305 A JPH05103305 A JP H05103305A
- Authority
- JP
- Japan
- Prior art keywords
- supplied
- signal
- line
- signals
- scanning line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Color Television Systems (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【目的】 変換に必要なラインメモリの数を削減する。
【構成】 １は例えばハイビジョン信号の供給される入
力端子である。この入力端子１からの信号がそれぞれ重
み付けＫ1 〜Ｋ5 に相当する係数回路２１〜２５に供給
され、それぞれ重み付けされた信号が形成される。これ
らの係数回路２１〜２５からの信号がセレクタ３に供給
され、それぞれ第１及び第２の可動接点３１、３２を通
じて取り出される。これらの可動接点３１、３２からの
信号がそれぞれ加算器４１、４２に供給され、これらの
加算器４１、４２からの信号がそれぞれラインメモリ５
１、５２に供給される。さらにこれらのラインメモリ５
１、５２からの信号がそれぞれスイッチ６１、６２を通
じて加算器４１、４２に供給される。そしてこれらの加
算器４１、４２からの信号がセレクタ７を通じて間引き
処理回路８に供給され、処理された信号が出力端子９に
取り出される。
力端子である。この入力端子１からの信号がそれぞれ重
み付けＫ1 〜Ｋ5 に相当する係数回路２１〜２５に供給
され、それぞれ重み付けされた信号が形成される。これ
らの係数回路２１〜２５からの信号がセレクタ３に供給
され、それぞれ第１及び第２の可動接点３１、３２を通
じて取り出される。これらの可動接点３１、３２からの
信号がそれぞれ加算器４１、４２に供給され、これらの
加算器４１、４２からの信号がそれぞれラインメモリ５
１、５２に供給される。さらにこれらのラインメモリ５
１、５２からの信号がそれぞれスイッチ６１、６２を通
じて加算器４１、４２に供給される。そしてこれらの加
算器４１、４２からの信号がセレクタ７を通じて間引き
処理回路８に供給され、処理された信号が出力端子９に
取り出される。
Description
【０００１】
【産業上の利用分野】本発明は、例えばハイビジョン信
号をＮＴＳＣ方式の信号に変換する際に使用される走査
線変換装置に関するものである。
号をＮＴＳＣ方式の信号に変換する際に使用される走査
線変換装置に関するものである。
【０００２】
【従来の技術】例えばハイビジョン信号をＮＴＳＣ方式
の信号に変換する場合には、図７に示すように例えば水
平走査線を３：１に間引く走査線変換が行われる。とこ
ろがこの変換において、例えば単純に３本の内の１本を
取り出すようにすると、いわゆる折り返し歪みが発生し
て画質が著しく劣化されてしまう。そこで図中に示すよ
うに、例えば取り出される位置の近傍の５本の走査線を
それぞれ所定の重み付けＫ1 〜Ｋ5 で加算し、いわゆる
垂直フィルタを用いて走査線を形成することが行われて
いる。
の信号に変換する場合には、図７に示すように例えば水
平走査線を３：１に間引く走査線変換が行われる。とこ
ろがこの変換において、例えば単純に３本の内の１本を
取り出すようにすると、いわゆる折り返し歪みが発生し
て画質が著しく劣化されてしまう。そこで図中に示すよ
うに、例えば取り出される位置の近傍の５本の走査線を
それぞれ所定の重み付けＫ1 〜Ｋ5 で加算し、いわゆる
垂直フィルタを用いて走査線を形成することが行われて
いる。
【０００３】ところがこのような垂直フィルタを形成す
る場合に、従来の構成では図８に示すように（形成に用
いられる走査線の数−１）のラインメモリが必要であ
る。このため上述の例では（５−１＝４）のラインメモ
リが必要になって、垂直フィルタの価格が極めて高価に
なってしまう。あるいは形成に用いられる走査線の数を
減らして、多少の画質の劣化を許容するしかなかった。
る場合に、従来の構成では図８に示すように（形成に用
いられる走査線の数−１）のラインメモリが必要であ
る。このため上述の例では（５−１＝４）のラインメモ
リが必要になって、垂直フィルタの価格が極めて高価に
なってしまう。あるいは形成に用いられる走査線の数を
減らして、多少の画質の劣化を許容するしかなかった。
【０００４】
【発明が解決しようとする課題】解決しようとする問題
点は、従来の構成では価格が極めて高価になってしまう
か、多少の画質の劣化を許容するしかなかったというも
のである。
点は、従来の構成では価格が極めて高価になってしまう
か、多少の画質の劣化を許容するしかなかったというも
のである。
【０００５】
【課題を解決するための手段】本発明による第１の手段
は、入力信号（端子１）がそれぞれ重み付けＫ1 〜Ｋ 5
に相当する係数回路２１〜２５に供給され、所定のライ
ンメモリ５１、５２を有する積算回路（加算器４１、４
２）が設けられ、上記係数回路の出力が選択（セレクタ
３）されて上記積算回路で積算されるようにした走査線
変換装置である。
は、入力信号（端子１）がそれぞれ重み付けＫ1 〜Ｋ 5
に相当する係数回路２１〜２５に供給され、所定のライ
ンメモリ５１、５２を有する積算回路（加算器４１、４
２）が設けられ、上記係数回路の出力が選択（セレクタ
３）されて上記積算回路で積算されるようにした走査線
変換装置である。
【０００６】本発明による第２の手段は、上記ラインメ
モリ５１、５２を有する積算回路（加算器４１、４２）
の数Ｎを、 Ｎ＝〔Ｔ／Ｒ〕＝〔５／３〕＝２ ただし、Ｔ：形成に用いられる走査線の数 Ｒ：走査線変換の比率（Ｒ：１） 〔 〕は切上げによる整数化 としたことを特徴とする走査線変換装置である。
モリ５１、５２を有する積算回路（加算器４１、４２）
の数Ｎを、 Ｎ＝〔Ｔ／Ｒ〕＝〔５／３〕＝２ ただし、Ｔ：形成に用いられる走査線の数 Ｒ：走査線変換の比率（Ｒ：１） 〔 〕は切上げによる整数化 としたことを特徴とする走査線変換装置である。
【０００７】
【作用】これによれば、同じ処理で必要なラインメモリ
の数が削減され、安価な装置で良好な走査線変換を行う
ことができる。
の数が削減され、安価な装置で良好な走査線変換を行う
ことができる。
【０００８】
【実施例】図１は例えばハイビジョン信号から近傍の５
本の走査線を用いて３：１の走査線変換を行う場合を示
す。この図において、１は例えばハイビジョン信号の供
給される入力端子である。この入力端子１からの信号が
それぞれ重み付けＫ1 〜Ｋ 5 に相当する係数回路２１〜
２５に供給され、それぞれＫ1 〜Ｋ5 で重み付けされた
信号が形成される。これらの係数回路２１〜２５からの
信号がセレクタ３に供給され、それぞれ第１及び第２の
可動接点３１、３２を通じて取り出される。
本の走査線を用いて３：１の走査線変換を行う場合を示
す。この図において、１は例えばハイビジョン信号の供
給される入力端子である。この入力端子１からの信号が
それぞれ重み付けＫ1 〜Ｋ 5 に相当する係数回路２１〜
２５に供給され、それぞれＫ1 〜Ｋ5 で重み付けされた
信号が形成される。これらの係数回路２１〜２５からの
信号がセレクタ３に供給され、それぞれ第１及び第２の
可動接点３１、３２を通じて取り出される。
【０００９】これらの可動接点３１、３２からの信号が
それぞれ加算器４１、４２に供給され、これらの加算器
４１、４２からの信号がそれぞれラインメモリ５１、５
２に供給される。さらにこれらのラインメモリ５１、５
２からの信号がそれぞれスイッチ６１、６２を通じて加
算器４１、４２に供給される。そしてこれらの加算器４
１、４２からの信号がセレクタ７を通じて間引き処理回
路８に供給され、処理された信号が出力端子９に取り出
される。
それぞれ加算器４１、４２に供給され、これらの加算器
４１、４２からの信号がそれぞれラインメモリ５１、５
２に供給される。さらにこれらのラインメモリ５１、５
２からの信号がそれぞれスイッチ６１、６２を通じて加
算器４１、４２に供給される。そしてこれらの加算器４
１、４２からの信号がセレクタ７を通じて間引き処理回
路８に供給され、処理された信号が出力端子９に取り出
される。
【００１０】従ってこの装置において、入力端子１に順
次供給される例えばハイビジョン信号の走査線（ｌ-5）
〜（ｌ+3）から３：１の走査線変換を行う場合には、以
下のようにされる。
次供給される例えばハイビジョン信号の走査線（ｌ-5）
〜（ｌ+3）から３：１の走査線変換を行う場合には、以
下のようにされる。
【００１１】すなわち走査線（ｌ-5）が供給された時点
では、図２のＡに示すように可動接点３１が係数回路２
１に接続され、重み付けされた信号Ｋ1 （ｌ-5）が加算
器４１を通じてラインメモリ５１に記憶される。
では、図２のＡに示すように可動接点３１が係数回路２
１に接続され、重み付けされた信号Ｋ1 （ｌ-5）が加算
器４１を通じてラインメモリ５１に記憶される。
【００１２】次に走査線（ｌ-4）が供給された時点で
は、同図のＢに示すように可動接点３１が係数回路２２
に接続され、重み付けされた信号Ｋ2 （ｌ-4）とライン
メモリ５１からの信号Ｋ1 （ｌ-5）が加算器４１で加算
され、この加算された信号Ｋ1 （ｌ-5）＋Ｋ2 （ｌ-4）
がラインメモリ５１に記憶される。
は、同図のＢに示すように可動接点３１が係数回路２２
に接続され、重み付けされた信号Ｋ2 （ｌ-4）とライン
メモリ５１からの信号Ｋ1 （ｌ-5）が加算器４１で加算
され、この加算された信号Ｋ1 （ｌ-5）＋Ｋ2 （ｌ-4）
がラインメモリ５１に記憶される。
【００１３】また走査線（ｌ-3）が供給された時点で
は、同図のＣに示すように可動接点３１が係数回路２３
に接続され、重み付けされた信号Ｋ3 （ｌ-3）とライン
メモリ５１からの信号Ｋ1 （ｌ-5）＋Ｋ2 （ｌ-4）が加
算器４１で加算され、この加算された信号Ｋ1 （ｌ-5）
＋Ｋ2 （ｌ-4）＋Ｋ3 （ｌ-3）がラインメモリ５１に記
憶される。
は、同図のＣに示すように可動接点３１が係数回路２３
に接続され、重み付けされた信号Ｋ3 （ｌ-3）とライン
メモリ５１からの信号Ｋ1 （ｌ-5）＋Ｋ2 （ｌ-4）が加
算器４１で加算され、この加算された信号Ｋ1 （ｌ-5）
＋Ｋ2 （ｌ-4）＋Ｋ3 （ｌ-3）がラインメモリ５１に記
憶される。
【００１４】さらに走査線（ｌ-2）が供給された時点で
は、図３のＤに示すように可動接点３１が係数回路２４
に接続され、重み付けされた信号Ｋ4 （ｌ-2）とライン
メモリ５１からの信号Ｋ1 （ｌ-5）＋Ｋ2 （ｌ-4）＋Ｋ
3 （ｌ-3）が加算器４１で加算され、この加算された信
号Ｋ1 （ｌ-5）＋Ｋ2 （ｌ-4）＋Ｋ3 （ｌ-3）＋Ｋ
4 （ｌ-2）がラインメモリ５１に記憶される。また可動
接点３２が係数回路２１に接続され、重み付けされた信
号Ｋ1（ｌ-2）が加算器４２を通じてラインメモリ５２
に記憶される。
は、図３のＤに示すように可動接点３１が係数回路２４
に接続され、重み付けされた信号Ｋ4 （ｌ-2）とライン
メモリ５１からの信号Ｋ1 （ｌ-5）＋Ｋ2 （ｌ-4）＋Ｋ
3 （ｌ-3）が加算器４１で加算され、この加算された信
号Ｋ1 （ｌ-5）＋Ｋ2 （ｌ-4）＋Ｋ3 （ｌ-3）＋Ｋ
4 （ｌ-2）がラインメモリ５１に記憶される。また可動
接点３２が係数回路２１に接続され、重み付けされた信
号Ｋ1（ｌ-2）が加算器４２を通じてラインメモリ５２
に記憶される。
【００１５】さらに走査線（ｌ-1）が供給された時点で
は、同図のＥに示すように可動接点３１が係数回路２５
に接続され、重み付けされた信号Ｋ5 （ｌ-1）とライン
メモリ５１からの信号Ｋ1 （ｌ-5）＋Ｋ2 （ｌ-4）＋Ｋ
3 （ｌ-3）＋Ｋ4 （ｌ-2）が加算器４１で加算され、こ
の加算された信号Ｋ1 （ｌ-5）＋Ｋ2 （ｌ-4）＋Ｋ
3 （ｌ-3）＋Ｋ4 （ｌ-2）＋Ｋ5 （ｌ-1）がセレクタ７
を通じて間引き処理回路８に供給される。また可動接点
３２が係数回路２２に接続され、重み付けされた信号Ｋ
2 （ｌ-1）とラインメモリ５２からの信号Ｋ1 （ｌ-2）
が加算器４２で加算され、この加算された信号Ｋ1 （ｌ
-2）＋Ｋ2 （ｌ-1）がラインメモリ５２に記憶される。
は、同図のＥに示すように可動接点３１が係数回路２５
に接続され、重み付けされた信号Ｋ5 （ｌ-1）とライン
メモリ５１からの信号Ｋ1 （ｌ-5）＋Ｋ2 （ｌ-4）＋Ｋ
3 （ｌ-3）＋Ｋ4 （ｌ-2）が加算器４１で加算され、こ
の加算された信号Ｋ1 （ｌ-5）＋Ｋ2 （ｌ-4）＋Ｋ
3 （ｌ-3）＋Ｋ4 （ｌ-2）＋Ｋ5 （ｌ-1）がセレクタ７
を通じて間引き処理回路８に供給される。また可動接点
３２が係数回路２２に接続され、重み付けされた信号Ｋ
2 （ｌ-1）とラインメモリ５２からの信号Ｋ1 （ｌ-2）
が加算器４２で加算され、この加算された信号Ｋ1 （ｌ
-2）＋Ｋ2 （ｌ-1）がラインメモリ５２に記憶される。
【００１６】さらに走査線（ｌ0 ）が供給された時点で
は、同図のＦに示すように可動接点３１は無接続とさ
れ、スイッチ６１がオフにされて、ラインメモリ５１の
記憶がクリアされる。また可動接点３２が係数回路２３
に接続され、重み付けされた信号Ｋ3 （ｌ0 ）とライン
メモリ５２からの信号Ｋ1 （ｌ-2）＋Ｋ2 （ｌ-1）が加
算器４２で加算され、この加算された信号Ｋ1 （ｌ-2）
＋Ｋ2 （ｌ-1）＋Ｋ3 （ｌ0 ）がラインメモリ５２に記
憶される。
は、同図のＦに示すように可動接点３１は無接続とさ
れ、スイッチ６１がオフにされて、ラインメモリ５１の
記憶がクリアされる。また可動接点３２が係数回路２３
に接続され、重み付けされた信号Ｋ3 （ｌ0 ）とライン
メモリ５２からの信号Ｋ1 （ｌ-2）＋Ｋ2 （ｌ-1）が加
算器４２で加算され、この加算された信号Ｋ1 （ｌ-2）
＋Ｋ2 （ｌ-1）＋Ｋ3 （ｌ0 ）がラインメモリ５２に記
憶される。
【００１７】さらに走査線（ｌ+1）が供給された時点で
は、同図のＧに示すように可動接点３１が係数回路２１
に接続され、重み付けされた信号Ｋ1 （ｌ+1）が加算器
４１を通じてラインメモリ５１に記憶される。また可動
接点３２が係数回路２４に接続され、重み付けされた信
号Ｋ4 （ｌ+1）とラインメモリ５２からの信号Ｋ1 （ｌ
-2）＋Ｋ2 （ｌ-1）＋Ｋ3 （ｌ0 ）が加算器４２で加算
され、この加算された信号Ｋ1 （ｌ-2）＋Ｋ2 （ｌ-1）
＋Ｋ3 （ｌ0 ）＋Ｋ4 （ｌ+1）がラインメモリ５２に記
憶される。
は、同図のＧに示すように可動接点３１が係数回路２１
に接続され、重み付けされた信号Ｋ1 （ｌ+1）が加算器
４１を通じてラインメモリ５１に記憶される。また可動
接点３２が係数回路２４に接続され、重み付けされた信
号Ｋ4 （ｌ+1）とラインメモリ５２からの信号Ｋ1 （ｌ
-2）＋Ｋ2 （ｌ-1）＋Ｋ3 （ｌ0 ）が加算器４２で加算
され、この加算された信号Ｋ1 （ｌ-2）＋Ｋ2 （ｌ-1）
＋Ｋ3 （ｌ0 ）＋Ｋ4 （ｌ+1）がラインメモリ５２に記
憶される。
【００１８】さらに走査線（ｌ+2）が供給された時点で
は、同図のＨに示すように可動接点３１が係数回路２２
に接続され、重み付けされた信号Ｋ2 （ｌ+2）とライン
メモリ５１からの信号Ｋ1 （ｌ+1）が加算器４１で加算
され、この加算された信号Ｋ 1 （ｌ+1）＋Ｋ2 （ｌ+2）
がラインメモリ５１に記憶される。また可動接点３２が
係数回路２５に接続され、重み付けされた信号Ｋ5 （ｌ
+2）とラインメモリ５２からの信号Ｋ1 （ｌ-2）＋Ｋ2
（ｌ-1）＋Ｋ3 （ｌ0 ）＋Ｋ4 （ｌ+1）が加算器４２で
加算され、この加算された信号Ｋ1 （ｌ-2）＋Ｋ2 （ｌ
-1）＋Ｋ3 （ｌ 0 ）＋Ｋ4 （ｌ+1）＋Ｋ5 （ｌ+2）がセ
レクタ７を通じて間引き処理回路８に供給される。
は、同図のＨに示すように可動接点３１が係数回路２２
に接続され、重み付けされた信号Ｋ2 （ｌ+2）とライン
メモリ５１からの信号Ｋ1 （ｌ+1）が加算器４１で加算
され、この加算された信号Ｋ 1 （ｌ+1）＋Ｋ2 （ｌ+2）
がラインメモリ５１に記憶される。また可動接点３２が
係数回路２５に接続され、重み付けされた信号Ｋ5 （ｌ
+2）とラインメモリ５２からの信号Ｋ1 （ｌ-2）＋Ｋ2
（ｌ-1）＋Ｋ3 （ｌ0 ）＋Ｋ4 （ｌ+1）が加算器４２で
加算され、この加算された信号Ｋ1 （ｌ-2）＋Ｋ2 （ｌ
-1）＋Ｋ3 （ｌ 0 ）＋Ｋ4 （ｌ+1）＋Ｋ5 （ｌ+2）がセ
レクタ７を通じて間引き処理回路８に供給される。
【００１９】さらに走査線（ｌ+3）が供給された時点で
は、同図のＩに示すように可動接点３１が係数回路２３
に接続され、重み付けされた信号Ｋ3 （ｌ+3）とライン
メモリ５１からの信号Ｋ1 （ｌ+1）＋Ｋ2 （ｌ+2）が加
算器４１で加算され、この加算された信号Ｋ1 （ｌ+1）
＋Ｋ2 （ｌ+2）＋Ｋ3 （ｌ+3）がラインメモリ５１に記
憶される。また可動接点３２は無接続とされ、スイッチ
６２がオフにされて、ラインメモリ５２の記憶がクリア
される。
は、同図のＩに示すように可動接点３１が係数回路２３
に接続され、重み付けされた信号Ｋ3 （ｌ+3）とライン
メモリ５１からの信号Ｋ1 （ｌ+1）＋Ｋ2 （ｌ+2）が加
算器４１で加算され、この加算された信号Ｋ1 （ｌ+1）
＋Ｋ2 （ｌ+2）＋Ｋ3 （ｌ+3）がラインメモリ５１に記
憶される。また可動接点３２は無接続とされ、スイッチ
６２がオフにされて、ラインメモリ５２の記憶がクリア
される。
【００２０】以下、上述の動作が繰り返されて、順次
３：１に走査線変換された信号が取り出される。
３：１に走査線変換された信号が取り出される。
【００２１】なお間引き処理回路８においては、例えば
図５のＡに示すような例えばハイビジョン信号から、同
図のＢに示すように走査線変換された信号が取り出され
ると、この信号が同図のＣに示すような書き込みクロッ
クで間引き処理回路８のラインメモリに書き込まれる。
そしてこの信号が同図のＤに示すような読み出しクロッ
クで間引き処理回路８のラインメモリから読み出される
ことによって、同図のＥに示すような例えばＮＴＳＣ方
式の信号が取り出される。
図５のＡに示すような例えばハイビジョン信号から、同
図のＢに示すように走査線変換された信号が取り出され
ると、この信号が同図のＣに示すような書き込みクロッ
クで間引き処理回路８のラインメモリに書き込まれる。
そしてこの信号が同図のＤに示すような読み出しクロッ
クで間引き処理回路８のラインメモリから読み出される
ことによって、同図のＥに示すような例えばＮＴＳＣ方
式の信号が取り出される。
【００２２】こうして上述の装置によれば、同じ処理で
必要なラインメモリ５１、５２の数が削減され、安価な
装置で良好な走査線変換を行うことができるものであ
る。
必要なラインメモリ５１、５２の数が削減され、安価な
装置で良好な走査線変換を行うことができるものであ
る。
【００２３】すなわち上述の装置で、ラインメモリを有
する積算回路の数Ｎは、 Ｎ＝〔Ｔ／Ｒ〕 ただし、Ｔ：形成に用いられる走査線の数 Ｒ：走査線変換の比率（Ｒ：１） 〔 〕は切上げによる整数化 で与えられる。従って上述の例においてＴ＝５、Ｒ＝３
とすると、 Ｎ＝〔Ｔ／Ｒ〕＝〔５／３〕＝２ であり、従来の構成で必要とされたラインメモリの数
〔（形成に用いられる走査線の数−１）＝（５−１）＝
４〕を半減させることができる。
する積算回路の数Ｎは、 Ｎ＝〔Ｔ／Ｒ〕 ただし、Ｔ：形成に用いられる走査線の数 Ｒ：走査線変換の比率（Ｒ：１） 〔 〕は切上げによる整数化 で与えられる。従って上述の例においてＴ＝５、Ｒ＝３
とすると、 Ｎ＝〔Ｔ／Ｒ〕＝〔５／３〕＝２ であり、従来の構成で必要とされたラインメモリの数
〔（形成に用いられる走査線の数−１）＝（５−１）＝
４〕を半減させることができる。
【００２４】なお上述の装置において、例えば近傍の５
本の走査線を用いて３：１の走査線変換を行う場合に
は、重み付けＫ1 〜Ｋ5 の値はそれぞれＫ1 ＝Ｋ5 ＝１
／１６、Ｋ2 ＝Ｋ4 ＝１／８、Ｋ3 ＝５／８のように対
称になる。その場合には図６に示すように係数回路２１
と２５、２２と２４を共用にして回路規模をさらに縮小
することも可能である。
本の走査線を用いて３：１の走査線変換を行う場合に
は、重み付けＫ1 〜Ｋ5 の値はそれぞれＫ1 ＝Ｋ5 ＝１
／１６、Ｋ2 ＝Ｋ4 ＝１／８、Ｋ3 ＝５／８のように対
称になる。その場合には図６に示すように係数回路２１
と２５、２２と２４を共用にして回路規模をさらに縮小
することも可能である。
【００２５】また上述の装置は、ハイビジョン信号をＮ
ＴＳＣ方式の信号に変換する場合に限らず、いわゆるピ
クチャー・イン・ピクチャーの子画面の形成や、マルチ
表示画面の形成などの、走査線数を減少させる変換に適
用できる。また形成に用いられる走査線の数や走査線変
換の比率（Ｒ：１）は上述の例に限られるものではな
く、その場合にラインメモリを有する積算回路の数を上
述の式で定めることができる。
ＴＳＣ方式の信号に変換する場合に限らず、いわゆるピ
クチャー・イン・ピクチャーの子画面の形成や、マルチ
表示画面の形成などの、走査線数を減少させる変換に適
用できる。また形成に用いられる走査線の数や走査線変
換の比率（Ｒ：１）は上述の例に限られるものではな
く、その場合にラインメモリを有する積算回路の数を上
述の式で定めることができる。
【００２６】
【発明の効果】この発明によれば、同じ処理で必要なラ
インメモリの数が削減され、安価な装置で良好な走査線
変換を行うことができるようになった。
インメモリの数が削減され、安価な装置で良好な走査線
変換を行うことができるようになった。
【図１】本発明による走査線変換装置の一例の構成図で
ある。
ある。
【図２】その説明のための図である。
【図３】その説明のための図である。
【図４】その説明のための図である。
【図５】間引き処理回路の説明のための図である。
【図６】走査線変換装置の他の例の構成図である。
【図７】走査線変換の説明のための図である。
【図８】従来の走査線変換装置の構成図である。
１ 例えばハイビジョン信号の供給される入力端子 ２１〜２５ 重み付けＫ1 〜Ｋ5 の係数回路 ３ セレクタ ３１、３２ 可動接点 ４１、４２ 加算器 ５１、５２ ラインメモリ ６１、６２ スイッチ ７ セレクタ ８ 間引き処理回路 ９ 出力端子
Claims (2)
- 【請求項１】 入力信号がそれぞれ重み付けに相当する
係数回路に供給され、所定のラインメモリを有する積算
回路が設けられ、上記係数回路の出力が選択されて上記
積算回路で積算されるようにした走査線変換装置。 - 【請求項２】 上記ラインメモリを有する積算回路の数
Ｎを、 Ｎ＝〔Ｔ／Ｒ〕 ただし、Ｔ：形成に用いられる走査線の数 Ｒ：走査線変換の比率（Ｒ：１） 〔 〕は切上げによる整数化 としたことを特徴とする走査線変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262362A JPH05103305A (ja) | 1991-10-09 | 1991-10-09 | 走査線変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262362A JPH05103305A (ja) | 1991-10-09 | 1991-10-09 | 走査線変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05103305A true JPH05103305A (ja) | 1993-04-23 |
Family
ID=17374689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3262362A Pending JPH05103305A (ja) | 1991-10-09 | 1991-10-09 | 走査線変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05103305A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380979B1 (en) | 1996-07-02 | 2002-04-30 | Matsushita Electric Industrial Co., Ltd. | Scanning line converting circuit and interpolation coefficient generating circuit |
| JP2015146593A (ja) * | 2010-04-26 | 2015-08-13 | 株式会社日立国際電気 | 固体撮像装置 |
-
1991
- 1991-10-09 JP JP3262362A patent/JPH05103305A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380979B1 (en) | 1996-07-02 | 2002-04-30 | Matsushita Electric Industrial Co., Ltd. | Scanning line converting circuit and interpolation coefficient generating circuit |
| JP2015146593A (ja) * | 2010-04-26 | 2015-08-13 | 株式会社日立国際電気 | 固体撮像装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5117294A (en) | Image processing method and system | |
| US5083208A (en) | Electronic zoom apparatus | |
| US5136379A (en) | Video signal processing device capable of vertical blocking | |
| JP2584138B2 (ja) | テレビジョン方式変換装置 | |
| JPH05103305A (ja) | 走査線変換装置 | |
| JP2982509B2 (ja) | 画像の縮小処理方式 | |
| JP2939979B2 (ja) | 高品位テレビジョン受信機 | |
| JP3712138B2 (ja) | 記録装置、記録再生装置、記録方法及び記録再生方法 | |
| KR920002048B1 (ko) | 텔리비젼이나 비디오테이프레코오더의 자화면 확대 및 축소회로와 방법 | |
| JPH03289785A (ja) | 走査変換回路 | |
| JP3514789B2 (ja) | Ｃｃｄビデオカメラシステム | |
| JPH0126226B2 (ja) | ||
| JPH0662433A (ja) | Ｍｕｓｅ／ｎｔｓｃコンバータのフレーム間内挿装置 | |
| JPH06152936A (ja) | 画像処理装置 | |
| JP2601138B2 (ja) | ビデオ表示装置 | |
| JPH01245679A (ja) | 画像情報伝送システム | |
| JPH0564100A (ja) | 多画面テレビジヨン受像機 | |
| JPH05252480A (ja) | ２次元フィルタ用遅延回路 | |
| JPH0676051A (ja) | 並列画像処理装置 | |
| JPH01263778A (ja) | 画像メモリのアドレス制御方法 | |
| JPS61242467A (ja) | フアクシミリ受信機の信号処理回路 | |
| JPS6262115B2 (ja) | ||
| JPH03104392A (ja) | 走査線数逓降ダウンコンバータ用走査線変換垂直フィルタ | |
| JPH05252489A (ja) | 倍速変換水平圧縮装置 | |
| JPH02252362A (ja) | 中間調画像推定装置 |