JPH0510817B2 - - Google Patents

Info

Publication number
JPH0510817B2
JPH0510817B2 JP59187226A JP18722684A JPH0510817B2 JP H0510817 B2 JPH0510817 B2 JP H0510817B2 JP 59187226 A JP59187226 A JP 59187226A JP 18722684 A JP18722684 A JP 18722684A JP H0510817 B2 JPH0510817 B2 JP H0510817B2
Authority
JP
Japan
Prior art keywords
photoresist
thin film
etchable
film
film surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59187226A
Other languages
English (en)
Other versions
JPS6089925A (ja
Inventor
Uijan Miira
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Energy Conversion Devices Inc
Original Assignee
Energy Conversion Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Energy Conversion Devices Inc filed Critical Energy Conversion Devices Inc
Publication of JPS6089925A publication Critical patent/JPS6089925A/ja
Publication of JPH0510817B2 publication Critical patent/JPH0510817B2/ja
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16Coating processes; Apparatus therefor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0393Flexible materials
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0091Apparatus for coating printed circuits using liquid non-metallic coating compositions
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0097Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Coating Apparatus (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Bipolar Transistors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 集積電子回路は、通常は、明確なパターンをな
す結晶性ウエーハあるいはチツプ上に、例えば、
結合子や接点、及び導線等のパターン化した薄膜
層を逐次堆積して得られる。これらのパターン化
した層は蒸着マスキング法あるいは写真食刻法に
より堆積される。
蒸着マスキング法においては、薄膜層を堆積し
たい面に密着させて適当な形状の物理的障壁を形
成する。この障壁は蒸着ビームの一部分を遮断す
る。このビームが遮断された部分は表面への凝縮
が阻止される。蒸着ビームの凝縮物は表面に薄膜
パターンを形成する。
写真食刻法においては、減法エツチングとして
も公知のように、薄膜が予め表面に形成され、そ
して所望のパターンが、前記薄膜の部分的な選択
除去により前記薄膜内に形成される。上記の部分
的選択除去は感光性有機ラツカ、即ちホトレジス
トを用いて達成される。このホトレジストは薄膜
面上に堆積され、所望のパターンが化学線により
ホトレジスタ層内に形成される。ホトレジスト層
の現像は、ホトレジスト層の露出及び未露出領域
の可溶性に有位差をもたらす。ホトレジスト層の
より可溶性の部分は適切な溶剤により除去され
る。このようにして、ホトレジスト層の下にある
薄膜の一部がエツチング用試薬に対してさらさ
れ、エツチングすることにより所望の表面パター
ンが残される。
写真食刻工程では、パターンはステンシルある
いはマスク、即ち、光マスクによつて規定され
る。このマスクはエツチングされるべきパターン
の精密像である。これは原版の200分の1〜1000
分の1倍の写真縮尺により作成される。原版は、
形成されるべきパターンを肉眼によつて読取り可
能な縮尺で示している。
写真食刻工程では、高分子ホトレジスト層は被
エツチング薄膜面上に形成される。次に、ホトレ
ジスト層が光マスク、例えばコンタクトプリント
法により化学線に露出される。化学線はホトレジ
ストの一部分を相対的に可溶性にし、その他の部
分を相対的に不溶性にする。ホトレジストのより
可溶性な部分は、例えば、適切な溶剤による可溶
化により除去される。次に、薄膜の露出部分がエ
ツチングにより除去され、光マスクパターンの模
写あるいは逆模写が残される。
高分子ホトレジスト膜を形成する先行技術が発
明されており、これは特に剛性の小形エレメント
に適合される。先行技術で説明されるように、剛
性の小形エレメントは長手寸法が約3インチ以下
のものである。これらのエレメントは、剛性の非
軟質エレメント、例えば単結晶エレメント上に形
成され、該エレメントを包囲し、従つて寸法狂い
や弓反りは殆んどない。従来のホトレジスト塗布
法は、吹付や浸漬、スピンあるいは振回しコーテ
イング、及びグラビアロール塗等を含む。最も一
般的に用いられる方法はスピンコーテイングであ
る。スピンコーテイングにおいては、振回しコー
テイングとしても公知だが、ホトレジスト組成物
のプール、即ち、溶剤中のホトレジストポリマの
プールが被塗布エレメントの表面上に形成され
る。その後、該エレメントは毎分約2000〜約6000
回転の速度で回転され、これにより剛性の小形エ
レメントの表面をほぼ一様に横切つてホトレジス
ト組成物が堆積される。堆積されたホトレジスト
の厚さはホトレジスト組成物の粘性及び密度、並
びに被塗布エレメントの角速度の関数である。
スピンコーテイングは、大形で非剛性の軟質エ
レメント及び連続的な工程の両者には適さないこ
とがわかつている。特に、スピンコーテイング
は、軟質基板上に微細回路を形成するためのロー
ル間工程には適していない。前記基板は、幅が約
3インチ以上で、各種の堆積工程を通して一つの
ロールから次のロールへ引張り移動される。
同様にして、ローラコーテイングは、グラビア
コーテイングとしても知られ、大形で非剛性の軟
質エレメントには最適ではないことがわかつてい
る。
本発明の目的は、可撓性を有する大形基板又は
ロール巻きされており連続的に取り出される長尺
基板上に、パターン化された微細な電子回路を容
易に形成し得る電子回路エレメントの形成方法を
提供することにある。
本発明によれば、前記目的は、ホトレジストと
溶剤とからなる強粘性液を形成する段階と、エツ
チング可能薄膜面を有する回路エレメントを準備
する段階と、エツチング可能薄膜面から所定距離
だけ上方に離間した位置において強粘性液の可撓
性薄膜を水平に形成すると共に可撓性薄膜を第1
の速度で移動させつつエツチング可能薄膜面上に
接触させる段階と、回路エレメントを第1の速度
より大きい第2の速度で移動させ、可撓性薄膜を
引つ張りつつエツチング可能薄膜面上に堆積させ
る段階と、エツチング可能薄膜面上に堆積された
可撓性薄膜を加熱して該可撓性薄膜膜から溶剤を
排除し、エツチング可能薄膜面に粘着性のホトレ
ジスト薄膜を形成する段階と、ホトレジスト薄膜
の一部分を化学線にさらす段階と、化学線にさら
された一部分又は化学線にさらされなかつた他の
部分を除去してエツチング可能薄膜面を部分的に
露出させる段階と、該露出された部分をエツチン
グする段階とからなる電子回路エレメントの形成
方法によつて達成される。
本発明の電子回路エレメントの形成方法によれ
ば、接触させる段階が、エツチング可能薄膜面か
ら所定距離だけ上方に離間した位置において強粘
性液の可撓性薄膜を水平に形成するが故に、ホト
レジストと溶剤とからなる強粘性液を可撓性を有
する所定形状の薄膜に回路エレメントとは別個に
独立して変形し得、品質の安定した長尺の可撓性
薄膜を容易に形成し得る。又、接触させる段階
が、可撓性薄膜を第1の速度で移動させつつエツ
チング可能薄膜面上に接触させると共に、堆積さ
せる段階が、回路エレメントを第1の速度より大
きい第2の速度で移動させ、可撓性薄膜を引つ張
りつつエツチング可能薄膜面上に堆積させるが故
に、長尺の可撓性薄膜を更に引き伸ばしつつ回路
エレメントのエツチング可能薄膜面上に連続的に
堆積し得、連続するエツチング可能薄膜面上に極
薄い可撓性膜をたるみなく確実に堆積し得る。
従つて、ホトレジストを含む可撓性薄膜を大形
又は長尺の回路エレメントのエツチング可能薄膜
面上に連続して堆積し得、加熱によりホトレジス
ト薄膜が形成され、化学線照射及びエツチング等
により回路エレメントに電子回路が形成される。
その結果、可撓性を有する大形基板又はロール
巻きされており連続的に取り出される長尺基板上
に、パターン化された微細な電子回路を容易に形
成し得る。
本発明による方法の好ましい特徴によれば、接
触させる段階は、細長い水平オリフイスを通過さ
せることにより強粘性液から可撓性薄膜を形成す
るのがよい。
本発明による方法の他の好ましい特徴によれ
ば、回路エレメントは、可撓性の機械的基板上に
少なくとも一層のアモルフアス半導体物質を堆積
したものであるのがよい。
本発明による方法の更に他の好ましい特徴によ
れば、基板の長手方向寸法が3インチ以上である
のがよい。
本発明による方法の更に他の好ましい特徴によ
れば、基板が連続しており、準備する段階は基板
を第1のロール手段から取り出す段階を含むのが
よい。
本発明による方法の更に他の好ましい特徴によ
れば、エツチングする段階は、エツチング終了後
に基板を第2のロール手段により収集する段階を
含むのがよい。
本発明による方法の更に他の好ましい特徴によ
れば、強粘性液は約2〜約8重量%の固体とバラ
ンス溶剤とからなるのがよい。
本発明による方法の更に他の好ましい特徴によ
れば、ホトレジストはポジテイブ形ホトレジスト
であり、フエノールを末端基とするフエノールホ
ルムアルデヒドホトレジストポリマとキノンジア
ド光増感剤とからなるのがよい。
本発明による方法の更に他の好ましい特徴によ
れば、ホトレジストはネガテイブ形ホトレジスト
であり、光活性シンナメート、ジアリルフタル酸
ポリマ樹脂及びイソプレノイド樹脂からなる群か
ら選択されたホトレジストポリマと、アジド化合
物、ニトロ化合物、ニトロアニリン誘導体、アン
トロン、キノン、ジフエニル及びチアゾリンから
なる群から選択された光増感剤とからなるのがよ
い。
本発明による方法の更に他の好ましい特徴によ
れば、強粘性液は、25℃において約1〜約20セン
チストークの動粘度を有するのがよい。
本発明による方法の更に他の好ましい特徴によ
れば、堆積させる段階はエツチング可能薄膜面上
に厚い湿潤性可撓性薄膜を堆積する段階を含み、
ホトレジスト薄膜を形成する段階は湿潤性可撓性
薄膜を加熱して該可撓性薄膜から溶剤を排除し、
薄いホトレジスト薄膜を形成する段階を含むのが
よい。
本発明による方法の更に他の好ましい特徴によ
れば、湿潤性可撓性薄膜の厚さが約5〜103ミク
ロンであり、ホトレジスト薄膜の厚さが約0.2〜
2.0ミクロンであるのがよい。
本発明による方法の更に他の好ましい特徴によ
れば、エツチング可能薄膜面は、導体、半導体、
絶縁体、及び該物体の各状態にセツト可能な組成
物からなる群の中から選択された物質で形成され
るのがよい。
本発明による方法の更に他の好ましい特徴によ
れば、エツチング可能薄膜面は、アモルフアス物
質、多結晶質物質、結晶物質、該物質の各状態に
セツト可能な組成物、及びそれらの混合物とから
なる群の中から選択された物質で形成されるのが
よい。
本発明による方法の更に他の好ましい特徴によ
れば、エツチング可能薄膜面がアモルフアス半導
体合金で形成されるのがよい。
本発明による方法の更に他の好ましい特徴によ
れば、エツチング可能薄膜面は、ほぼ非導電状態
と比較的高い導電状態とのいずれか1つにセツト
可能であるのがよい。
本発明による方法の更に他の好ましい特徴によ
れば、エツチング可能薄膜面は、2つの状態間で
セツト可能かつリセツト可能であるのがよい。
本発明による方法の更に他の好ましい特徴によ
れば、セツト・リセツト可能な物質はカルコゲナ
イトであるのがよい。
ここに開示する本発明は、回路エレメントの薄
膜のエツチング可能面上にホトレジストを堆積
し、且つ光マスクを通してホトレジストの一部分
を化学線に露出し、これによりホトレジスト膜内
に光マスクの模写あるいは逆模写を形成する方法
により、電子要素、例えば集積回路を形成する方
法を与える。化学線は、ホトレジスト膜内の光マ
スクパターンに対応して比較的可溶性の部分と比
較的不溶性の部分とを形成するホトレジストの可
溶部分を除去する。これは回路エレメントのエツ
チング可能な薄膜面の一部分を露出させる。次
に、回路要素のエツチング可能な薄膜面の露出部
分をエツチングにより除去する。
本発明は、ホトレジスト組成物が、回路エレメ
ントのエツチング可能な薄膜面から分離してホト
レジスト組成物の膜を形成することと、その後回
路エレメントのエツチング可能面上にホトレジス
ト組成物の膜を堆積することからなる方法によつ
て堆積されることを特徴とする。
本発明の特に好ましい例示に従つて、連続する
軟質の機械的基板上に電子回路、例えば集積回路
を形成する方法が与えられ、ここに機械的基板は
3インチ以上の少なくとも1つの直線表面寸法を
有する。この例示に従つて連続する、軟質の機械
的基板が一巻きの基板物質からほぼ連続的に取り
出され、アモルフアス半導体堆積装置の少なくと
も一段を通過させられる。よく用いられるアモル
フアス半導体堆積装置は、「結晶半導体に相当す
るアモルフアス半導体」の名称でStanford R.
Ovshinsky等に与えられた米国特許第4217374号
及び「グロー放電工程により製造した結晶半導体
に相当するアモルフアス半導体」と題する
Stanford R.Ovshinsky等に与えられた米国特許
第4226898号に開示されている。
このようにして、少なくとも一層のアモルフア
ス半導体合金が軟質の機械的基板上に堆積され
る。アモルフアス半導体物質の堆積はエツチング
可能な外部面を備え、そこでは、パターンを蝕刻
すること、例えばエレメントを規定し、接続し、
あるいは分離することが必要となる。ホトレジス
ト組成物からなる膜がアモルフアス半導体物質の
エツチング可能な外部面から分離して形成され、
その後該外部面上に堆積される。光マスクを化学
線源と堆積したホトレジスト膜との間に配置し、
該ホトレジスト膜を化学線に露出する。これによ
り、可溶度が比較的高い部分と低い部分とをホト
レジスト膜内に形成せしめる。可溶度の大きな部
分を除去し、アモルフアス半導体物質のエツチン
グ可能面内のホトマスクに対応するパターンを露
出させ、あるいはその逆を実施し、そしてアモル
フアス半導体物質のその他の部分を上塗りする。
アモルフアス半導体物質のエツチング可能面の露
出部分を化学エツチング剤により除去し、アモル
フアス半導体物質内にホトマスクに対応するパタ
ーンを形成し、あるいはこれの逆を実施する。
本発明に従つて、ホトレジスト組成物をオリフ
イスを介して通過させ、その膜を形成し、その後
このように形成したホトレジスト組成物の膜を回
路エレメントのエツチング可能面上に堆積する。
特に、オリフイスは細長い水平オリフイスであ
り、被塗布回路エレメントはオリフイスを直線的
に通過移動する。
本発明の特に好ましい例示においては、塗布し
たいエレメントの線速度はオリフイスを出るホト
レジスト組成物の線速度より大きく、これによつ
てホトレジスト組成物膜がオリフイスとエツチン
グ可能面との間に引きおろされる。即ち、ホトレ
ジスト膜を被塗布エレメントより大きな線速度
で、比較的大きな厚さの、即ち、オリフイスの厚
さを通過させ、ホトレジスト組成物の膜を引き伸
してより薄い堆積膜を形成する。
ホトレジストはネガテイブ形ホトレジストであ
り、照明により不溶性にされ、これによつてホト
レジストの相補的なあるいはネガテイブ形の模写
が与えられる。一方、より好ましくは、ホトレジ
ストはポジテイブ形ホトレジストであり、これは
照明により更に可溶にされ、これによつてホトマ
スクのポジテイブ形の模写が与えられる。
ネガテイブ形のホトレジストは、照射された領
域がホトレジストの露出されたあるいはマスクさ
れた領域に対して不溶にされる。ネガテイブ形の
ホトレジスト樹脂は不飽和ポリマであり、更に化
学線によつて重合される。樹脂自身は感光性であ
る必要はないが、増感剤との反応を通して不溶化
出来なければならない。この増感剤は化学線によ
り活性化出来る。
例示のネガテイブ形ホトレジスト樹脂は、ポリ
ビニルシンナメートや、ポリスチレン−シンナミ
リデンアセテート等の感光性シンナメート、ジア
リルフタレートプレポリマ樹脂、及びイソプレイ
ド樹脂とを含む。
ホトレジストポリマは増感剤を有する溶剤中
に、即ち活性剤あるいは開始剤中に分散或いは溶
解される。ネガテイブ形ホトレジスト用の光増感
剤は波長が200〜400ナノメートルの近紫外化学線
によつて活性化する。
シンナメート及びジアリルフタレート用の例示
としての増感剤は、アジド化合物、例えば4,
4′−アジドジベンザルアルデヒドラニトロ化合
物、例えばD−ニトロジフエニルやアルフアーニ
トロナフタレン;ニトロアニリン誘導体、例え
ば、4−ニトロ−2−クロロアニリン、2,4,
6−トリニトロアニリン、及び5−ニトロ−2−
アミノトルエン;アントロン、例えば、2−ケト
−3−メチル−1,3−ジベンズアントロン;キ
ノン、例えば1,2−ベンズアントラキノン、ベ
ータークロロアントラキノン、及び9,10−アン
トラキノン;ジフエニル類、例えば4,4i−テト
ラメチルジアミノジフエニルケトン、及び類似の
カルビノール、4,4i−テトラメチルジアミノベ
ンゾフエノン;及びチアゾリン、例えば1−メチ
ル−2−ベンゾイルメチレンナフトチアゾリン、
2−メチル−x−ニトロ−ベーターナフタチオゾ
ール、及び1−エチル−2−アセチルメチレン−
ベーターナフチアゾリンを含む。
イソプレノイドに用いられる増感剤としては、
例えば、アジドであり、4,4′−ジアジドスチル
ベン、4,4′−ジアジドベンゾフエノン、2,6
−ジ(4i−アジドベンザル)−4−メチルシクロ
ヘキサノン、及び4,4′−ジアジドジベンザルア
セトンとを含む。好ましい例としてはカルボニル
結合を有するアジドである。特に、好ましいもの
は、可溶性と安定性の点から、2,6−ジ−(4i
−アジドベンザル)−4メチルシクロヘキサノン
が与えられる。
更に、各種の安定化剤や添加剤が熱重合や浮き
泡形成を防止するために与えられる。
ネガテイブ形ホトレジストに適した溶剤として
は、1,4−ジオキサン;脂肪族エステル、例え
ばブチルアセテート、及びセルソルブアセテー
ト、即ち、2−エトキシエチルアセテート;セロ
ソルブエーテル、例えばエチレングリコールモノ
エチルエーテル、及びエチレングリコールモノメ
チルエーテル;芳香族炭化水素、例えばキシレン
やエチルベンゼンなどが挙げられる。一方、塩素
化炭化水素、例えばクロロベンゼンやメチオリン
クロライドが用いられ;ケトン、特にアセトン及
びシクロヘキサノン等の環状ケトンが用いられ
る。
一方、ホトレジスト物質は、ポジテイブ形ホト
レジスト物質であり、該物質は適切な溶剤中に分
散されたポジテイブ形のホトレジストポリマを有
する。ポジテイブ形ホトレジストポリマは低分子
量ポリマであり、不飽和性が殆んどないことを特
徴とする。特に好ましいポジテイブ形ホトレジス
トポリマはノボラツク形樹脂、即ちフエノールを
末端基とするフエノール−ホルムアルデヒドポリ
マである。他のポリマがノボラツク形樹脂と共に
存在し、そのモノマはフエノールを末端基とする
フエノール−ホルムアルデヒドノボラツク形樹脂
と共に重合化も可能である。
これらには、スチレン、メチルスチレン、スチ
レン−無水マレイン酸、スチレン−アクリル酸、
スチレン−メタクリル酸、メラミン、メラミン−
スクロースベンゾエート等が含まれる。
ポジテイブ形ホトレジスト増感剤の例として
は、キノンジアジド、例えばベンゾキノン、1,
2−ジアジド−4−スルフオクロリド、ナフタト
キノン−1,2−ジアジド−5−スルフオクロリ
ド、ナフトキノン−1,2−ジアジド−4−スル
フオクロリド、ナフトキノン−2,1−ジアジド
−4−スルフオクロリド、類似のカルボン酸クロ
リド等が含まれる。一般に、増感剤の量は樹脂坪
量が約10〜90重量%、好ましくは樹脂坪量が約25
〜50重量%である。
ポジテイブ形ホトレジストに用いられる溶剤の
例としては、エチレングリコールモノエチルエー
テル及びエチレングリコールモノメチルエーテル
等のセロソルブエーテル;エチレングリコールモ
ノエチルエーテルアセテート等のセロソルブアセ
テート;ブチルアセテート等の脂肪族エステル;
キシレン及びエチルベンゼン等の芳香族炭化水
素;クロロベンゼン及びメチレンクロリド等の塩
素化炭化水素;及びシクロヘキサノン等の環状ケ
トンにより例示されるケトン等が挙げられる。
ホトレジスト組成物は、通常は、溶剤中で約15
〜45重量%のホトレジストポリマの溶液で供給さ
れ、25℃で約50〜約125センチストークスの粘度
を有する。ここに記載したホトレジスト組成物
は、例えばシンナを加えることにより約2〜約8
%固体に希釈する。シンナは相溶性溶剤である。
固体含量を減らして、粘度が約1〜20センチスト
ークスのホトレンジスト組成物が得られる。この
ようにして、ホトレジスト組成物の自己支持形の
軟質薄膜が被塗布回路エレメントとは別に形成さ
れる。
ホトレジスト組成物の薄い軟質膜は、押出ダイ
のトラフにホトレジスト組成物のプールを形成
し、前記の押出ダイに静水圧ヘツドを課してホト
レジスト組成物を押出しダイからオリフイスを通
して強制形成される。ホトレジスト組成物の膜は
被塗布面に密接して、例えば、被塗布面の約
0.002インチから約0.01インチの距離に形成され
るが、これは更に離して形成させることが出来、
あるいは予備成形も可能である。ここに記載した
ホトレジスト組成物の薄壁は回路エレメントのエ
ツチング可能面上の層及びオリフイスから生ず
る。
塗布時の、処理以前の膜厚は、通常は、約5ミ
クロン以上、約103ミクロン以下であるが、有害
な作用なしにより厚い、又はより薄い膜を用いる
ことも出来る。
堆積された膜は乾燥空気により実施されるソフ
トベーキングあるいはプレベーキング工程に課さ
れる。ソフトベーキングあるいはプレベーキング
は対流的工程あるいは抵抗加熱工程である。プレ
ベーキングは溶剤駆除を目的とする。溶剤は露出
や、化学線で開始される化学反応、及び現像を妨
害する。プレベーキング工程は、通常は、約70℃
から約120℃の温度で約10分から約40分の間で、
好ましくは、約90℃から約105℃の温度で実施さ
れる。正確な時間と温度とは定期的な実験により
見い出される。
プレベーキングの結果として、ホトレジスト堆
積の厚さは約0.2から2.0ミクロンまで低減され
る。
従つて、ホトレジスト物質は化学線に露出され
る。通常は、化学線は約200〜500ナノメートルの
波長を有する。通常は、化学線の量は約2〜8秒
間は平方センチメートル当り約4〜60ミリワツト
であり、化学線源は水銀蒸気ランプである。正確
な露出時間及び強度とは日常実験により見い出さ
れる。
次に、ホトレジストを現像して比可溶性の大き
い領域を除去し、一方ホトマスクの画像に直接対
応し、あるいはそれに相補的な比可溶性の低い領
域が後に残される。現像は、浸漬あるいは噴霧に
より実施する。現像は約15〜約150秒の間に実施
し、一般には約30〜約60秒の間に実施する。現像
が浸漬現像の場合、窒素バブルによる撹拌が行わ
れる。現像後、表面を、例えば脱イオン水で水洗
する。
噴霧現像は、それが溶液−ホトレジスト界面に
おける現像液の連続的な更新を可能にするために
特に好ましい。更に、ホトレジスト物質のより可
溶な部分を除去する噴霧の研磨、ブラツシング、
あるいは洗浄作用が与えられる。
現像と水洗の後に例えば、空気又は窒素による
乾燥、及びポストベーキングが行われる。ポスト
ベーキングは通常は約100℃〜約200℃の温度で実
施され、これにより現像及び水洗後残留するホト
レジストのより不溶性の部分をして電子回路エレ
メントの表面により強く密着せしめる。
ポストベーキングの後、エツチング溶剤はエツ
チング可能物質の、新しく露出され保護されてい
ない表面に塗布される。エツチング剤の例として
は、酸化剤の希釈液、例えば、硝酸;燐酸、硝
酸、及びフツ化水素酸の溶液;硼酸、硝酸及びフ
ツ化水素酸の溶液;PH9のメタノールに溶解した
水酸化アンモニウムの溶液;フツ化水素酸の緩衝
液;硝酸、フツ化水素酸及び水の溶液等が与えら
れる。溶液は水溶液が用いられるが、メタノール
やエチレングリコール、あるいはグリセリン等の
アルコールが酸性溶液に付加されエツチング反応
が緩和される。エツチング後、残留するホトレジ
ストが、例えば、脱脂剤として技術的に公知の研
磨により、あるいは高温の塩素化炭化水素溶液に
より除去される。これらにはトリクロロエチレ
ン、テトラクロロエチレン、及びそれらの混合物
が含まれる。
以下、本発明を図面に示す好ましい実施例を用
いて詳述する。
第1図は本発明の方法の概略図であり、ここに
連続する軟質の機械的基板1が基板物質からなる
ロール101から取り出され、三つのアモルフア
ス半導体アモルフアス堆積室103,105,1
07を通過してアモルフアス半導体物質の三層が
堆積される。例えば、P形の外因性半導体物質が
堆積室103において塗布され、内因性アモルフ
アスシリコン半導体が堆積室105において、そ
して外因性のn形アモルフアスシリコン半導体が
堆積室107において塗布される。その後、導電
物質の薄膜あるいは層がn形外因性半導体層上に
塗布され、その中にエツチングされたパターンを
有する。被エツチング面は導体、半導体、絶縁
体、あるいは該状態間でセツト可能又は転換可能
な物質である。前記の面はアモルフアス、多結晶
質、結晶質、あるいはそれらの間で転換可能又は
セツト可能な物質、あるいはそれらの混合物を用
いることができる。
このようにして、被エツチング面は、アモルフ
アス半導体合金あるいは、比較的導電性の状態及
びカルコゲン化物のような比較的非導電性の状態
とを有するセツト可能な物質で与えられる。
エツチングは多重ステツプ工程であり、該工程
は、例えば加熱により電子回路エレメントを予備
処理することを含む。加熱室109は、抵抗加熱
装置110あるいは図を略した導電加熱装置を備
え、これにより半導体塗布基板が10〜30分間約85
℃〜約350℃まで加熱される。加熱後、ホトレジ
スト膜11が仕切り、即ち室111内で塗布され
る。該組成物は、入口21を通してオリフイス3
1を内蔵する押出ダイヘツド23への該組成物供
給を通して集積回路エレメントに膜として塗布さ
れる。
ほぼ連続する回路エレメントが、回転あるいは
角速度又は加速度の成分をもたずに一定の直線速
度で室111を通して引き出される。好ましく
は、連続する回路エレメントの直線速度は押出機
のダイス型ヘツド23内のオリフイス31からの
ホトレジスト膜11への直線速度よりわずかに大
きい。これはホトレジスト膜11の引落し116
を惹起する。
ホトレジスト膜11cを塗布した回路エレメン
トは塗布室111から乾燥室113に進み、該乾
燥室においては抵抗加熱要素114あるいは導体
が加熱を与え、これにより回収予定の溶剤が蒸発
される。このステツプはホトレジスト膜の厚さを
約5〜400因子だけ低減させる。
ホトレジスト膜を塗布した連続回路エレメント
は、次に、写真室、即ち仕切り115に進行し、
ここで該回路エレメントの表面にホトマスク11
6が配置され、ホトレジスト膜11が、例えば光
源117からホトマスク116を通して化学線に
露出される。この露出の後、ホトレジスト塗布回
路エレメントは現像及び噴霧室119に進行し、
ここで該回路エレメントの表面に現像液及び水洗
液が噴霧される。これは可溶度が比較的高い領域
を除去し、一方可溶度の比較的低い領域を前記の
回路エレメントに殆んどそのまま残す。
次に。ホトマスクが上に模写され、ホトレジス
トを通して露出されないエツチング可能部分を有
するホトレジスト塗布回路エレメントは、例えば
室121内で加熱され、残るホトレジストを硬化
させる。次に、ホトレジスト塗布回路エレメント
はエツチング室123に到り、ここでエツチング
用溶液がノズル124を通して前記の回路エレメ
ントに塗布される。エツチングがほぼ終ろうとす
ると、ホトレジスト塗布回路エレメントは残留す
るホトレジスト物質を除去するために次の室12
5に進む。その後、エツチングされた連続集積回
路は後続堆積室で処理され、例えば、アモルフア
ス半導体物質の他の層、あるいは導電性物質層が
塗布される。更に、他の堆積並びにホトレジスト
ステツプが実施され、連続回路エレメントがロー
ラ129に引き上げられる。
第2図は、被エツチング薄膜面から離れてホト
レジスト膜11が形成されることを示し、又、被
エツチング面上にホトレジスト膜が引き続き堆積
されることを示すものである。
第2図に示したように、p形アモルフアスシリ
コン半導体物質3と、真性アモルフアスシリコン
半導体物質5と、n形アモルフアス半導体シリコ
ン半導体物質7との層を上に堆積させた軟質機械
的基板1を有する回路エレメントが押出ダイヘツ
ド23の下を通過する。ダイヘツド23は、底面
の半分24と上面の半分25とからなり、又、そ
れらの間にガスケツトを有する。ホトレジスト組
成物は正圧力の下で供給ライン21を通してダイ
ヘツド23に導かれ、ほぼ水平のオリフイス31
を通して押し出される。オリフイス31は上部層
7から約0.002〜0.01インチだけ隔置され、これ
によりホトレジスト膜11は厚い膜11aとして
取り出され、中間厚さの膜11bに絞られ、その
後薄い膜11cに成形される。
回路エレメントはオリフイス31に対して直線
方向に移動する。回路エレメントは、好ましく
は、オリフイスから出るホトレジスト膜11の線
速度より速い線速度で移動し、これによりホトレ
ジスト膜11が引き降ろされる。例えば、第2図
に示すように、ホトレジスト組成物は、引き降ろ
し作用のために、該組成物が集積回路要素の上部
層7に遭遇する時はより薄く膜11c、オリフイ
ス31においてはより厚く膜11aになる。
第3図は押出しダイヘツド23の部分破断図で
ある。ダイヘツド23は、最上部25と底部24
とを有し、又、それらの間にガスケツト26を有
する。底部24は、その中にトラフ30を備え、
これによりホトレジスト組成物のプールが与えら
れる。
供給ライン21内のホトレジスト組成物の正水
圧ヘツドは、ガスケツト26内のノツチにより形
成されたオリフイス31から前方に出るホトレジ
スト膜11に対し駆動力を与える。ガスケツト2
6の厚さは普通約0.001〜約0.005インチの範囲に
ある。ダイヘツド23は、例えば図に示したボル
ト27及びナツト28により圧縮維持される。
第2図及び第3図に示したように、ホトレジス
ト組成物は下方に配置された回路エレメントの表
面7から離れた膜11としてスロツトあるいはダ
イスを通して押し出され、表面7上に膜11cを
形成する。
ホトレジスト組成物供給ライン21の高圧は、
ホトレジスト組成物のポリマや、溶剤、並びに開
始剤をダイスを通して、又、その中に駆動する。
オリフイス31から前進する膜は約50ミクロンの
厚み、例えば、好ましくは約2〜約10ミクロンの
厚みを有する。この膜は、粘度が25℃で約1〜約
20センチストークスのシロツプ状の液体の、ある
いはゴム状の薄い柔軟ウエブとして押出しダイヘ
ツドオリフイス31から前方へ送り出される。
ダイヘツド23はt形状をなし、マニホルド形
平坦膜ダイヘツドとして公知であり、調節自在の
最上部25及び底部24とを有する、即ち、それ
らはガスケツト26を通して調節自在である。ダ
イヘツドの開口、即ちオリフイス31は所望の湿
潤性膜あるいはホトレジスト膜11の厚さに等し
く、引き降ろしにより細くなつた場合は湿潤性膜
あるいはホトレジスト膜の厚さの約10倍に等し
い。
ダイス型開口、即ちオリフイス31が堆積され
た湿潤性ホトレジストの膜11cの所望厚さ以上
の場合は、塗布すべき電子回路エレメントあるい
は構造上に膜を塗布する速度は該膜を引き降ろし
できる程に十分大きく、膜を薄くする上記現象を
伴う。
本発明の方法は、軟質で、ほぼ連続する機械的
基板上に形成され、ロール対ロール方式で形成可
能な集積回路エレメントについて記載されたが、
本方法は更に、結晶基板を含む剛性で、ほぼ非軟
質の機械的基板を特徴とする電子成分あるいは回
路エレメントの製造にも適用可能である。更に、
本発明の方法は集積回路エレメントに関して記載
されたが、この集積回路エレメントの名称には太
陽電池パネル、表示パネル、圧電入力パネル、及
び感光性入力パネル等が包含されることが理解さ
れるべきである。
更に、本発明の範囲は上記の実施例及び例示に
より規定されるものではなく、厳密には添付した
特許請求の範囲により規定されるものである。
【図面の簡単な説明】
第1図は本発明の方法の概略図、第2図はエツ
チング可能面層上にホトレジスト膜を引き降ろす
状態を示す概略図、第3図は、押出ダイヘツドの
展開部分断面図である。 1……基板、21……供給ライン、23……ダ
イヘツド、26……ガスケツト、31……オリフ
イス、101……ロール、103,105,10
7……堆積室、109……加熱室、110,11
4……加熱装置、111,115……仕切り、1
13……乾燥室、116……ホトマスク、117
……光源、119……噴霧室、123……エツチ
ング室、124……ノズル、129……ローラ。

Claims (1)

  1. 【特許請求の範囲】 1 ホトレジストと溶剤とからなる強粘性液を形
    成する段階と、 エツチング可能薄膜面を有する回路エレメント
    を準備する段階と、 前記エツチング可能薄膜面から所定距離だけ上
    方に離間した位置において前記強粘性液の可撓性
    薄膜を水平に形成すると共に前記可撓性薄膜を第
    1の速度で移動させつつ前記エツチング可能薄膜
    面上に接触させる段階と、 前記回路エレメントを前記第1の速度より大き
    い第2の速度で移動させ、前記可撓性薄膜を引つ
    張りつつ前記エツチング可能薄膜面上に堆積させ
    る段階と、 前記エツチング可能薄膜面上に堆積された前記
    可撓性薄膜を加熱して該可撓性薄膜膜から前記溶
    剤を排除し、前記エツチング可能薄膜面に粘着性
    のホトレジスト薄膜を形成する段階と、 前記ホトレジスト薄膜の一部分を化学線にさら
    す段階と、 前記化学線にさらされた一部分又は前記化学線
    にさらされなかつた他の部分を除去して前記エツ
    チング可能薄膜面を部分的に露出させる段階と、 前記露出された部分をエツチングする段階とか
    らなる電子回路エレメントの形成方法。 2 前記接触させる段階は、細長い水平オリフイ
    スを通過させることにより前記強粘性液から前記
    可撓性薄膜を形成する段階を含む特許請求の範囲
    第1項に記載の方法。 3 前記回路エレメントは、可撓性の機械的基板
    上に少なくとも一層のアモルフアス半導体物質を
    堆積したものである特許請求の範囲第1項又は第
    2項に記載の方法。 4 前記基板の長手方向寸法が3インチ以上であ
    る特許請求の範囲第3項に記載の方法。 5 前記基板が連続しており、前記準備する段階
    は前記基板を第1のロール手段から取り出す段階
    を含む特許請求の範囲第3項又は第4項に記載の
    方法。 6 前記エツチングする段階は、前記エツチング
    終了後に前記基板を第2のロール手段により収集
    する段階を含む特許請求の範囲第5項に記載の方
    法。 7 前記強粘性液は約2〜約8重量%の固体とバ
    ランス溶剤とからなる特許請求の範囲第1項から
    第6項のいずれか一項に記載の方法。 8 前記ホトレジストはポジテイブ形ホトレジス
    トであり、フエノールを末端基とするフエノール
    ホルムアルデヒドホトレジストポリマとキノンジ
    アド光増感剤とからなる特許請求の範囲第7項に
    記載の方法。 9 前記ホトレジストはネガテイブ形ホトレジス
    トであり、光活性シンナメート、ジアリルフタル
    酸ポリマ樹脂及びイソプレノイド樹脂からなる群
    から選択されたホトレジストポリマと、アジド化
    合物、ニトロ化合物、ニトロアニリン誘導体、ア
    ントロン、キノン、ジフエニル及びチアゾリンか
    らなる群から選択された光増感剤とからなる特許
    請求の範囲第7項に記載の方法。 10 前記強粘性液は、25℃において約1〜約20
    センチストークの動粘度を有する特許請求の範囲
    第7項に記載の方法。 11 前記堆積させる段階は前記エツチング可能
    薄膜面上に厚い湿潤性可撓性薄膜を堆積する段階
    を含み、前記ホトレジスト薄膜を形成する段階は
    前記湿潤性可撓性薄膜を加熱して該可撓性薄膜か
    ら前記溶剤を排除し、薄い前記ホトレジスト薄膜
    を形成する段階を含む特許請求の範囲第7項に記
    載の方法。 12 前記湿潤性可撓性薄膜の厚さが約5〜103
    ミクロンであり、前記ホトレジスト薄膜の厚さが
    約0.2〜2.0ミクロンである特許請求の範囲第11
    項に記載の方法。 13 前記エツチング可能薄膜面は、導体、半導
    体、絶縁体、及び前記物体の各状態にセツト可能
    な組成物からなる群の中から選択された物質で形
    成される特許請求の範囲第1項に記載の方法。 14 前記エツチング可能薄膜面は、アモルフア
    ス物質、多結晶質物質、結晶物質、前記物質の各
    状態にセツト可能な組成物、及びそれらの混合物
    とからなる群の中から選択された物質で形成され
    る特許請求の範囲第1項に記載の方法。 15 前記エツチング可能薄膜面がアモルフアス
    半導体合金で形成される特許請求の範囲第1項に
    記載の方法。 16 前記エツチング可能薄膜面は、ほぼ非導電
    状態と比較的高い導電状態のいずれか1つにセツ
    ト可能である特許請求の範囲第1項に記載の方
    法。 17 前記エツチング可能薄膜面は、前記2つの
    状態間でセツト可能かつリセツト可能である特許
    請求の範囲第16項に記載の方法。 18 前記セツト・リセツト可能な物質はカルコ
    ゲナイトである特許請求の範囲第17項に記載の
    方法。
JP59187226A 1983-09-06 1984-09-06 電子回路エレメントの形成方法 Granted JPS6089925A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US52943683A 1983-09-06 1983-09-06
US529436 1983-09-06

Publications (2)

Publication Number Publication Date
JPS6089925A JPS6089925A (ja) 1985-05-20
JPH0510817B2 true JPH0510817B2 (ja) 1993-02-10

Family

ID=24109905

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59187226A Granted JPS6089925A (ja) 1983-09-06 1984-09-06 電子回路エレメントの形成方法

Country Status (5)

Country Link
EP (1) EP0136534B1 (ja)
JP (1) JPS6089925A (ja)
AT (1) ATE53682T1 (ja)
CA (1) CA1222834A (ja)
DE (1) DE3482501D1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06338449A (ja) * 1993-05-28 1994-12-06 Chuo Riken:Kk 方形の基板の表面に液状物を盛る方法及び方形基板用流出ノズル
CN109618723A (zh) * 2018-12-03 2019-04-16 中国辐射防护研究院 一种用于研究植物体湿沉积易位因子的装置和方法
JP7707042B2 (ja) 2021-11-26 2025-07-14 株式会社オーク製作所 露光装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE572753A (ja) * 1957-11-08 1900-01-01
US3712735A (en) * 1970-09-25 1973-01-23 Amp Inc Apparatus for photo etching
US4018940A (en) * 1973-02-08 1977-04-19 W. R. Grace & Co. Process for forming solder resistant photoresist coatings
US3876465A (en) * 1973-03-12 1975-04-08 Zenith Radio Corp Method and apparatus for coating skirtless cathode ray tube panels
JPS5337577U (ja) * 1976-09-06 1978-04-01
JPS5376748A (en) * 1976-12-20 1978-07-07 Fujitsu Ltd Forming method of insulation fulm
EP0002040B1 (de) * 1977-11-21 1981-12-30 Ciba-Geigy Ag Verfahren zur Herstellung von Lötstoppmasken auf gedruckten Schaltungen mit Druckkontaktierungsbohrungen
JPS5599740A (en) * 1979-01-25 1980-07-30 Toko Inc Semiconductor device

Also Published As

Publication number Publication date
CA1222834A (en) 1987-06-09
ATE53682T1 (de) 1990-06-15
JPS6089925A (ja) 1985-05-20
DE3482501D1 (de) 1990-07-19
EP0136534A2 (en) 1985-04-10
EP0136534B1 (en) 1990-06-13
EP0136534A3 (en) 1987-01-07

Similar Documents

Publication Publication Date Title
US4696885A (en) Method of forming a large surface area integrated circuit
US5223083A (en) Process for etching a semiconductor device using an improved protective etching mask
KR100593280B1 (ko) 평판인쇄용 린싱 및 스트리핑 방법
CN1068442C (zh) 采用甲硅烷基化作用形成图形的方法
JP3290194B2 (ja) フォトレジスト
JP2001109165A (ja) パターン形成方法
US5104768A (en) Positive photoresist composition containing radiation sensitive quinonediazide compound and completely esterified polyamic acid polymer
US5384220A (en) Production of photolithographic structures
US3415648A (en) Pva etch masking process
CN1711505A (zh) 与厚膜糊料相容的保护层
KR100288909B1 (ko) 레지스트 패턴의 형성방법 및 반도체 장치의 제조방법
JPH0510817B2 (ja)
JPH0128368B2 (ja)
WO2008018749A1 (en) Resin composition for forming fine patterns, method for fabricating semiconductor device using the composition and semiconductor device fabricated by the method
US20240288767A1 (en) Methods and materials for metallic photoresist
JP2648004B2 (ja) エッチング耐性パターン形成方法
TWI880713B (zh) 光阻溶液及圖案化光阻層的製備方法
JPH0334053B2 (ja)
CN1065971C (zh) 有机碱催化的无显影气相光刻胶
JPH0458170B2 (ja)
JPH0669124A (ja) パターン形成方法
US7226718B2 (en) Non-outgassing low activation energy resist
JPH03268427A (ja) 有機樹脂膜のパターン形成方法及び多層配線基板の製造方法
JPH08181091A (ja) パターン形成方法
JPH0784374A (ja) 微細パターンの形成方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term