JPH05108552A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05108552A JPH05108552A JP27247491A JP27247491A JPH05108552A JP H05108552 A JPH05108552 A JP H05108552A JP 27247491 A JP27247491 A JP 27247491A JP 27247491 A JP27247491 A JP 27247491A JP H05108552 A JPH05108552 A JP H05108552A
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- JP
- Japan
- Prior art keywords
- bus
- buses
- data
- data transfer
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 この発明の目的は、バスの寄生容量を低減
し、データ転送の高速化を図ることである。 【構成】 半導体集積回路装置には、分割された複数の
バスＢ０〜Ｂ３が設けられている。各バス間はトランス
ファーゲートＴ１０，Ｔ２０，Ｔ３０，Ｔ１２，Ｔ１
３，Ｔ２３によって選択的に連結される。分割された各
バスＢ０〜Ｂ３には、回路ブロックＢＬ０〜ＢＬ３が接
続されている。ある１つの回路ブロックがデータ転送の
ソースとして指定され、他の１つの回路ブロックがデー
タ転送のデスティネーションとして指定されたとき、そ
の指定に従って１つのトランスファーゲートがオン状態
とされ、対応するバス間を連結する。これによって、デ
ータ転送に関与するバスのみが選択される。
し、データ転送の高速化を図ることである。 【構成】 半導体集積回路装置には、分割された複数の
バスＢ０〜Ｂ３が設けられている。各バス間はトランス
ファーゲートＴ１０，Ｔ２０，Ｔ３０，Ｔ１２，Ｔ１
３，Ｔ２３によって選択的に連結される。分割された各
バスＢ０〜Ｂ３には、回路ブロックＢＬ０〜ＢＬ３が接
続されている。ある１つの回路ブロックがデータ転送の
ソースとして指定され、他の１つの回路ブロックがデー
タ転送のデスティネーションとして指定されたとき、そ
の指定に従って１つのトランスファーゲートがオン状態
とされ、対応するバス間を連結する。これによって、デ
ータ転送に関与するバスのみが選択される。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、より特定的にはデータの転送バスを有する半導
体集積回路装置の改良に関する。
に関し、より特定的にはデータの転送バスを有する半導
体集積回路装置の改良に関する。
【０００２】
【従来の技術】図２は、従来の半導体集積回路装置にお
けるデータ転送バス周辺の構成を示すブロック図であ
る。図において、データ転送バス（以下、単にバスと称
する）Ｂには、複数の回路ブロックＢＬ０〜ＢＬ３が接
続されている。各回路ブロックは、少なくとも１つの論
理回路（たとえばレジスタ）を含む。回路ブロックＢＬ
０は、レジスタＲ００〜Ｒ０ｉを含む。回路ブロックＢ
Ｌ１は、レジスタＲ１０〜Ｒ１ｊを含む。回路ブロック
ＢＬ２は、レジスタＲ２０〜Ｒ２ｋを含む。回路ブロッ
クＢＬ３は、レジスタＲ３０〜Ｒ３ｌを含む。各レジス
タは、それぞれバスＢに接続されており、任意のレジス
タ間でデータの転送が可能である。
けるデータ転送バス周辺の構成を示すブロック図であ
る。図において、データ転送バス（以下、単にバスと称
する）Ｂには、複数の回路ブロックＢＬ０〜ＢＬ３が接
続されている。各回路ブロックは、少なくとも１つの論
理回路（たとえばレジスタ）を含む。回路ブロックＢＬ
０は、レジスタＲ００〜Ｒ０ｉを含む。回路ブロックＢ
Ｌ１は、レジスタＲ１０〜Ｒ１ｊを含む。回路ブロック
ＢＬ２は、レジスタＲ２０〜Ｒ２ｋを含む。回路ブロッ
クＢＬ３は、レジスタＲ３０〜Ｒ３ｌを含む。各レジス
タは、それぞれバスＢに接続されており、任意のレジス
タ間でデータの転送が可能である。
【０００３】次に、図２に示す従来の半導体集積回路装
置の動作について説明する。たとえば、回路ブロックＢ
Ｌ０中のレジスタＲ００から、回路ブロックＢＬ２中の
レジスタＲ２１へデータを転送する場合には、レジスタ
Ｒ００がデータ転送のソースに指定され、レジスタＲ２
１がデータ転送のデスティネーションとして指定され
る。このとき、レジスタＲ００におけるバス駆動バッフ
ァにより、レジスタＲ００に保持されているデータがバ
スＢに送出される。バスＢの電位が変化し、その論理レ
ベルが確定すると、レジスタＲ２１はバスＢのデータを
取込む。他のレジスタ間でデータを転送する場合も、上
記と同様の動作が行なわれる。
置の動作について説明する。たとえば、回路ブロックＢ
Ｌ０中のレジスタＲ００から、回路ブロックＢＬ２中の
レジスタＲ２１へデータを転送する場合には、レジスタ
Ｒ００がデータ転送のソースに指定され、レジスタＲ２
１がデータ転送のデスティネーションとして指定され
る。このとき、レジスタＲ００におけるバス駆動バッフ
ァにより、レジスタＲ００に保持されているデータがバ
スＢに送出される。バスＢの電位が変化し、その論理レ
ベルが確定すると、レジスタＲ２１はバスＢのデータを
取込む。他のレジスタ間でデータを転送する場合も、上
記と同様の動作が行なわれる。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、集積度が増大
し、バスに連結されるレジスタの数が増大すると、バス
の寄生容量が増加する。そのため、レジスタからバスＢ
にデータが送出されたときに、バスの電位が予め決めら
れた論理レベルに到達するのに長時間を必要とする。こ
のようなバス電位の応答性の遅れは、半導体集積回路装
置全体の速度性能を律速してしまうおそれがあり、半導
体集積回路装置の高速化を妨げるという問題点があっ
た。
装置は以上のように構成されているので、集積度が増大
し、バスに連結されるレジスタの数が増大すると、バス
の寄生容量が増加する。そのため、レジスタからバスＢ
にデータが送出されたときに、バスの電位が予め決めら
れた論理レベルに到達するのに長時間を必要とする。こ
のようなバス電位の応答性の遅れは、半導体集積回路装
置全体の速度性能を律速してしまうおそれがあり、半導
体集積回路装置の高速化を妨げるという問題点があっ
た。
【０００５】それゆえに、この発明の目的は、バスを介
したデータ転送を高速に実行し得るような半導体集積回
路装置を提供することである。
したデータ転送を高速に実行し得るような半導体集積回
路装置を提供することである。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、分割されたｎ（ｎは２以上の整数）本の
バスと、各バスに接続され転送データの送出および／ま
たは受取りを行なうための複数の回路手段と、データを
送出すべき回路手段とデータを受取るべき回路手段とが
指定されたことに応答して対応するバス間を選択的に接
続するためのバス接続制御手段とを備えている。
積回路装置は、分割されたｎ（ｎは２以上の整数）本の
バスと、各バスに接続され転送データの送出および／ま
たは受取りを行なうための複数の回路手段と、データを
送出すべき回路手段とデータを受取るべき回路手段とが
指定されたことに応答して対応するバス間を選択的に接
続するためのバス接続制御手段とを備えている。
【０００７】
【作用】この発明においては、データの転送にかかわる
バスのみが選択されて相互に接続され、そこをデータが
通過するので、バスの寄生容量が低減され、高速データ
転送が可能となる。
バスのみが選択されて相互に接続され、そこをデータが
通過するので、バスの寄生容量が低減され、高速データ
転送が可能となる。
【０００８】
【実施例】図１は、この発明の一実施例の構成を示すブ
ロック図である。図において、この半導体集積回路装置
は、分割された複数本の（図示では４本の）バスＢ０〜
Ｂ３を備えている。各バスには、回路ブロックが接続さ
れる。バスＢ０には回路ブロックＢＬ０が接続され、バ
スＢ１には回路ブロックＢＬ１が接続され、バスＢ２に
は回路ブロックＢＬ２が接続され、バスＢ３には回路ブ
ロックＢＬ３が接続される。各回路ブロックＢＬ０〜Ｂ
Ｌ３は、図２に示す各回路ブロックと同様に、複数の論
理回路（たとえばレジスタ）を含む。各バス間には、た
とえばＭＯＳトランジスタにより構成されるトランスフ
ァーゲートが介挿されている。バスＢ０とＢ１との間に
は、トランスファーゲートＴ１０が介挿される。バスＢ
０とバスＢ２との間には、トランスファーゲートＴ２０
が介挿される。バスＢ０とバスＢ３との間にはトランス
ファーゲートＴ３０が介挿される。バスＢ１とバスＢ２
との間には、トランスファーゲートＴ１２が介挿され
る。バスＢ１とバスＢ３との間には、トランスファーゲ
ートＴ１３が介挿される。バスＢ２とバスＢ３との間に
は、トランスファーゲートＴ２３が介挿される。トラン
スファーゲートＴ１０，Ｔ２０，Ｔ３０，Ｔ１２，Ｔ１
３，Ｔ２３は、それぞれ、選択信号φ１０，φ２０，φ
３０，φ１２，φ１３，φ２３によってそのオン・オフ
が制御される。
ロック図である。図において、この半導体集積回路装置
は、分割された複数本の（図示では４本の）バスＢ０〜
Ｂ３を備えている。各バスには、回路ブロックが接続さ
れる。バスＢ０には回路ブロックＢＬ０が接続され、バ
スＢ１には回路ブロックＢＬ１が接続され、バスＢ２に
は回路ブロックＢＬ２が接続され、バスＢ３には回路ブ
ロックＢＬ３が接続される。各回路ブロックＢＬ０〜Ｂ
Ｌ３は、図２に示す各回路ブロックと同様に、複数の論
理回路（たとえばレジスタ）を含む。各バス間には、た
とえばＭＯＳトランジスタにより構成されるトランスフ
ァーゲートが介挿されている。バスＢ０とＢ１との間に
は、トランスファーゲートＴ１０が介挿される。バスＢ
０とバスＢ２との間には、トランスファーゲートＴ２０
が介挿される。バスＢ０とバスＢ３との間にはトランス
ファーゲートＴ３０が介挿される。バスＢ１とバスＢ２
との間には、トランスファーゲートＴ１２が介挿され
る。バスＢ１とバスＢ３との間には、トランスファーゲ
ートＴ１３が介挿される。バスＢ２とバスＢ３との間に
は、トランスファーゲートＴ２３が介挿される。トラン
スファーゲートＴ１０，Ｔ２０，Ｔ３０，Ｔ１２，Ｔ１
３，Ｔ２３は、それぞれ、選択信号φ１０，φ２０，φ
３０，φ１２，φ１３，φ２３によってそのオン・オフ
が制御される。
【０００９】次に、図１に示す実施例の動作について説
明する。たとえば、回路ブロックＢＬ１中のレジスタＲ
１０から、回路ブロックＢＬ３中のレジスタＲ３１へデ
ータを転送する場合について説明する。この場合、レジ
スタＲ１０がデータ転送のソースに指定され、レジスタ
Ｒ３１がデータ転送のデスティネーションに指定され
る。また、６本の選択信号のうち、選択信号φ１３のみ
が活性化される。応じて、トランスファーゲートＴ１３
がオン状態となり、このトランスファーゲートＴ１３を
介してバスＢ１とバスＢ３とが連結される。その後、レ
ジスタＲ１０におけるバス駆動バッファにより、レジス
タＲ１０に保持されたデータがバスＢ１→トランスファ
ーゲートＴ１３→バスＢ３の経路で、回路ブロックＢＬ
３に伝達される。このとき、バスＢ１およびＢ３がレジ
スタＲ１０におけるバス駆動バッファにより充放電され
る。データの送出後、バスＢ１およびＢ３の論理レベル
が確定すると、レジスタＲ３１はバスＢ３のデータを取
込む。
明する。たとえば、回路ブロックＢＬ１中のレジスタＲ
１０から、回路ブロックＢＬ３中のレジスタＲ３１へデ
ータを転送する場合について説明する。この場合、レジ
スタＲ１０がデータ転送のソースに指定され、レジスタ
Ｒ３１がデータ転送のデスティネーションに指定され
る。また、６本の選択信号のうち、選択信号φ１３のみ
が活性化される。応じて、トランスファーゲートＴ１３
がオン状態となり、このトランスファーゲートＴ１３を
介してバスＢ１とバスＢ３とが連結される。その後、レ
ジスタＲ１０におけるバス駆動バッファにより、レジス
タＲ１０に保持されたデータがバスＢ１→トランスファ
ーゲートＴ１３→バスＢ３の経路で、回路ブロックＢＬ
３に伝達される。このとき、バスＢ１およびＢ３がレジ
スタＲ１０におけるバス駆動バッファにより充放電され
る。データの送出後、バスＢ１およびＢ３の論理レベル
が確定すると、レジスタＲ３１はバスＢ３のデータを取
込む。
【００１０】他のレジスタ間でデータの転送を行なう場
合も、上記と同様の態様でデータの転送が行なわれる。
すなわち、ソースとなるレジスタとデスティネーション
となるレジスタのそれぞれに対応するバス間に設けられ
たトランスファーゲートがオンされ、これらのバスが連
結される。
合も、上記と同様の態様でデータの転送が行なわれる。
すなわち、ソースとなるレジスタとデスティネーション
となるレジスタのそれぞれに対応するバス間に設けられ
たトランスファーゲートがオンされ、これらのバスが連
結される。
【００１１】また、ソースとして指定されるレジスタと
デスティネーションとして指定されるレジスタとが同一
のバスに連結されている場合、たとえば回路ブロックＢ
Ｌ２中のレジスタＲ２０とＲ２１との間でデータ転送を
実行する場合には、いずれのトランスファーゲートもオ
ンさせる必要はない。
デスティネーションとして指定されるレジスタとが同一
のバスに連結されている場合、たとえば回路ブロックＢ
Ｌ２中のレジスタＲ２０とＲ２１との間でデータ転送を
実行する場合には、いずれのトランスファーゲートもオ
ンさせる必要はない。
【００１２】なお、上記実施例は分割されたバスとして
４本のバスＢ０〜Ｂ３を備えているが、分割されたバス
の数はいくつであってもよい。また、分割された各バス
に複数個の回路ブロックが連結されてもよい。
４本のバスＢ０〜Ｂ３を備えているが、分割されたバス
の数はいくつであってもよい。また、分割された各バス
に複数個の回路ブロックが連結されてもよい。
【００１３】また、各バス間を連結するトランスファー
ゲートは、上記実施例のように１個のＭＯＳトランジス
タで構成されてもよいし、波形成形能力を有する多方向
転送バッファ回路で構成されてもよい。
ゲートは、上記実施例のように１個のＭＯＳトランジス
タで構成されてもよいし、波形成形能力を有する多方向
転送バッファ回路で構成されてもよい。
【００１４】さらに、各回路ブロックは、機能的に分離
されたものであってもよいし、同一機能部が分割された
ものであってもよい。
されたものであってもよいし、同一機能部が分割された
ものであってもよい。
【００１５】さらに、分割された各バスの寄生容量値を
できる限り均一化することにより、最長遅延時間を低減
することができる。
できる限り均一化することにより、最長遅延時間を低減
することができる。
【００１６】
【発明の効果】以上のように、この発明によれば、デー
タ転送にかかわるバスのみが選択されて連結されるの
で、一度のデータ転送で充放電するバスの寄生容量値が
低減できる。その結果、データの転送時間が高速化され
るとともに、バスの寄生容量の充放電に消費される電力
が低減される。さらに、データの転送時におけるバスの
寄生容量のための充放電電流が低減されるので、エレク
トロマイグレーション等の信頼性上の問題も、バスの配
線幅を増大させることなく回避できる。その結果、バス
配線そのものの寄生容量を最小化でき、高速化，高集積
化を同時に達成できる。
タ転送にかかわるバスのみが選択されて連結されるの
で、一度のデータ転送で充放電するバスの寄生容量値が
低減できる。その結果、データの転送時間が高速化され
るとともに、バスの寄生容量の充放電に消費される電力
が低減される。さらに、データの転送時におけるバスの
寄生容量のための充放電電流が低減されるので、エレク
トロマイグレーション等の信頼性上の問題も、バスの配
線幅を増大させることなく回避できる。その結果、バス
配線そのものの寄生容量を最小化でき、高速化，高集積
化を同時に達成できる。
【図１】この発明の一実施例の構成を示すブロック図で
ある。
ある。
【図２】従来の半導体集積回路装置におけるデータ転送
バス周辺の構成を示すブロック図である。
バス周辺の構成を示すブロック図である。
Ｂ０〜Ｂ３…データ転送バス ＢＬ０〜ＢＬ３…回路ブロック Ｔ１０，Ｔ２０，Ｔ３０，Ｔ１２，Ｔ１３，Ｔ２３…ト
ランスファーゲート
ランスファーゲート
Claims (1)
- 【請求項１】 分割されたｎ（ｎは２以上の整数）本の
データ転送用のバスと、 各前記バスに接続され、転送データの送出および／また
は受取りを行なうための複数の回路手段、 データを送出すべき回路手段とデータを受取るべき回路
手段とが指定されたことに応答して、対応するバス間を
選択的に接続するためのバス接続制御手段とを備える、
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27247491A JPH05108552A (ja) | 1991-10-21 | 1991-10-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27247491A JPH05108552A (ja) | 1991-10-21 | 1991-10-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108552A true JPH05108552A (ja) | 1993-04-30 |
Family
ID=17514428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27247491A Pending JPH05108552A (ja) | 1991-10-21 | 1991-10-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108552A (ja) |
-
1991
- 1991-10-21 JP JP27247491A patent/JPH05108552A/ja active Pending
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