JPH05109299A - テスト回路 - Google Patents
テスト回路Info
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- JPH05109299A JPH05109299A JP3264564A JP26456491A JPH05109299A JP H05109299 A JPH05109299 A JP H05109299A JP 3264564 A JP3264564 A JP 3264564A JP 26456491 A JP26456491 A JP 26456491A JP H05109299 A JPH05109299 A JP H05109299A
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- 238000012360 testing method Methods 0.000 title claims abstract description 172
- 238000013500 data storage Methods 0.000 claims description 33
- 239000000872 buffer Substances 0.000 abstract description 22
- 238000000034 method Methods 0.000 abstract description 5
- 230000002950 deficient Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 複数のテスト記憶手段の良否のテスト処理の
簡単化とテスト時間の短縮化を図り、テスト効率を向上
する。 【構成】 書込み入力信号ＴＷを書込み順序制御手段１
９に入力すると、該手段１９では順次書込み制御信号Ｗ
Ｃ１〜Ｗｃｎを発生する。これにより、ＯＲゲート１６
−１〜１６−ｎを介して各レジスタ１０−１〜１０−ｎ
が順次選択され、外部端子１４からデータバス１３に入
力された書込み用テストデータが各レジスタ１０−１〜
１０−ｎに順次書込まれていく。次に、読出し入力信号
ＴＲを読出し順序制御手段２０に入力すると、該手段２
０では順次読出し制御信号ＲＣ１〜ＲＣｎを発生する。
すると、各トライステートバッファ１８−１〜１８−ｎ
により、各レジスタ１０−１〜１０−ｎからテストデー
タが順次読出され、テストバス１３を介して外部端子１
４へ出力される。
簡単化とテスト時間の短縮化を図り、テスト効率を向上
する。 【構成】 書込み入力信号ＴＷを書込み順序制御手段１
９に入力すると、該手段１９では順次書込み制御信号Ｗ
Ｃ１〜Ｗｃｎを発生する。これにより、ＯＲゲート１６
−１〜１６−ｎを介して各レジスタ１０−１〜１０−ｎ
が順次選択され、外部端子１４からデータバス１３に入
力された書込み用テストデータが各レジスタ１０−１〜
１０−ｎに順次書込まれていく。次に、読出し入力信号
ＴＲを読出し順序制御手段２０に入力すると、該手段２
０では順次読出し制御信号ＲＣ１〜ＲＣｎを発生する。
すると、各トライステートバッファ１８−１〜１８−ｎ
により、各レジスタ１０−１〜１０−ｎからテストデー
タが順次読出され、テストバス１３を介して外部端子１
４へ出力される。
Description
【０００１】
【産業上の利用分野】本発明は、レジスタやラッチ回路
等のデータ記憶手段を複数個有するマイクロプロセッサ
やディジタル・シグナル・プロセッサ（ＤＳＰ）等の装
置において、該データ記憶手段の良否を判定するための
テスト回路に関するものである。
等のデータ記憶手段を複数個有するマイクロプロセッサ
やディジタル・シグナル・プロセッサ（ＤＳＰ）等の装
置において、該データ記憶手段の良否を判定するための
テスト回路に関するものである。
【０００２】
【従来の技術】図２は、従来のテスト回路を説明するた
めの例えばマイクロプロセッサの要部の構成ブロック図
である。このプロセッサでは、データ記憶手段である複
数のレジスタ１−１〜１−ｎが内部バス２にのみ接続さ
れている。各レジスタ１−１〜１−ｎは、データ入力端
子Ｄｉ、データ出力端子Ｄｏ、及び書込み許可端子ＷＥ
をそれぞれ有しており、その各データ出力端子Ｄｉが内
部バス２に接続されている。各レジスタ１−１〜１−ｎ
の書込み許可端子ＷＥには、該レジスタ１−１〜１−ｎ
をアクセスするためのデコーダ３が接続されている。
めの例えばマイクロプロセッサの要部の構成ブロック図
である。このプロセッサでは、データ記憶手段である複
数のレジスタ１−１〜１−ｎが内部バス２にのみ接続さ
れている。各レジスタ１−１〜１−ｎは、データ入力端
子Ｄｉ、データ出力端子Ｄｏ、及び書込み許可端子ＷＥ
をそれぞれ有しており、その各データ出力端子Ｄｉが内
部バス２に接続されている。各レジスタ１−１〜１−ｎ
の書込み許可端子ＷＥには、該レジスタ１−１〜１−ｎ
をアクセスするためのデコーダ３が接続されている。
【０００３】デコーダ３は、例えば中央処理装置（ＣＰ
Ｕ）からの制御信号をデコードし、各レジスタ１−１〜
１−ｎをアクセスするための書込み信号Ｗ１〜Ｗｎ及び
読出し信号Ｒ１〜Ｒｎを出力する回路である。各レジス
タ１−１〜１−ｎのデータ出力端子Ｄｏは、トライステ
ートバッファ４−１〜４−ｎを介して内部バス２に共通
接続され、その各トライステートバッファ４−１〜４−
ｎが、デコーダ３からの読出し信号Ｒ１〜Ｒｎによって
それぞれオン，オフ制御される構成になっている。
Ｕ）からの制御信号をデコードし、各レジスタ１−１〜
１−ｎをアクセスするための書込み信号Ｗ１〜Ｗｎ及び
読出し信号Ｒ１〜Ｒｎを出力する回路である。各レジス
タ１−１〜１−ｎのデータ出力端子Ｄｏは、トライステ
ートバッファ４−１〜４−ｎを介して内部バス２に共通
接続され、その各トライステートバッファ４−１〜４−
ｎが、デコーダ３からの読出し信号Ｒ１〜Ｒｎによって
それぞれオン，オフ制御される構成になっている。
【０００４】例えば、レジスタ１−２に内部バス２上の
データを書込むには、ＣＰＵから出力される制御信号を
デコーダ３でデコードし、該デコーダ３の書込み信号Ｗ
２が活性化（例えば、“１”）する。すると、レジスタ
１−２が書込み可能状態になり、内部バス２上のデータ
がデータ入力端子Ｄｉを介して該レジスタ１−２に書込
まれる。
データを書込むには、ＣＰＵから出力される制御信号を
デコーダ３でデコードし、該デコーダ３の書込み信号Ｗ
２が活性化（例えば、“１”）する。すると、レジスタ
１−２が書込み可能状態になり、内部バス２上のデータ
がデータ入力端子Ｄｉを介して該レジスタ１−２に書込
まれる。
【０００５】このレジスタ１−２に書込まれたデータを
読出すには、ＣＰＵからの制御信号をデコーダ３で解読
し、該デコーダ３の読出し信号Ｒ２が活性化（例えば、
“１”）する。すると、トライステートバッファ４−２
がオン状態となり、レジスタ１−２内のデータがデータ
出力端子Ｄｏ及びトライステートバッファ４−２を介し
て内部バス２へ読出される。
読出すには、ＣＰＵからの制御信号をデコーダ３で解読
し、該デコーダ３の読出し信号Ｒ２が活性化（例えば、
“１”）する。すると、トライステートバッファ４−２
がオン状態となり、レジスタ１−２内のデータがデータ
出力端子Ｄｏ及びトライステートバッファ４−２を介し
て内部バス２へ読出される。
【０００６】この種のマイクロプロセッサ内のレジスタ
１−１〜１−ｎは、内部バス２にのみ接続されているの
で、それらに対して外部から直接アクセスすることがで
きない。そこで、各レジスタ１−１〜１−ｎの良否を判
定するには、例えばＣＰＵでテストモードに設定し、テ
ストプログラムに従って該ＣＰＵから出力される制御信
号をデコーダ３でデコードし、該デコーダ３から書込み
信号Ｗ１〜Ｗｎを出力して各レジスタ１−１〜１−ｎを
順次選択し、内部バス２に入力したテストデータを順次
各レジスタ１−１〜１−ｎに書込んで行く。
１−１〜１−ｎは、内部バス２にのみ接続されているの
で、それらに対して外部から直接アクセスすることがで
きない。そこで、各レジスタ１−１〜１−ｎの良否を判
定するには、例えばＣＰＵでテストモードに設定し、テ
ストプログラムに従って該ＣＰＵから出力される制御信
号をデコーダ３でデコードし、該デコーダ３から書込み
信号Ｗ１〜Ｗｎを出力して各レジスタ１−１〜１−ｎを
順次選択し、内部バス２に入力したテストデータを順次
各レジスタ１−１〜１−ｎに書込んで行く。
【０００７】そして、テストプログラムに従い、ＣＰＵ
からの制御信号をデコーダ３でデコードし、該デコーダ
３から読出し信号Ｒ１〜Ｒｎを出力し、各トライステー
トバッファ４−１〜４−ｎを順次オン状態にしていき、
各レジスタ１−１〜１−ｎから内部のテストデータを順
次、該トライステートバッファ４−１〜４−ｎを介して
内部バス２へ読出す。ＣＰＵでは、書込む前のテストデ
ータと、レジスタ１−１〜１−ｎから読出したテストデ
ータとの一致／不一致を判定し、該レジスタ１−１〜１
−ｎの良否を判定する。
からの制御信号をデコーダ３でデコードし、該デコーダ
３から読出し信号Ｒ１〜Ｒｎを出力し、各トライステー
トバッファ４−１〜４−ｎを順次オン状態にしていき、
各レジスタ１−１〜１−ｎから内部のテストデータを順
次、該トライステートバッファ４−１〜４−ｎを介して
内部バス２へ読出す。ＣＰＵでは、書込む前のテストデ
ータと、レジスタ１−１〜１−ｎから読出したテストデ
ータとの一致／不一致を判定し、該レジスタ１−１〜１
−ｎの良否を判定する。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
テスト回路では、次のような課題があった。従来のテス
ト回路では、レジスタ１−１〜１−ｎが内部バス２にの
み接続されているので、そのレジスタ１−１〜１−ｎに
対して外部から直接アクセスすることができない。その
ため、ＣＰＵを用いた通常の読み書き操作を利用し、間
接的にレジスタ１−１〜１−ｎにテストデータを書込
み、その書込んだテストデータを読出して、該レジスタ
１−１〜１−ｎの良否を判定するという複雑な操作が必
要である。従って、テスト時間が長くかかってテスト効
率が低いという問題があり、それを解決することが困難
であった。
テスト回路では、次のような課題があった。従来のテス
ト回路では、レジスタ１−１〜１−ｎが内部バス２にの
み接続されているので、そのレジスタ１−１〜１−ｎに
対して外部から直接アクセスすることができない。その
ため、ＣＰＵを用いた通常の読み書き操作を利用し、間
接的にレジスタ１−１〜１−ｎにテストデータを書込
み、その書込んだテストデータを読出して、該レジスタ
１−１〜１−ｎの良否を判定するという複雑な操作が必
要である。従って、テスト時間が長くかかってテスト効
率が低いという問題があり、それを解決することが困難
であった。
【０００９】本発明は、前記従来技術が持っていた課題
として、レジスタに対して間接的にテストデータの書込
みとその読出しをも行わなければならないために、テス
ト処理が複雑化すると共にテスト時間に長くかかり、テ
スト効率が低いという点について解決したテスト回路を
提供するものである。
として、レジスタに対して間接的にテストデータの書込
みとその読出しをも行わなければならないために、テス
ト処理が複雑化すると共にテスト時間に長くかかり、テ
スト効率が低いという点について解決したテスト回路を
提供するものである。
【００１０】
【課題を解決するための手段】第１の発明は、前記課題
を決するために、内部バスに接続された複数のデータ記
憶手段に対してテストデータを書込んだ後、そのテスト
データを読出して該データ記憶手段の良否を判定するテ
スト回路において、テストデータ入，出力用の外部端子
に接続されたテストバスと、書込み入力信号に基づき順
次書込み制御信号を発生する書込み順序制御手段と、読
出し入力信号に基づき順次読出し制御信号を発生する読
出し順序制御手段とを、設けている。さらに、前記書込
み制御信号に基づき前記テストバスを選択し、前記外部
端子から該テストバスに入力された前記テストデータを
前記各データ記憶手段へ順次書込むテストデータ書込み
手段と、前記読出し制御信号に基づき前記各データ記憶
手段内のテストデータを順次読出し前記テストバスを介
して前記外部端子へ出力するテストデータ読出し手段と
を、設けている。
を決するために、内部バスに接続された複数のデータ記
憶手段に対してテストデータを書込んだ後、そのテスト
データを読出して該データ記憶手段の良否を判定するテ
スト回路において、テストデータ入，出力用の外部端子
に接続されたテストバスと、書込み入力信号に基づき順
次書込み制御信号を発生する書込み順序制御手段と、読
出し入力信号に基づき順次読出し制御信号を発生する読
出し順序制御手段とを、設けている。さらに、前記書込
み制御信号に基づき前記テストバスを選択し、前記外部
端子から該テストバスに入力された前記テストデータを
前記各データ記憶手段へ順次書込むテストデータ書込み
手段と、前記読出し制御信号に基づき前記各データ記憶
手段内のテストデータを順次読出し前記テストバスを介
して前記外部端子へ出力するテストデータ読出し手段と
を、設けている。
【００１１】第２の発明は、従来のテスト回路におい
て、前記テスト信号に基づき前記内部バスをテストデー
タ入，出力用の外部端子に切換え接続するスイッチ手段
と、書込み入力信号に基づき順次書込み制御信号を発生
する書込み順序制御手段と、読出し入力信号に基づき順
次読出し制御信号を発生する読出し順序制御手段と、前
記書込み制御信号に基づき前記データ記憶手段を選択
し、前記外部端子から前記スイッチ手段を介して前記内
部バスに入力された前記テストデータを前記各データ記
憶手段へ順次書込むテストデータ書込み手段と、前記読
出し制御信号に基づき前記各データ記憶手段内のテスト
データを順次読出し前記内部バス及びスイッチ手段を介
して前記外部端子へ出力するテストデータ読出し手段と
を、設けている。
て、前記テスト信号に基づき前記内部バスをテストデー
タ入，出力用の外部端子に切換え接続するスイッチ手段
と、書込み入力信号に基づき順次書込み制御信号を発生
する書込み順序制御手段と、読出し入力信号に基づき順
次読出し制御信号を発生する読出し順序制御手段と、前
記書込み制御信号に基づき前記データ記憶手段を選択
し、前記外部端子から前記スイッチ手段を介して前記内
部バスに入力された前記テストデータを前記各データ記
憶手段へ順次書込むテストデータ書込み手段と、前記読
出し制御信号に基づき前記各データ記憶手段内のテスト
データを順次読出し前記内部バス及びスイッチ手段を介
して前記外部端子へ出力するテストデータ読出し手段と
を、設けている。
【００１２】
【作用】第１の発明によれば、以上のようにテスト回路
を構成したので、書込み用テストデータを外部入力端子
からテストバスに入力し、書込み入力信号を書込み順序
制御手段に入力すれば、該書込み順序制御手段によって
各データ記憶手段が順次選択され、テストデータ書込み
手段によってテストバス上の書込み用テストデータが順
次各データ記憶手段に書込まれていく。読出し入力信号
を読出し順序制御手段に入力すると、該読出し順序制御
手段では順次読出し制御信号を発生し、テストデータ読
出し手段へ与える。テストデータ読出し手段では、各デ
ータ記憶手段内のテストデータを順次読出してテストバ
スを介して外部端子へ出力する。これにより、テストバ
スに書込むテストデータと、該テストバスから読出され
たテストデータとを比較することにより、各データ記憶
手段の良否の判定が行える。第２の発明によれば、テス
ト信号により、スイッチ手段を介して内部バスを外部端
子に接続する。そして、第１の発明と同様に、書込み入
力信号を書込み順序制御手段に入力すれば、該書込み順
序制御手段が各データ記憶手段を順次選択していき、テ
ストデータ書込み手段によって外部端子から入力された
書込み用テストデータが各データ記憶手段に書込まれて
いく。次に、読出し入力信号を読出し順序制御手段に入
力すれば、該読出し順序制御手段から読出し制御信号が
順次発生し、テストデータ読出し手段へ与えられる。テ
ストデータ読出し手段では、各データ記憶手段からテス
トデータを順次読出し、内部バス及びスイッチ手段を介
して外部端子へ出力する。これにより、外部端子に入力
されるテストデータと、該外部端子から読出されたテス
トデータとの一致／不一致を判定すれば、各データ記憶
手段の良否の判定が行える。従って、前記課題を解決で
きるのである。
を構成したので、書込み用テストデータを外部入力端子
からテストバスに入力し、書込み入力信号を書込み順序
制御手段に入力すれば、該書込み順序制御手段によって
各データ記憶手段が順次選択され、テストデータ書込み
手段によってテストバス上の書込み用テストデータが順
次各データ記憶手段に書込まれていく。読出し入力信号
を読出し順序制御手段に入力すると、該読出し順序制御
手段では順次読出し制御信号を発生し、テストデータ読
出し手段へ与える。テストデータ読出し手段では、各デ
ータ記憶手段内のテストデータを順次読出してテストバ
スを介して外部端子へ出力する。これにより、テストバ
スに書込むテストデータと、該テストバスから読出され
たテストデータとを比較することにより、各データ記憶
手段の良否の判定が行える。第２の発明によれば、テス
ト信号により、スイッチ手段を介して内部バスを外部端
子に接続する。そして、第１の発明と同様に、書込み入
力信号を書込み順序制御手段に入力すれば、該書込み順
序制御手段が各データ記憶手段を順次選択していき、テ
ストデータ書込み手段によって外部端子から入力された
書込み用テストデータが各データ記憶手段に書込まれて
いく。次に、読出し入力信号を読出し順序制御手段に入
力すれば、該読出し順序制御手段から読出し制御信号が
順次発生し、テストデータ読出し手段へ与えられる。テ
ストデータ読出し手段では、各データ記憶手段からテス
トデータを順次読出し、内部バス及びスイッチ手段を介
して外部端子へ出力する。これにより、外部端子に入力
されるテストデータと、該外部端子から読出されたテス
トデータとの一致／不一致を判定すれば、各データ記憶
手段の良否の判定が行える。従って、前記課題を解決で
きるのである。
【００１３】
【実施例】図１は、本発明の第１の実施例を示すテスト
回路の構成ブロック図である。このテスト回路は、デー
タ記憶手段である複数ビットのレジスタ１０−１〜１０
−ｎの良否をテストする回路である。各レジスタ１０−
１〜１０−ｎのデータ入力端子Ｄｉ、データ出力端子Ｄ
ｏ、及び書込み許可端子ＷＥのうち、各データ入力端子
Ｄｉには、セレクタ１１−１〜１１−ｎを介して内部バ
ス１２及びテストバス１３が接続されている。テストバ
ス１３には、外部からのテストデータの入力及び該テス
トデータの外部への出力を行うための外部端子１４が接
続されている。
回路の構成ブロック図である。このテスト回路は、デー
タ記憶手段である複数ビットのレジスタ１０−１〜１０
−ｎの良否をテストする回路である。各レジスタ１０−
１〜１０−ｎのデータ入力端子Ｄｉ、データ出力端子Ｄ
ｏ、及び書込み許可端子ＷＥのうち、各データ入力端子
Ｄｉには、セレクタ１１−１〜１１−ｎを介して内部バ
ス１２及びテストバス１３が接続されている。テストバ
ス１３には、外部からのテストデータの入力及び該テス
トデータの外部への出力を行うための外部端子１４が接
続されている。
【００１４】各レジスタ１０−１〜１０−ｎをアクセス
するためのデコーダ１５が設けられている。デコーダ１
５は、例えば図示しないＣＰＵからの制御信号をデコー
ドし、各レジスタ１０−１〜１０−ｎをアクセスするた
めの書込み信号Ｗ１〜Ｗｎ及び読出し信号Ｒ１〜Ｒｎを
出力する回路であり、該書込み信号Ｗ１〜Ｗｎが２入力
ＯＲゲート１６−１〜１６−ｎを介して各レジスタ１０
−１〜１０−ｎの書込み許可端子ＷＥに接続されてい
る。各レジスタ１０−１〜１０−ｎのデータ出力端子Ｄ
ｏには、トライステートバッファ１７−１〜１７−ｎを
介して内部バス１２が接続されている。各トライステー
トバッファ１７−１〜１７−ｎは、デコーダ１５からの
読出し信号Ｒ１〜Ｒｎによってオン，オフ制御されるゲ
ートである。また、各レジスタ１０−１〜１０−ｎのデ
ータ出力端子Ｄｏには、トライステートバッファ１８−
１〜１８−ｎを介して内部バス１３が接続されている。
するためのデコーダ１５が設けられている。デコーダ１
５は、例えば図示しないＣＰＵからの制御信号をデコー
ドし、各レジスタ１０−１〜１０−ｎをアクセスするた
めの書込み信号Ｗ１〜Ｗｎ及び読出し信号Ｒ１〜Ｒｎを
出力する回路であり、該書込み信号Ｗ１〜Ｗｎが２入力
ＯＲゲート１６−１〜１６−ｎを介して各レジスタ１０
−１〜１０−ｎの書込み許可端子ＷＥに接続されてい
る。各レジスタ１０−１〜１０−ｎのデータ出力端子Ｄ
ｏには、トライステートバッファ１７−１〜１７−ｎを
介して内部バス１２が接続されている。各トライステー
トバッファ１７−１〜１７−ｎは、デコーダ１５からの
読出し信号Ｒ１〜Ｒｎによってオン，オフ制御されるゲ
ートである。また、各レジスタ１０−１〜１０−ｎのデ
ータ出力端子Ｄｏには、トライステートバッファ１８−
１〜１８−ｎを介して内部バス１３が接続されている。
【００１５】テスト用の制御信号である書込み入力信号
ＴＷは、書込み順序制御手段１９に接続されている。書
込み順序制御手段１９は、書込み入力信号ＴＷに基づ
き、順次書込み制御信号ＷＣ１〜ＷＣｎを発生する機能
を有し、ｎ個のフリップフロップ（以下、ＦＦという）
１９−１〜１９−ｎが縦続接続されて構成されている。
各段のＦＦ１９−１〜１９−ｎから出力される書込み制
御信号ＷＣ１〜Ｗｃｎは、各ＯＲゲート１６−１〜１６
−ｎに入力されると共に、各セレクタ１１−１〜１１−
ｎの入力切換えを制御する機能を有している。テスト用
の制御信号である読出し入力信号ＴＲは、読出し順序制
御手段２０に接続されている。読出し順序制御手段２０
は、読出し入力信号ＴＲに基づき、順次読出し制御信号
ＲＣ１〜ＲＣｎを発生する機能を有し、ｎ個のＦＦ２０
−１〜２０−ｎが縦続接続されて構成されている。
ＴＷは、書込み順序制御手段１９に接続されている。書
込み順序制御手段１９は、書込み入力信号ＴＷに基づ
き、順次書込み制御信号ＷＣ１〜ＷＣｎを発生する機能
を有し、ｎ個のフリップフロップ（以下、ＦＦという）
１９−１〜１９−ｎが縦続接続されて構成されている。
各段のＦＦ１９−１〜１９−ｎから出力される書込み制
御信号ＷＣ１〜Ｗｃｎは、各ＯＲゲート１６−１〜１６
−ｎに入力されると共に、各セレクタ１１−１〜１１−
ｎの入力切換えを制御する機能を有している。テスト用
の制御信号である読出し入力信号ＴＲは、読出し順序制
御手段２０に接続されている。読出し順序制御手段２０
は、読出し入力信号ＴＲに基づき、順次読出し制御信号
ＲＣ１〜ＲＣｎを発生する機能を有し、ｎ個のＦＦ２０
−１〜２０−ｎが縦続接続されて構成されている。
【００１６】次に、レジスタ１０−１〜１０−ｎに対す
る通常のアクセス動作（１）、及び該レジスタ１０−１
〜１０−ｎの良否のテストを行うテスト動作（２）につ
いて説明する。
る通常のアクセス動作（１）、及び該レジスタ１０−１
〜１０−ｎの良否のテストを行うテスト動作（２）につ
いて説明する。
【００１７】（１） 通常のアクセス動作 例えば、レジスタ１０−１に対してデータの書込み及び
読出しを行う場合、書込み入力信号ＴＷ及び読出し入力
信号ＴＲを“０”にすると、ＦＦ１９−１の出力である
書込み制御信号ＷＣ１が“０”のため、セレクタ１１−
１が内部バス１２側を選択する。ＣＰＵ等からの制御信
号をデコーダ１５でデコードすると、書込み信号Ｗ１が
“１”になり、ＯＲゲート１６−１を介してレジスタ１
０−１の書込み許可端子ＷＥが“１”となって該レジス
タ１０−１が書込み可能状態になる。内部バス１２に入
力された書込みデータは、セレクタ１１−１を介してレ
ジスタ１０−１の入力端子Ｄｉに入力され、該データが
書込まれる。
読出しを行う場合、書込み入力信号ＴＷ及び読出し入力
信号ＴＲを“０”にすると、ＦＦ１９−１の出力である
書込み制御信号ＷＣ１が“０”のため、セレクタ１１−
１が内部バス１２側を選択する。ＣＰＵ等からの制御信
号をデコーダ１５でデコードすると、書込み信号Ｗ１が
“１”になり、ＯＲゲート１６−１を介してレジスタ１
０−１の書込み許可端子ＷＥが“１”となって該レジス
タ１０−１が書込み可能状態になる。内部バス１２に入
力された書込みデータは、セレクタ１１−１を介してレ
ジスタ１０−１の入力端子Ｄｉに入力され、該データが
書込まれる。
【００１８】レジスタ１０−１に書込まれたデータを読
出すには、ＣＰＵ等からの制御信号をデコーダ１５でデ
コードすると、読出し信号Ｒ１が“１”になり、トライ
ステートバッファ１７−１がオンし、該レジスタ１０−
１内のデータがデータ出力端子Ｄｏから該トライステー
トバッファ１７−１を介して内部バス１２へ読出され
る。
出すには、ＣＰＵ等からの制御信号をデコーダ１５でデ
コードすると、読出し信号Ｒ１が“１”になり、トライ
ステートバッファ１７−１がオンし、該レジスタ１０−
１内のデータがデータ出力端子Ｄｏから該トライステー
トバッファ１７−１を介して内部バス１２へ読出され
る。
【００１９】（２） テスト動作 図３は、図１のテスト動作のタイムチャートである。図
３中のＴ1 〜Ｔ2n+5は、レジスタ１０−１〜１０−ｎ等
を同期動作させるためのクロックの各周期の期間、Ｄ１
〜Ｄｎはレジスタ１０−１，…，１０−ｎに書込むデー
タ、ＤＡ１〜ＤＡｎはレジスタ１０−１，…，１０−ｎ
からの読出しデータをそれぞれ示す。
３中のＴ1 〜Ｔ2n+5は、レジスタ１０−１〜１０−ｎ等
を同期動作させるためのクロックの各周期の期間、Ｄ１
〜Ｄｎはレジスタ１０−１，…，１０−ｎに書込むデー
タ、ＤＡ１〜ＤＡｎはレジスタ１０−１，…，１０−ｎ
からの読出しデータをそれぞれ示す。
【００２０】テスト開始のために、１パルスの書込み入
力信号ＴＷを書込み順序制御手段１９に入力する。書込
み入力信号ＴＷはＦＦ１９−１でラッチされ、該ＦＦ１
９−１から出力される書込み制御信号ＷＣ１が期間Ｔ２
で“１”になる。このとき、同時に書込み用のテストデ
ータを外部端子１４からデータバス１３に入力する。書
込み制御信号ＷＣ１が“１”であるので、ＯＲゲート１
６−１を介してレジスタ１０−１の書込み許可端子ＷＥ
が“１”になり、該レジスタ１０−１が書込み可能状態
になる。書込み制御信号ＷＣ１が“１”であるため、セ
レクタ１１−１がテストバス１３側に切換わり、該テス
トバス１３上の書込み用テストデータが該セレクタ１１
−１を介してレジスタ１０−１の入力端子Ｄｉに入力さ
れ、該レジスタ１０−１へのデータの書込みが終了す
る。
力信号ＴＷを書込み順序制御手段１９に入力する。書込
み入力信号ＴＷはＦＦ１９−１でラッチされ、該ＦＦ１
９−１から出力される書込み制御信号ＷＣ１が期間Ｔ２
で“１”になる。このとき、同時に書込み用のテストデ
ータを外部端子１４からデータバス１３に入力する。書
込み制御信号ＷＣ１が“１”であるので、ＯＲゲート１
６−１を介してレジスタ１０−１の書込み許可端子ＷＥ
が“１”になり、該レジスタ１０−１が書込み可能状態
になる。書込み制御信号ＷＣ１が“１”であるため、セ
レクタ１１−１がテストバス１３側に切換わり、該テス
トバス１３上の書込み用テストデータが該セレクタ１１
−１を介してレジスタ１０−１の入力端子Ｄｉに入力さ
れ、該レジスタ１０−１へのデータの書込みが終了す
る。
【００２１】期間Ｔ３では、ＦＦ１９−２が書込み制御
信号ＷＣ１をラッチするため、該ＦＦ１９−２から出力
される書込み制御信号ＷＣ２が“１”になる。書込み制
御信号ＷＣ２は、ＯＲゲート１６−２を介してレジスタ
１０−２の書込み許可端子ＷＥへ送られ、その端子ＷＥ
が“１”になり、該レジスタ１０−２が書込み可能状態
になる。このとき、書込み制御信号ＷＣ２が“１”であ
るため、セレクタ１０−２がテストバス１３側に切換わ
り、該テストバス１３上の書込み用テストデータが該セ
レクタ１１−２を介してレジスタ１０−２のデータ入力
端子Ｄｉに入力され、該レジスタ１０−２へのデータの
書込みが終了する。以下同様に、時刻Ｔn+1 までテスト
データの書込みが繰り返され、レジスタ１０−１〜１０
−ｎへのテストデータの書込みが行われる。
信号ＷＣ１をラッチするため、該ＦＦ１９−２から出力
される書込み制御信号ＷＣ２が“１”になる。書込み制
御信号ＷＣ２は、ＯＲゲート１６−２を介してレジスタ
１０−２の書込み許可端子ＷＥへ送られ、その端子ＷＥ
が“１”になり、該レジスタ１０−２が書込み可能状態
になる。このとき、書込み制御信号ＷＣ２が“１”であ
るため、セレクタ１０−２がテストバス１３側に切換わ
り、該テストバス１３上の書込み用テストデータが該セ
レクタ１１−２を介してレジスタ１０−２のデータ入力
端子Ｄｉに入力され、該レジスタ１０−２へのデータの
書込みが終了する。以下同様に、時刻Ｔn+1 までテスト
データの書込みが繰り返され、レジスタ１０−１〜１０
−ｎへのテストデータの書込みが行われる。
【００２２】次に、期間Ｔn+2 において、テストデータ
の読出しのために１パルスの読出し入力信号ＴＲが読出
し順序制御手段２０に入力される。読出し順序制御手段
２０内のＦＦ２０−１では、読出し入力信号ＴＲをラッ
チし、該ＦＦ２０−１から出力される読出し制御信号Ｒ
Ｃ１が期間Ｔn+3 で“１”になる。すると、トライステ
ートバッファ１８−１がオン状態になり、レジスタ１０
−１のデータ出力端子Ｄｏから出力されたテストデータ
は、該トライステートバッファ１８−１を介してテスト
バス１３へ出力され、外部端子１４から外部へ出力され
る。期間Ｔn+4 では、ＦＦ２０−２が読出し制御信号Ｒ
Ｃ１をラッチし、該ＦＦ２０−２から出力される読出し
制御信号ＲＣ２が“１”になる。すると、トライステー
トバッファ１８−２がオン状態になり、レジスタ１０−
２の出力端子Ｄｏから出力されたテストデータが該トラ
イステートバッファ１８−２を介してテストバス１３へ
出力され、外部端子１４から出力される。
の読出しのために１パルスの読出し入力信号ＴＲが読出
し順序制御手段２０に入力される。読出し順序制御手段
２０内のＦＦ２０−１では、読出し入力信号ＴＲをラッ
チし、該ＦＦ２０−１から出力される読出し制御信号Ｒ
Ｃ１が期間Ｔn+3 で“１”になる。すると、トライステ
ートバッファ１８−１がオン状態になり、レジスタ１０
−１のデータ出力端子Ｄｏから出力されたテストデータ
は、該トライステートバッファ１８−１を介してテスト
バス１３へ出力され、外部端子１４から外部へ出力され
る。期間Ｔn+4 では、ＦＦ２０−２が読出し制御信号Ｒ
Ｃ１をラッチし、該ＦＦ２０−２から出力される読出し
制御信号ＲＣ２が“１”になる。すると、トライステー
トバッファ１８−２がオン状態になり、レジスタ１０−
２の出力端子Ｄｏから出力されたテストデータが該トラ
イステートバッファ１８−２を介してテストバス１３へ
出力され、外部端子１４から出力される。
【００２３】以下同様に、期間Ｔ2n+2までテストデータ
の読出しが繰り返され、全レジスタ１０−１〜１０−ｎ
内のテストデータの読出しが行われる。そして、外部端
子１４から入力した書込みテストデータと、該外部端子
１４から出力された読出しテストデータとの一致／不一
致を比較することにより、各レジスタ１０−１〜１０−
ｎの良否の判定が行える。
の読出しが繰り返され、全レジスタ１０−１〜１０−ｎ
内のテストデータの読出しが行われる。そして、外部端
子１４から入力した書込みテストデータと、該外部端子
１４から出力された読出しテストデータとの一致／不一
致を比較することにより、各レジスタ１０−１〜１０−
ｎの良否の判定が行える。
【００２４】このように、本実施例では、書込み入力信
号ＴＷを入力すると、書込み順序制御手段１９によって
各レジスタ１０−１〜１０−ｎが順次選択され、書込み
用のテストデータを外部端子１４からテストバス１３に
入力すると、直接、目的のレジスタ１０−１〜１０−ｎ
に順次テストデータが書込まれる。そして、読出し入力
信号ＴＲを読出順序制御手段２０にすると、各レジスタ
１０−１〜１０−ｎが順次選択され、直接、目的のレジ
スタ１０−１〜１０−ｎのテストデータがテストバス１
３へ読出される。このようにテストバス１３を介して直
接、目的のレジスタ１０−１〜１０−ｎに対するテスト
データの読み書きが簡単に行えるので、テスト処理が簡
単になり、テスト時間も短縮されてテスト効率が向上す
る。
号ＴＷを入力すると、書込み順序制御手段１９によって
各レジスタ１０−１〜１０−ｎが順次選択され、書込み
用のテストデータを外部端子１４からテストバス１３に
入力すると、直接、目的のレジスタ１０−１〜１０−ｎ
に順次テストデータが書込まれる。そして、読出し入力
信号ＴＲを読出順序制御手段２０にすると、各レジスタ
１０−１〜１０−ｎが順次選択され、直接、目的のレジ
スタ１０−１〜１０−ｎのテストデータがテストバス１
３へ読出される。このようにテストバス１３を介して直
接、目的のレジスタ１０−１〜１０−ｎに対するテスト
データの読み書きが簡単に行えるので、テスト処理が簡
単になり、テスト時間も短縮されてテスト効率が向上す
る。
【００２５】図４は、本発明の第２の実施例を示すテス
ト回路の構成ブロック図であり、図１中の要素と共通の
要素には共通の符号が付されている。このテスト回路で
は、テストバス１３を省略し、そのテストバス１３に接
続される外部端子１４を、テスト信号ＴＥに基づきオ
ン，オフ動作するスイッチ手段３０を介して内部バス１
２に接続している。さらに、セレクタ１１−１〜１１−
ｎを省略し、内部バス１２を各レジスタ１０−１〜１０
−ｎのデータ入力端子Ｄｉに直接接続し、該レジスタ１
０−１〜１０−ｎのデータ出力端子Ｄｏに接続されたト
ライステートバッファ１８−１〜１８−ｎの出力側を、
内部バス１２に接続している。
ト回路の構成ブロック図であり、図１中の要素と共通の
要素には共通の符号が付されている。このテスト回路で
は、テストバス１３を省略し、そのテストバス１３に接
続される外部端子１４を、テスト信号ＴＥに基づきオ
ン，オフ動作するスイッチ手段３０を介して内部バス１
２に接続している。さらに、セレクタ１１−１〜１１−
ｎを省略し、内部バス１２を各レジスタ１０−１〜１０
−ｎのデータ入力端子Ｄｉに直接接続し、該レジスタ１
０−１〜１０−ｎのデータ出力端子Ｄｏに接続されたト
ライステートバッファ１８−１〜１８−ｎの出力側を、
内部バス１２に接続している。
【００２６】このテスト回路では、レジスタ１０−１〜
１０−ｎのテストを行う場合、テスト信号ＴＥによって
スイッチ手段３０をオン状態にし、外部端子１４を内部
バス１２に接続する。そして、書込み入力信号ＴＷを書
込み順序制御手段１９に入力し、該書込み順序制御手段
１９によって各レジスタ１０−１〜１０−ｎを順次選択
し、書込み用のテストデータを外部端子１４からスイッ
チ手段３０を介して内部バス１２に入力すれば、該内部
バス１２上の書込み用テストデータが順次各レジスタ１
０−１〜１０−ｎに書込まれていく。そして、読出し入
力信号ＴＲを読出し順序制御手段２０に入力すれば、該
読出し順序制御手段２０によって各トライステートバッ
ファ１８−１〜１８−ｎが順次オン状態となり、各レジ
スタ１０−１〜１０−ｎのテストデータが順次内部バス
１２へ出力され、スイッチ手段３０及び外部端子１４を
介して外部へ読出される。
１０−ｎのテストを行う場合、テスト信号ＴＥによって
スイッチ手段３０をオン状態にし、外部端子１４を内部
バス１２に接続する。そして、書込み入力信号ＴＷを書
込み順序制御手段１９に入力し、該書込み順序制御手段
１９によって各レジスタ１０−１〜１０−ｎを順次選択
し、書込み用のテストデータを外部端子１４からスイッ
チ手段３０を介して内部バス１２に入力すれば、該内部
バス１２上の書込み用テストデータが順次各レジスタ１
０−１〜１０−ｎに書込まれていく。そして、読出し入
力信号ＴＲを読出し順序制御手段２０に入力すれば、該
読出し順序制御手段２０によって各トライステートバッ
ファ１８−１〜１８−ｎが順次オン状態となり、各レジ
スタ１０−１〜１０−ｎのテストデータが順次内部バス
１２へ出力され、スイッチ手段３０及び外部端子１４を
介して外部へ読出される。
【００２７】このテスト回路では、第１の実施例と同様
の利点が得られる上に、テストバス１３を省略したの
で、信号線数を少なくでき、回路構成がより簡単にな
る。なお、本発明は上記実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
の利点が得られる上に、テストバス１３を省略したの
で、信号線数を少なくでき、回路構成がより簡単にな
る。なお、本発明は上記実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
【００２８】（ａ） 図１では、書込み順序制御手段１
９及び読出し順序制御手段２０を、ｎ段のＦＦ１９−１
〜１９−ｎ，２０−１〜２０−ｎでそれぞれ構成した
が、アドレスカウンタ等のような他の回路で構成しても
良い。 （ｂ） 図１では、テストデータ書込み手段をＯＲゲー
ト１６−１〜１６−ｎ及びセレクタ１１−１〜１１−ｎ
で構成したが、他のゲート回路や切換え手段等を用いて
構成しても良い。 （ｃ） 図１は、テストデータ読出し手段をトライステ
ートバッファ１８−１〜１８−ｎで構成したが、トライ
ステートインバータや切換え手段等といった他の回路で
構成しても良い。 （ｄ） 図４では、テストデータ書込み手段をＯＲゲー
ト１６−１〜１６−ｎで構成したが、他のゲート回路等
で構成しても良い。また、図４の１７−１〜１７−ｎと
１８−１〜１８−ｎを共通のトライステートバッファと
し、ＲＣ１−ＲＣｎとＲ１−ＲＮをそれぞれ論理和をと
ったものを、トライステートバッファのゲートに接続し
てもよい。 （ｅ） 図４のスイッチ手段３０を切換えるテスト信号
ＴＥは、スイッチ手段３０を自己保持型の回路で構成す
ることにより、書込み入力信号ＴＷ及び読出し入力信号
ＴＲを用いることもできる。 （ｆ） 図１及び図４では、データ記憶手段としてレジ
スタ１０−１〜１０−ｎを備えた装置のテスト回路につ
いて説明したが、ラッチ回路やフリップフロップ等とい
った他のデータ記憶手段を備えた任意の装置に上記テス
ト回路を適用できる。
９及び読出し順序制御手段２０を、ｎ段のＦＦ１９−１
〜１９−ｎ，２０−１〜２０−ｎでそれぞれ構成した
が、アドレスカウンタ等のような他の回路で構成しても
良い。 （ｂ） 図１では、テストデータ書込み手段をＯＲゲー
ト１６−１〜１６−ｎ及びセレクタ１１−１〜１１−ｎ
で構成したが、他のゲート回路や切換え手段等を用いて
構成しても良い。 （ｃ） 図１は、テストデータ読出し手段をトライステ
ートバッファ１８−１〜１８−ｎで構成したが、トライ
ステートインバータや切換え手段等といった他の回路で
構成しても良い。 （ｄ） 図４では、テストデータ書込み手段をＯＲゲー
ト１６−１〜１６−ｎで構成したが、他のゲート回路等
で構成しても良い。また、図４の１７−１〜１７−ｎと
１８−１〜１８−ｎを共通のトライステートバッファと
し、ＲＣ１−ＲＣｎとＲ１−ＲＮをそれぞれ論理和をと
ったものを、トライステートバッファのゲートに接続し
てもよい。 （ｅ） 図４のスイッチ手段３０を切換えるテスト信号
ＴＥは、スイッチ手段３０を自己保持型の回路で構成す
ることにより、書込み入力信号ＴＷ及び読出し入力信号
ＴＲを用いることもできる。 （ｆ） 図１及び図４では、データ記憶手段としてレジ
スタ１０−１〜１０−ｎを備えた装置のテスト回路につ
いて説明したが、ラッチ回路やフリップフロップ等とい
った他のデータ記憶手段を備えた任意の装置に上記テス
ト回路を適用できる。
【００２９】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、外部端子に接続されたテストバス、書込み順
序制御手段、読出し順序制御手段、テストデータ書込み
手段、及びテストデータ読出し手段を設けたので、テス
トバスを介して直接、目的のデータ記憶手段に対するテ
ストデータの読み書きが行える。そのため、テスト処理
が簡単になると共にテスト時間も短くなり、テスト効率
が向上する。
によれば、外部端子に接続されたテストバス、書込み順
序制御手段、読出し順序制御手段、テストデータ書込み
手段、及びテストデータ読出し手段を設けたので、テス
トバスを介して直接、目的のデータ記憶手段に対するテ
ストデータの読み書きが行える。そのため、テスト処理
が簡単になると共にテスト時間も短くなり、テスト効率
が向上する。
【００３０】第２の発明によれば、内部バスをスイッチ
手段を介して外部端子に接続し、テスト時において該ス
イッチ手段によって内部バスを外部端子に接続すれば、
該内部バスを介して直接、目的のデータ記憶手段に対し
てテストデータの読み書きが行える。そのため、第１の
発明と同様に、テスト処理の簡単化とテスト時間の短縮
化が可能となり、テスト効率が向上する。しかも、スイ
ッチ手段を介して内部バスを外部端子に接続し、その外
部端子からテストデータの入力及び該内部バスからのテ
ストデータの読出しを行えるようにしたので、第１の発
明のテストバスを省略でき、それによって回路構成がよ
り簡単になる。
手段を介して外部端子に接続し、テスト時において該ス
イッチ手段によって内部バスを外部端子に接続すれば、
該内部バスを介して直接、目的のデータ記憶手段に対し
てテストデータの読み書きが行える。そのため、第１の
発明と同様に、テスト処理の簡単化とテスト時間の短縮
化が可能となり、テスト効率が向上する。しかも、スイ
ッチ手段を介して内部バスを外部端子に接続し、その外
部端子からテストデータの入力及び該内部バスからのテ
ストデータの読出しを行えるようにしたので、第１の発
明のテストバスを省略でき、それによって回路構成がよ
り簡単になる。
【図１】本発明の第１の実施例を示すテスト回路の構成
ブロック図である。
ブロック図である。
【図２】従来のテスト回路の構成ブロック図である。
【図３】図１のテスト動作のタイムチャートである。
【図４】本発明の第２の実施例を示すテスト回路の構成
ブロック図である。
ブロック図である。
１０−１〜１０−ｎ レジス
タ １１−１〜１１−ｎ セレク
タ １２ 内部バ
ス １３ テスト
バス １４ 外部端
子 １５ デコー
ダ １６−１〜１６−ｎ ＯＲゲ
ート １７−１〜１７−ｎ，１８−１〜１８−ｎ トライ
ステートバッファ １９ 書込み
順序制御手段 １９−１〜１９−ｎ，２０−１〜２０−ｎ フリッ
プフロップ（ＦＦ） ２０ 読出し
順序制御手段 ３０ スイッ
チ手段 ＴＷ 書込み
入力信号 ＴＲ 読出し
入力信号 ＷＣ１〜Ｗｃｎ 書込み
制御信号 ＲＣ１〜ＲＣｎ 読出し
制御信号 ＴＥ テスト
信号
タ １１−１〜１１−ｎ セレク
タ １２ 内部バ
ス １３ テスト
バス １４ 外部端
子 １５ デコー
ダ １６−１〜１６−ｎ ＯＲゲ
ート １７−１〜１７−ｎ，１８−１〜１８−ｎ トライ
ステートバッファ １９ 書込み
順序制御手段 １９−１〜１９−ｎ，２０−１〜２０−ｎ フリッ
プフロップ（ＦＦ） ２０ 読出し
順序制御手段 ３０ スイッ
チ手段 ＴＷ 書込み
入力信号 ＴＲ 読出し
入力信号 ＷＣ１〜Ｗｃｎ 書込み
制御信号 ＲＣ１〜ＲＣｎ 読出し
制御信号 ＴＥ テスト
信号
Claims (2)
- 【請求項１】 内部バスに接続された複数のデータ記憶
手段に対してテストデータを書込んだ後、そのテストデ
ータを読出して該データ記憶手段の良否を判定するテス
ト回路において、 テストデータ入，出力用の外部端子に接続されたテスト
バスと、書込み入力信号に基づき順次書込み制御信号を
発生する書込み順序制御手段と、読出し入力信号に基づ
き順次読出し制御信号を発生する読出し順序制御手段
と、前記書込み制御信号に基づき前記テストバスを選択
し、前記外部端子から該テストバスに入力された前記テ
ストデータを前記各データ記憶手段へ順次書込むテスト
データ書込み手段と、前記読出し制御信号に基づき前記
各データ記憶手段内のテストデータを順次読出し前記テ
ストバスを介して前記外部端子へ出力するテストデータ
読出し手段とを、設けたことを特徴とするテスト回路。 - 【請求項２】 内部バスに接続された複数のデータ記憶
手段に対してテストデータを書込んだ後、そのテストデ
ータを読出して該テストデータ記憶手段の良否を判定す
るテスト回路において、 前記テスト信号に基づき前記内部バスをテストデータ
入，出力用の外部端子に切換え接続するスイッチ手段
と、書込み入力信号に基づき順次書込み制御信号を発生
する書込み順序制御手段と、読出し入力信号に基づき順
次読出し制御信号を発生する読出し順序制御手段と、前
記書込み制御信号に基づき前記データ記憶手段を選択
し、前記外部端子から前記スイッチ手段を介して前記内
部バスに入力された前記テストデータを前記各データ記
憶手段へ順次書込むテストデータ書込み手段と、前記読
出し制御信号に基づき前記各データ記憶手段内のテスト
データを順次読出し前記内部バス及びスイッチ手段を介
して前記外部端子へ出力するテストデータ読出し手段と
を、設けたことを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264564A JPH05109299A (ja) | 1991-10-14 | 1991-10-14 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264564A JPH05109299A (ja) | 1991-10-14 | 1991-10-14 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109299A true JPH05109299A (ja) | 1993-04-30 |
Family
ID=17405039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3264564A Withdrawn JPH05109299A (ja) | 1991-10-14 | 1991-10-14 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109299A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005026966A1 (ja) * | 2003-09-08 | 2005-03-24 | Fujitsu Limited | レジスタファイル及びその記憶素子 |
-
1991
- 1991-10-14 JP JP3264564A patent/JPH05109299A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005026966A1 (ja) * | 2003-09-08 | 2005-03-24 | Fujitsu Limited | レジスタファイル及びその記憶素子 |
| US7430695B2 (en) | 2003-09-08 | 2008-09-30 | Fujitsu Limited | Register file and its storage device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |