JPH0510988A - 電圧比較器 - Google Patents
電圧比較器Info
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- JPH0510988A JPH0510988A JP16254591A JP16254591A JPH0510988A JP H0510988 A JPH0510988 A JP H0510988A JP 16254591 A JP16254591 A JP 16254591A JP 16254591 A JP16254591 A JP 16254591A JP H0510988 A JPH0510988 A JP H0510988A
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- Japan
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- transistor
- voltage
- base
- collector
- emitter
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Abstract
(57)【要約】
【目的】 回路構成が簡単で、高速でも安定した動作が
可能な電圧比較器を得る。 【構成】 入力電圧を受ける初段の差動増幅回路２Ａに
トランジスタＱ1とマルチコレクタのトランジスタＱ2A
を設け、トランジスタＱ2Aの第２のコレクタをトランジ
スタＱ1 のベースに接続し、基準電圧Ｖref と入力電圧
ＶINの比較を行なった瞬間に、ヒステリシスがかかるよ
うに構成する。 【効果】 従来よりも少ない素子数で構成でき、高速で
動作させても出力にチャタリング等が発生せず、安定し
た動作となる。
可能な電圧比較器を得る。 【構成】 入力電圧を受ける初段の差動増幅回路２Ａに
トランジスタＱ1とマルチコレクタのトランジスタＱ2A
を設け、トランジスタＱ2Aの第２のコレクタをトランジ
スタＱ1 のベースに接続し、基準電圧Ｖref と入力電圧
ＶINの比較を行なった瞬間に、ヒステリシスがかかるよ
うに構成する。 【効果】 従来よりも少ない素子数で構成でき、高速で
動作させても出力にチャタリング等が発生せず、安定し
た動作となる。
Description
【０００１】
【産業上の利用分野】この発明は、電圧比較器に関し、
特に、入力段の差動増幅回路に、ヒステリシス機能を持
たせた電圧比較器に関するものである。
特に、入力段の差動増幅回路に、ヒステリシス機能を持
たせた電圧比較器に関するものである。
【０００２】
【従来の技術】図２は従来のヒステリシス特性を持つ電
圧比較器を示す回路図である。図において、１は入力電
圧ＶINが印加される入力端子、２は差動増幅回路、３は
信号伝達回路及びレベルシフト回路、４はヒステリシス
回路、５は電源電圧ＶCCが印加される電源端子、６は出
力端子である。Ｑ1，Ｑ2は差動増幅回路２を構成するト
ランジスタである。トランジスタＱ1のベースは抵抗Ｒ1
を介して基準電源Ｖref に接続され、そのコレクタは
抵抗Ｒ2 を介して電源端子５に接続され、そのエミッタ
は定電流源Ｉ1 を介して接地される。トランジスタＱ2
のベースは入力端子１に接続され、そのコレクタは抵抗
Ｒ3 を介して電源端子５に接続され、そのエミッタはト
ランジスタＱ1 のエミッタに接続される。Ｑ3〜Ｑ6は信
号伝達回路及びレベルシフト回路３の信号伝達部を構成
するトランジスタ、Ｑ7〜Ｑ10 は信号伝達回路及びレベ
ルシフト回路３のレベルシフト部を構成すめトランジス
タである。トランジスタＱ3 のベースはトランジスタＱ
1のコレクタに接続され、トランジスタＱ3 のコレクタ
は電源端子５に接続され、そのエミッタは抵抗Ｒ4 及び
定電流源Ｉ2 を介して接地される。トランジスタＱ4の
ベースはトランジスタＱ2 のコレクタに接続され、トラ
ンジスタＱ4 のコレクタは電源端子５に接続され、その
エミッタは抵抗Ｒ5 を介して抵抗Ｒ4 と定電流源Ｉ2 の
接続点に接続される。トランジスタＱ5 のベースはトラ
ンジスタＱ3のエミッタに接続され、トランジスタＱ5
のコレクタは抵抗Ｒ6 を介して電源端子５に接続され、
そのエミッタは定電流源Ｉ3 を介して接地される。トラ
ンジスタＱ6 のベースはトランジスタＱ4 のエミッタに
接続され、トランジスタＱ6 のコレクタは抵抗Ｒ7 を介
して電源端子５に接続され、そのエミッタはトランジス
タＱ5 のエミッタに接続される。トランジスタＱ7 のベ
ースはトランジスタＱ5のコレクタに接続され、トラン
ジスタＱ7 のコレクタは電源端子５に接続され、そのエ
ミッタは抵抗Ｒ8 を介してトランジスタＱ9 のコレクタ
に接続される。トランジスタＱ8 のベースはトランジス
タＱ6 のコレクタに接続され、トランジスタＱ8 のコレ
クタは電源端子５に接続され、そのエミッタは抵抗Ｒ9
を介してトランジスタＱ10 のコレクタに接続される。
トランジスタＱ9 のコレクタは自己のベースに接続さ
れ、そのエミッタは接地される。トランジスタＱ10のベ
ースはトランジスタＱ9 のベースと相互接続され、トラ
ンジスタＱ10のエミッタは接地される。Ｑ11は出力トラ
ンジスタであって、そのベースはトランジスタＱ10のコ
レクタに接続され、そのコレクタは出力端子６に接続さ
れ、そのエミッタは接地される。Ｑ12〜Ｑ15はヒステリ
シス回路４を構成するトランジスタである。トランジス
タＱ12のベースは抵抗Ｒ10を介してトランジスタＱ8 の
ベースに接続され、トランジスタＱ12のエミッタは電源
端子５に接続され、そのコレクタは抵抗Ｒ11を介してト
ランジスタＱ13のベースに接続される。トランジスタＱ
13のコレクタはトランジスタＱ14のベースに接続され、
トランジスタＱ13のエミッタは接地される。トランジス
タＱ14のベースはトランジスタＱ15のベースと相互接続
され、トランジスタＱ14のコレクタは自己のベースに接
続されると共に定電流源Ｉ4 を介して電源端子５に接続
され、そのエミッタは接地される。トランジスタＱ15の
エミッタは接地され、そのコレクタはトランジスタＱ1
のベースに接続される。
圧比較器を示す回路図である。図において、１は入力電
圧ＶINが印加される入力端子、２は差動増幅回路、３は
信号伝達回路及びレベルシフト回路、４はヒステリシス
回路、５は電源電圧ＶCCが印加される電源端子、６は出
力端子である。Ｑ1，Ｑ2は差動増幅回路２を構成するト
ランジスタである。トランジスタＱ1のベースは抵抗Ｒ1
を介して基準電源Ｖref に接続され、そのコレクタは
抵抗Ｒ2 を介して電源端子５に接続され、そのエミッタ
は定電流源Ｉ1 を介して接地される。トランジスタＱ2
のベースは入力端子１に接続され、そのコレクタは抵抗
Ｒ3 を介して電源端子５に接続され、そのエミッタはト
ランジスタＱ1 のエミッタに接続される。Ｑ3〜Ｑ6は信
号伝達回路及びレベルシフト回路３の信号伝達部を構成
するトランジスタ、Ｑ7〜Ｑ10 は信号伝達回路及びレベ
ルシフト回路３のレベルシフト部を構成すめトランジス
タである。トランジスタＱ3 のベースはトランジスタＱ
1のコレクタに接続され、トランジスタＱ3 のコレクタ
は電源端子５に接続され、そのエミッタは抵抗Ｒ4 及び
定電流源Ｉ2 を介して接地される。トランジスタＱ4の
ベースはトランジスタＱ2 のコレクタに接続され、トラ
ンジスタＱ4 のコレクタは電源端子５に接続され、その
エミッタは抵抗Ｒ5 を介して抵抗Ｒ4 と定電流源Ｉ2 の
接続点に接続される。トランジスタＱ5 のベースはトラ
ンジスタＱ3のエミッタに接続され、トランジスタＱ5
のコレクタは抵抗Ｒ6 を介して電源端子５に接続され、
そのエミッタは定電流源Ｉ3 を介して接地される。トラ
ンジスタＱ6 のベースはトランジスタＱ4 のエミッタに
接続され、トランジスタＱ6 のコレクタは抵抗Ｒ7 を介
して電源端子５に接続され、そのエミッタはトランジス
タＱ5 のエミッタに接続される。トランジスタＱ7 のベ
ースはトランジスタＱ5のコレクタに接続され、トラン
ジスタＱ7 のコレクタは電源端子５に接続され、そのエ
ミッタは抵抗Ｒ8 を介してトランジスタＱ9 のコレクタ
に接続される。トランジスタＱ8 のベースはトランジス
タＱ6 のコレクタに接続され、トランジスタＱ8 のコレ
クタは電源端子５に接続され、そのエミッタは抵抗Ｒ9
を介してトランジスタＱ10 のコレクタに接続される。
トランジスタＱ9 のコレクタは自己のベースに接続さ
れ、そのエミッタは接地される。トランジスタＱ10のベ
ースはトランジスタＱ9 のベースと相互接続され、トラ
ンジスタＱ10のエミッタは接地される。Ｑ11は出力トラ
ンジスタであって、そのベースはトランジスタＱ10のコ
レクタに接続され、そのコレクタは出力端子６に接続さ
れ、そのエミッタは接地される。Ｑ12〜Ｑ15はヒステリ
シス回路４を構成するトランジスタである。トランジス
タＱ12のベースは抵抗Ｒ10を介してトランジスタＱ8 の
ベースに接続され、トランジスタＱ12のエミッタは電源
端子５に接続され、そのコレクタは抵抗Ｒ11を介してト
ランジスタＱ13のベースに接続される。トランジスタＱ
13のコレクタはトランジスタＱ14のベースに接続され、
トランジスタＱ13のエミッタは接地される。トランジス
タＱ14のベースはトランジスタＱ15のベースと相互接続
され、トランジスタＱ14のコレクタは自己のベースに接
続されると共に定電流源Ｉ4 を介して電源端子５に接続
され、そのエミッタは接地される。トランジスタＱ15の
エミッタは接地され、そのコレクタはトランジスタＱ1
のベースに接続される。
【０００３】次に動作について説明する。入力端子１に
印加される入力電圧ＶINと基準電圧Ｖref がＶIN＞Ｖ
ref の時、トランジスタＱ2 がＯＮ、トランジスタＱ1
がＯＦＦとなり、抵抗Ｒ3 にはＩ1×Ｒ3 なる電圧ＶR3
が発生し、同様に抵抗Ｒ2 の電圧はＶR2＝０となる。ト
ランジスタＱ4 のエミッタ電圧ＶEQ4 は、そのベース・
エミッタ間電圧をＶBEQ4とすると、
印加される入力電圧ＶINと基準電圧Ｖref がＶIN＞Ｖ
ref の時、トランジスタＱ2 がＯＮ、トランジスタＱ1
がＯＦＦとなり、抵抗Ｒ3 にはＩ1×Ｒ3 なる電圧ＶR3
が発生し、同様に抵抗Ｒ2 の電圧はＶR2＝０となる。ト
ランジスタＱ4 のエミッタ電圧ＶEQ4 は、そのベース・
エミッタ間電圧をＶBEQ4とすると、
【０００４】 ＶEQ4 ＝ ＶCC − Ｉ1 × Ｒ3 − ＶBEQ4 （１）
【０００５】トランジスタＱ3 のエミッタ電圧ＶEQ3
は、そのベース・エミッタ間電圧をＶBEQ3とすると、
は、そのベース・エミッタ間電圧をＶBEQ3とすると、
【０００６】 ＶEQ3 ＝ ＶCC − ＶBEQ3 （２）
【０００７】となるため、トランジスタＱ5 のベース電
圧ＶBQ5 とトランジスタＱ6 のベース電圧ＶBQ6 を比較
すると、ＶBQ5 ＞ＶBQ4 より、トランジスタＱ5 がＯ
Ｎ、トランジスタＱ6 がＯＦＦとなる。この結果、抵抗
Ｒ6 にはＩ3 ×Ｒ6 なる電圧が発生し、同様に抵抗Ｒ7
の電圧はＶR7＝０となる。ここで、トランジスタＱ7 の
エミッタ電圧ＶEQ7 は、そのベース・エミッタ間電圧を
ＶBEQ7とすると、
圧ＶBQ5 とトランジスタＱ6 のベース電圧ＶBQ6 を比較
すると、ＶBQ5 ＞ＶBQ4 より、トランジスタＱ5 がＯ
Ｎ、トランジスタＱ6 がＯＦＦとなる。この結果、抵抗
Ｒ6 にはＩ3 ×Ｒ6 なる電圧が発生し、同様に抵抗Ｒ7
の電圧はＶR7＝０となる。ここで、トランジスタＱ7 の
エミッタ電圧ＶEQ7 は、そのベース・エミッタ間電圧を
ＶBEQ7とすると、
【０００８】 ＶEQ7 ＝ ＶCC − Ｉ3 × Ｒ6 − ＶBEQ7 （３）
【０００９】となり、トランジスタＱ8 のエミッタ電圧
ＶEQ8 は、そのベース・エミッタ間電圧をＶBEQ8とする
と、
ＶEQ8 は、そのベース・エミッタ間電圧をＶBEQ8とする
と、
【００１０】 ＶEQ8 ＝ ＶCC − ＶBEQ8 （４）
【００１１】となり、ＶEQ7 ＜ＶEQ8 より、抵抗Ｒ8 と
Ｒ9 に夫々かかる電圧ＶR8とＶR9を比較すると、ＶR8
＜ＶR9 になるため、トランジスタＱ7 とＱ8 の夫々エ
ミッタを流れる電流Ｉ5，Ｉ6 はＩ5 ＜Ｉ6となる。トラ
ンジスタＱ9 とＱ10はカレント・ミラー回路を構成する
ため、電流Ｉ6の一部はトランジスタＱ11のベースに流
れ、トランジスタＱ11がＯＮし、出力端子６の出力レベ
ルは「Ｌ」となる。更に、ＶR7＝０より、トランジスタ
Ｑ12はＯＦＦ、トランジスタＱ13はＯＦＦとなり、トラ
ンジスタＱ14とＱ15がカレント・ミラー回路を構成して
いるため、トランジスタＱ15のコレクタ電流はＩCQ15＝
Ｉ4 となり、トランジスタＱ1 のベース電圧ＶBQ1 （基
準電圧Ｌ）は、
Ｒ9 に夫々かかる電圧ＶR8とＶR9を比較すると、ＶR8
＜ＶR9 になるため、トランジスタＱ7 とＱ8 の夫々エ
ミッタを流れる電流Ｉ5，Ｉ6 はＩ5 ＜Ｉ6となる。トラ
ンジスタＱ9 とＱ10はカレント・ミラー回路を構成する
ため、電流Ｉ6の一部はトランジスタＱ11のベースに流
れ、トランジスタＱ11がＯＮし、出力端子６の出力レベ
ルは「Ｌ」となる。更に、ＶR7＝０より、トランジスタ
Ｑ12はＯＦＦ、トランジスタＱ13はＯＦＦとなり、トラ
ンジスタＱ14とＱ15がカレント・ミラー回路を構成して
いるため、トランジスタＱ15のコレクタ電流はＩCQ15＝
Ｉ4 となり、トランジスタＱ1 のベース電圧ＶBQ1 （基
準電圧Ｌ）は、
【００１２】 ＶBQ1 ＝ Ｖref − Ｉ4 × Ｒ1 （５）
【００１３】となっている。入力電圧ＶIN が低下し
て、ＶIN ＜ＶBQ1になると、トランジスタＱ1 がＯＮ、
トランジスタＱ2 がＯＦＦと逆転するため、前述の動作
がすべて逆転し、出力端子６の出力レベルは「Ｈ」にな
る。同様にトランジスタＱ12がＯＮ、トランジスタＱ13
がＯＮとなり、電流Ｉ4 が供給されないため、トランジ
スタＱ15のコレクタ電流はＩCQ15＝０となり、トランジ
スタＱ1 のベース電圧VBQ1′（基準電圧Ｈ）は、
て、ＶIN ＜ＶBQ1になると、トランジスタＱ1 がＯＮ、
トランジスタＱ2 がＯＦＦと逆転するため、前述の動作
がすべて逆転し、出力端子６の出力レベルは「Ｈ」にな
る。同様にトランジスタＱ12がＯＮ、トランジスタＱ13
がＯＮとなり、電流Ｉ4 が供給されないため、トランジ
スタＱ15のコレクタ電流はＩCQ15＝０となり、トランジ
スタＱ1 のベース電圧VBQ1′（基準電圧Ｈ）は、
【００１４】 ＶBQ1′ ＝ Ｖref （６）
【００１５】となる。上記（５）式と（６）式により、
Ｉ4 ×Ｒ1 なる差電圧が発生し、この電圧がヒステリシ
ス電圧ＶHYS となる。
Ｉ4 ×Ｒ1 なる差電圧が発生し、この電圧がヒステリシ
ス電圧ＶHYS となる。
【００１６】
【発明が解決しようとする課題】従来のヒステリシス特
性を持つ電圧比較器は以上のように構成されているの
で、回路を構成する素子数が多く、かつ入力電圧と基準
電圧がクロスしてからヒステリシス回路が動作するまで
に、内部回路の遅延により、入力電圧に対して出力電圧
の遅れが発生し、このため、高速動作時、出力電圧が変
動する。いわゆるチャタリングが発生したり、或いは入
力電圧と基準電圧がクロスした正確な時間がわからない
などの欠点があった。
性を持つ電圧比較器は以上のように構成されているの
で、回路を構成する素子数が多く、かつ入力電圧と基準
電圧がクロスしてからヒステリシス回路が動作するまで
に、内部回路の遅延により、入力電圧に対して出力電圧
の遅れが発生し、このため、高速動作時、出力電圧が変
動する。いわゆるチャタリングが発生したり、或いは入
力電圧と基準電圧がクロスした正確な時間がわからない
などの欠点があった。
【００１７】この発明は上記のような問題点を解決する
ためになされたもので、少ない素子数で回路を構成でき
るとともに、高速動作でも安定した動作が可能な電圧比
較器を得ることを目的とする。
ためになされたもので、少ない素子数で回路を構成でき
るとともに、高速動作でも安定した動作が可能な電圧比
較器を得ることを目的とする。
【００１８】
【課題を解決するための手段】この発明に係る電圧比較
器は、ヒステリシス機能を有し、入力電圧と基準電圧を
比較する差動増幅回路と、この差動増幅回路の出力信号
を伝達する信号伝達手段とを備えたものである。
器は、ヒステリシス機能を有し、入力電圧と基準電圧を
比較する差動増幅回路と、この差動増幅回路の出力信号
を伝達する信号伝達手段とを備えたものである。
【００１９】
【作用】この発明においては、入力段の差動増幅回路の
一部でヒステリシスが発生するため、非常に高速に応答
するができ、また、少ない素子数で回路を構成できる。
一部でヒステリシスが発生するため、非常に高速に応答
するができ、また、少ない素子数で回路を構成できる。
【００２０】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例を示す回路図であり、
図２と対応する部分には同一符号を付し、その説明を省
略する。本実施例の回路が図２の回路と相違する点は、
入力段にヒステリシス機能を有する差動増幅回路２Ａを
設け、図２で用いられていたヒステリシス回路４を不要
にしたことである。差動増幅回路２Ａはマルチコレクタ
のトランジスタＱ2を有し、その第１のコレクタは上述
の如く接続し、第２のコレクタをトランジスタＱ1 のベ
ースに接続する。その他の構成は差動増幅回路２と同様
である。
する。図１はこの発明の一実施例を示す回路図であり、
図２と対応する部分には同一符号を付し、その説明を省
略する。本実施例の回路が図２の回路と相違する点は、
入力段にヒステリシス機能を有する差動増幅回路２Ａを
設け、図２で用いられていたヒステリシス回路４を不要
にしたことである。差動増幅回路２Ａはマルチコレクタ
のトランジスタＱ2を有し、その第１のコレクタは上述
の如く接続し、第２のコレクタをトランジスタＱ1 のベ
ースに接続する。その他の構成は差動増幅回路２と同様
である。
【００２１】次に動作について説明する。入力端子１に
印加される入力電圧ＶINと基準電圧Ｖref がＶIN＞Ｖ
ref の時、トランジスタＱ2AがＯＮ、トランジスタＱ1
がＯＦＦとなり、抵抗Ｒ3 にはＩ1×Ｒ3 なる電圧ＶR3
が発生し、同様に抵抗Ｒ2 の電圧はＶR2＝０となる。ト
ランジスタＱ4 のエミッタ電圧ＶEQ4 は、上記（１）式
の如くなり、トランジスタＱ3 のエミッタ電圧ＶEQ3
は、上記（１）式の如くなる。
印加される入力電圧ＶINと基準電圧Ｖref がＶIN＞Ｖ
ref の時、トランジスタＱ2AがＯＮ、トランジスタＱ1
がＯＦＦとなり、抵抗Ｒ3 にはＩ1×Ｒ3 なる電圧ＶR3
が発生し、同様に抵抗Ｒ2 の電圧はＶR2＝０となる。ト
ランジスタＱ4 のエミッタ電圧ＶEQ4 は、上記（１）式
の如くなり、トランジスタＱ3 のエミッタ電圧ＶEQ3
は、上記（１）式の如くなる。
【００２２】トランジスタＱ5 のベース電圧ＶBQ5 とト
ランジスタＱ6 のベース電圧ＶBQ6を比較すると、ＶBQ5
＞ＶBQ4 より、トランジスタＱ5 がＯＮ、トランジス
タＱ6 がＯＦＦとなる。
ランジスタＱ6 のベース電圧ＶBQ6を比較すると、ＶBQ5
＞ＶBQ4 より、トランジスタＱ5 がＯＮ、トランジス
タＱ6 がＯＦＦとなる。
【００２３】この結果、抵抗Ｒ6 にはＩ3 ×Ｒ6 なる電
圧が発生し、同様に抵抗Ｒ7 の電圧はＶR7＝０となる。
ここで、トランジスタＱ7 のエミッタ電圧ＶEQ7 と、ト
ランジスタＱ8 のエミッタ電圧ＶEQ8 は、夫々上記
（３）式、（４）式の如くなる。
圧が発生し、同様に抵抗Ｒ7 の電圧はＶR7＝０となる。
ここで、トランジスタＱ7 のエミッタ電圧ＶEQ7 と、ト
ランジスタＱ8 のエミッタ電圧ＶEQ8 は、夫々上記
（３）式、（４）式の如くなる。
【００２４】ＶEQ7 ＜ＶEQ8 より、抵抗Ｒ8 とＲ9 に夫
々かかる電圧ＶR8とＶR9を比較すると、ＶR8 ＜ＶR9 に
なるため、トランジスタＱ7 とＱ8 の夫々エミッタを流
れる電流Ｉ5，Ｉ6 はＩ5 ＜Ｉ6となる。トランジスタＱ
9 とＱ10はカレント・ミラー回路を構成するため、電流
Ｉ6 の一部はトランジスタＱ11のベースに流れ、トラン
ジスタＱ11がＯＮし、出力端子６の出力レベルは「Ｌ」
となる。
々かかる電圧ＶR8とＶR9を比較すると、ＶR8 ＜ＶR9 に
なるため、トランジスタＱ7 とＱ8 の夫々エミッタを流
れる電流Ｉ5，Ｉ6 はＩ5 ＜Ｉ6となる。トランジスタＱ
9 とＱ10はカレント・ミラー回路を構成するため、電流
Ｉ6 の一部はトランジスタＱ11のベースに流れ、トラン
ジスタＱ11がＯＮし、出力端子６の出力レベルは「Ｌ」
となる。
【００２５】更に、トランジスタＱ2AがＯＮのため、ト
ランジスタＱ2Aの第２のコレクタは、Ｉ1 の電流の一部
を流し、トランジスタＱ2Aの２つのコレクタ比を１とす
ると、Ｉ1/2 なる電流により、抵抗Ｒ1 にはＩ1/2 ×Ｒ
1 なる電圧が発生し、トランジスタＱ1 のベース電圧
（基準電圧Ｌ）ＶBQ1 は、
ランジスタＱ2Aの第２のコレクタは、Ｉ1 の電流の一部
を流し、トランジスタＱ2Aの２つのコレクタ比を１とす
ると、Ｉ1/2 なる電流により、抵抗Ｒ1 にはＩ1/2 ×Ｒ
1 なる電圧が発生し、トランジスタＱ1 のベース電圧
（基準電圧Ｌ）ＶBQ1 は、
【００２６】 ＶBQ1 ＝ Ｖref − Ｉ1 ／ ２ × Ｒ1 （７）
【００２７】となる。
【００２８】入力電圧ＶIN が低下して、ＶIN ＜ＶBQ1
になると、トランジスタＱ1 がＯＮ、トランジスタＱ2A
がＯＦＦと逆転するため、前述の動作がすべて逆転し、
出力端子６の出力レベルは「Ｈ」となる。同様に、トラ
ンジスタＱ2AがＯＦＦにより、抵抗Ｒ1 に流れる電流が
０になり、トランジスタＱ1 のベース電圧（基準電圧
Ｈ）ＶBQ1′は、上記（６）式の如くなる。
になると、トランジスタＱ1 がＯＮ、トランジスタＱ2A
がＯＦＦと逆転するため、前述の動作がすべて逆転し、
出力端子６の出力レベルは「Ｈ」となる。同様に、トラ
ンジスタＱ2AがＯＦＦにより、抵抗Ｒ1 に流れる電流が
０になり、トランジスタＱ1 のベース電圧（基準電圧
Ｈ）ＶBQ1′は、上記（６）式の如くなる。
【００２９】上記（７）式と（６）式により、トランジ
スタＱ1 のベースに与えられる基準電圧の差は、Ｉ1/2
×Ｒ1 なり、この電圧がヒステリシス電圧ＶHYS とな
る。
スタＱ1 のベースに与えられる基準電圧の差は、Ｉ1/2
×Ｒ1 なり、この電圧がヒステリシス電圧ＶHYS とな
る。
【００３０】実施例２．なお、上記実施例では、トラン
ジスタとしてＮＰＮトランジスタを用いたが、トランジ
スタをすべて逆導電型のものにした構成でも良い。
ジスタとしてＮＰＮトランジスタを用いたが、トランジ
スタをすべて逆導電型のものにした構成でも良い。
【００３１】
【発明の効果】以上のように、この発明によれば、ヒス
テリシス機能を有し、入力電圧と基準電圧を比較する差
動増幅回路と、この差動増幅回路の出力信号を伝達する
信号伝達手段とを備えたので、回路構成を簡単にできる
と共に、入力電圧が基準電圧とクロスし、初段のトラン
ジスタが反転した瞬間にヒステリシスがかかるため、高
速でも出力にチャタリング等が発生せず、安定した動作
が得られるという効果を奏する。
テリシス機能を有し、入力電圧と基準電圧を比較する差
動増幅回路と、この差動増幅回路の出力信号を伝達する
信号伝達手段とを備えたので、回路構成を簡単にできる
と共に、入力電圧が基準電圧とクロスし、初段のトラン
ジスタが反転した瞬間にヒステリシスがかかるため、高
速でも出力にチャタリング等が発生せず、安定した動作
が得られるという効果を奏する。
【図１】この発明による電圧比較器の一実施例を示す回
路図である。
路図である。
【図２】従来の電圧比較器を示す回路図である。
２Ａ 差動増幅回路 ３ 信号伝達回路及びレベルシフト回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 ヒステリシス機能を有し、入力電圧と基
準電圧を比較する差動増幅回路と、 この差動増幅回路の出力信号を伝達する信号伝達手段と
を備えたことを特徴とする電圧比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16254591A JPH0510988A (ja) | 1991-07-03 | 1991-07-03 | 電圧比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16254591A JPH0510988A (ja) | 1991-07-03 | 1991-07-03 | 電圧比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0510988A true JPH0510988A (ja) | 1993-01-19 |
Family
ID=15756637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16254591A Pending JPH0510988A (ja) | 1991-07-03 | 1991-07-03 | 電圧比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0510988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7034616B2 (en) | 2003-02-12 | 2006-04-25 | Denso Corporation | Operational amplification circuit, overheat detecting circuit and comparison circuit |
-
1991
- 1991-07-03 JP JP16254591A patent/JPH0510988A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7034616B2 (en) | 2003-02-12 | 2006-04-25 | Denso Corporation | Operational amplification circuit, overheat detecting circuit and comparison circuit |
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