JPH0511332B2

JPH0511332B2 -

Info

Publication number: JPH0511332B2
Application number: JP61147947A
Authority: JP
Inventors: Toshuki Maekawa
Original assignee: DIGITAL KK
Current assignee: DIGITAL KK
Priority date: 1986-06-23
Filing date: 1986-06-23
Publication date: 1993-02-15
Also published as: JPS633352A

Description

出する副制御部４とから構成されることを特徴とするキヤツシユメ
モリ装置。

２各主制御部は、メモリ部２３，２４に対する
データの入出力を制御する双方向ゲート部４７，
４８と、キヤツシユヒツトを検出して読出しゲー
ト信号を作成する第１制御部４１，４２と、メモ
リ部２３，２４へ読出し／書込み制御信号を送る
第２制御部４５，４６と、キヤツシユミス時或は
CPU１のデータ書込みサイクル時に書込みゲー
ト信号を作成する第３制御部４３，４４とから構
成され、前記読出しゲート信号及び書込みゲート
信号は、ゲート部４７，４８に接続してメモリ部
２３，２４からデータを読出す方向或はメモリ部
２３，２４にデータを書込む方向にゲートを開放
する特許請求の範囲第１項に記載のキヤツシユメ
モリ装置。

【発明の詳細な説明】

（産業上の利用分野）本発明は、キヤツシユメモリを具えた情報処理
装置に関し、特に記憶装置に設けられた各種ビツ
ト幅のバスポートからバス幅を合わせてデータを
受け取り、CPUへ送出することの出来るキヤツ
シユメモリ装置に関するものである。

（従来の技術）従来より、情報処理装置の処理速度を向上させ
る為、第６図に示すごとくCPU１と主記憶装置
７との間に、小容量であるが動作速度の速いメモ
リを具えたキヤツシユメモリ装置１０を配置する
ことが行なわれている。

主記憶装置７には、８ビツト、16ビツト、32ビ
ツト等、複数種類のビツト幅を有するバス・ポー
トを設けることが、コストパフオーマンス、装置
の小形化等の観点から有利である。この為、
CPU１として、斯種外部デバイスの各バス・ポ
ートに対して自動的にバス幅を合わせてデータを
送出し、或は受け取ることの出来る所謂ダイナミ
ツク・バス・サイジング機能を有するCPU（例え
ば、32ビツト・マイクロプロセツサであるモトロ
ーラ社のMC68020）が提供されている。

例えば、第６図に示す如くCPU１と主記憶装
置７とは夫々16ビツト及び32ビツト幅のバス８
０，８によつて連結し、32ビツト幅のバス８には
キヤツシユメモリ装置１０を連結したシステムに
於いて、CPU１が主記憶装置７から読み出さん
とするデータが32ビツトの幅を有している場合、
主記憶装置７は該データが32ビツトの幅であるこ
とを表わすバス・サイズ信号を作成してCPU１
へ送る。CPU１は該信号に基づいてバス幅32ビ
ツトに適合せしめた上、主記憶装置７からデータ
を受け取るのである。

但し、読み出さんとする32ビツトのデータがキ
ヤツシユメモリ内にも存在（キヤツシユヒツト）
すれば、キヤツシユメモリ装置１０に装備された
制御回路がこれを検知し、キヤツシユメモリから
CPU１へデータが送出される。

従つて、キヤツシユミスを起さずキヤツシユヒ
ツトが続く場合、CPUはキヤツシユメモリだけ
を参照してプログラムの実行を続けることが出来
るので、極めて高速のアクセスが可能となるので
ある。

（解決しようとする問題点）ところが、第６図の従来システムでは、16ビツ
トのデータは常に主記憶装置７から読み出される
ので、キヤツシユメモリ装置１０による効果は得
られず、総合的なヒツト率が低い問題があつた。
この問題は、16ビツト幅のバス８０についてもキ
ヤツシユメモリ装置を装備すれば解決されるが、
これに伴つてキヤツシユメモリ・チツプの個数が
増加し、コストパフオーマンスが低下する。又、
各キヤツシユメモリ個別の制御回路以外に、全て
のキヤツシユメモリを統括制御する為のハードウ
エア（制御回路）が必要となり、装置が複雑とな
る問題が生じる。

（問題点を解決する為の手段）本発明は、ダイナミツク・バス・サイジング方
式のCPUに適合するキヤツシユメモリ装置であ
つて、ヒツト率が高く、然も回路構成の簡易なキ
ヤツシユメモリ装置を提供することを目的とす
る。

本発明に係るキヤツシユメモリ装置に於いて、
キヤツシユメモリ２は夫々個別にデータの読出
し／書込みが可能な複数のメモリ部２３，２４か
ら構成する。

記憶装置７から導かれた複数本のデータライン
は、前記キヤツシユメモリ２の各メモリ部２３，
２４のポート・サイズに対応して、夫々複数本ず
つのデータライン群に分割され、各データライン
群が、夫々の対応するメモリ部２３，２４へ接続
され、記憶装置７から導かれた複数本のアドレス
ラインは、キヤツシユメモリ２に対し、読出し／
書込みの対象とするデータのバス幅に応じた必要
個数のメモリ部を選択することが可能に接続され
る。

又、制御回路３は、CPU１の読出しサイクル
にて各メモリ部２３，２４のキヤツシユヒツトの
有無を検出すると共に各メモリ部２３，２４に対
するデータの読出し／書込みを制御するメモリ部
毎の主制御部と、キヤツシユヒツト時に各主制御
部から出力されるヒツト信号に基づいて、キヤツ
シユメモリから読み出されるべきデータのバス・
サイズ信号を作成し、CPU１へ送出する副制御
部４とから構成される。

（作用） CPU１によつて記憶装置がアクセスされると、
制御回路３は、CPU１から出力される読出し／
書込み制御信号WRに基づいて、記憶装置に対す
る指令がデータの読出しであるのか書込みである
のかを検知する。

指令がデータの読出しであるとき、制御回路３
の各主制御部は、キヤツシユメモリ２の各メモリ
部がヒツトしたか否かを検知し、ヒツトしたとき
はこれを表わすヒツト信号を作成する。従つて、
何れかの主制御部にてヒツト信号が出ているかを
検知することにより、データのビツト幅を知るこ
とが出来る。

キヤツシユヒツトの場合、副制御部４は、主制
御部にて作成されるヒツト信号に基づいてデータ
のビツト幅を表わすバス・サイズ信号を作成し、
CPU１へ送出する。CPU１は該信号に基づいて
読み出さんとするデータのビツト幅を知り、受け
取るべきデータにバス幅を適合せしめる。

又、主制御部の制御により、ヒツトした１域は
複数のメモリ部から同時にCPU１へデータが送
出され、アクセスタイムの短縮が図られる。

一方、キヤツシユミスを起こした場合は、記憶
装置からデータが読み出されると同時に、該デー
タはキヤツシユメモリ２にも書き込まれる。この
際、該データが小なるとビツト幅を有する場合
は、１域は少数のメモリ部に書込みが行なわれ、
大なるビツト幅を有する場合は、多数或は全ての
メモリ部に書込みが行なわれる。

又、CPU１の書込みサイクル時には、主制御
部に設定された所定の書替え方式に従い、キヤツ
シユメモリ２の修正が行なわれる。

（発明の効果）本発明に係るキヤツシユメモリ装置に於いて
は、複数のメモリ部から構成されるキヤツシユメ
モリの全体のサイズを、最大語長のデータを格納
できる大きさに設定することにより、処理すべき
全ての語長のデータを単一のキヤツシユメモリに
格納することが出来る。又、CPU１は、キヤツ
シユヒツト時にキヤツシユメモリ装置から送られ
てくるバス・サイズ信号に基づいて、ダイナミツ
ク・バス・サイジング機能を発揮することが出来
る。従つて、例えば第６図に示す従来装置に比べ
て、メモリ・チツプの個数を増加することなく、
ヒツト率を飛躍的に改善することが出来る。

然も、制御回路３は前記構成及び作用説明から
明らかな様に、例えば論理回路素子等からなる簡
易なハードウエア回路によつて構成することが出
来るから、装置の回路構成は、サイズ異なる複数
のキヤツシユメモリを装備した装置に比べて遥か
に簡易である。

（実施例）第１図に示す如く、本発明に係る情報処理装置
のシステム構成は、CPU１と主記憶装置７との
間に、制御回路３によつて制御されるキヤツシユ
メモリ２を介装したものである。

CPU１は、モトローラ社の32ビツト・マイク
ロプロセツサ「MC68020」である。

主記憶装置７は16ビツト幅と32ビツト幅の２種
のポートを有し、CPU１とは、アドレスライン、
データラインからなるバス５、及び後述の制御ラ
イン６，６０，６１等によつて連結されている。
尚、主記憶装置７に格納されている各データに
は、所謂バイト・アドレスが付与されている。

キヤツシユメモリ２は低位メモリ部２３及び高
位メモリ部２４からなり、制御回路３を介して
CPU１及び主記憶装置７と連繋している。両メ
モリ部２３，２４は夫々データ格納部が16ビツト
幅のスタテイツクRAMによつて構成され、アド
レスライン及びデータラインからなるバス５１，
５２と、制御ライン６２，６３とを介して制御回
路３に連結されている。

第２図は、キヤツシユメモリ２及び制御回路３
の具体的な回路構成を示しており、制御回路３は
図示の如く論理回路素子等からなる簡易なハード
ウエア回路によつて構成されている。

キヤツシユメモリ２の両メモリ部２３，２４
は、データの有効性を判別する為のフラグＶが格
納される管理情報欄２１と、論理アドレスのビツ
ト上位部Ｔが格納されるアドレスタグ欄２０と、
記憶装置内のデータＤが格納されるデータ欄２２
とによつて構成されている。

キヤツシユメモリ２の両メモリ部２３，２４
は、夫々アドレスラインＡ１〜ANの内、Ａ１を
除く下位アドレスラインＡ２〜Ak５５によつて
参照される。又、低位メモリ部２３及び高位メモ
リ部２４は、各メモリ部２３，２４の読出し／書
込み制御信号入力ポートWEに連繋するアドレス
ラインＡ１の２値状態によつて、何れか一方が選
択される。即ち、主記憶装置７内の各データに
は、前述の如くバイトアドレスが付与されている
から、Ａ１＝“Ｈ”のときは低位メモリ部２３が
選択されて動作状態となり、Ａ１＝“Ｌ”のとき
は高位メモリ部２４が選択されて動作状態とな
る。

両メモリ部２３，２４のタグ欄２０には夫々上
位アドレスラインAk＋１〜AN５６が接続され
ている。又、低位メモリ部２３のデータ欄２２に
は32本のデータラインの内、下位データラインＤ
０〜Ｄ１５が接続され、高位メモリ部２４のデー
タ欄２２には残りの上位データラインＤ１６〜Ｄ
３１が接続されている。尚、16ビツトのデータが
常に上位データラインＤ１６〜Ｄ３１によつて送
られるシステムに於いては、該データを低位メモ
リ部２３及び高位メモリ部２４に振り分ける回路
が必要になるが、該回路はアドレスラインＡ１等
を入力情報として容易に構成することが出来、
又、従来より周知のところであるので図示及び説
明を省略する。

両メモリ部２３，２４の管理情報欄２１には、
実行中のバス・サイクルに異常が発生した時に
“Ｌ”の値をとる違反信号ERが格納される。

制御回路３は、キヤツシユメモリ２の低位及び
高位メモリ部２３，２４を夫々直接に制御する低
位主制御部及び高位主制御部を具えている。各主
制御部は、メモリ部２３，２４のデータ欄２２に
対するデータの入出力を制御する双方向ゲート部
４７，４８と、キヤツシユヒツトを検出してヒツ
ト信号HTを作成すると共に読出しゲート信号
HRを出力する第１制御部４１，４２と、各メモ
リ部２３，２４へ読出し／書込み制御信号を送る
第２制御部４５，４６と、キヤツシユミス或は
CPU１のデータ書込みサイクル時に書込みゲー
ト信号MWを作成する第３制御信号４３，４４と
から構成されている。

又、制御回路３は、両主制御部から送られてく
る読出しゲート信号HRに基づいてバス・サイズ
信号DSACK０、DSACK１を作成し、両主制御
部へ送り返す副制御部４を具えている。

第１制御部４１，４２にはCPUからの読出
し／書込み制御信号WRが入力されている。信号
WRは“Ｈ”のとき読出しサイクルであることを
示し、“Ｌ”のとき書込みサイクルであることを
示す。

キヤツシユヒツトは、上位アドレスライン５６
とキヤツシユメモリ２とタグ欄２０とが入力端に
接続されたコンパレータ３０によつて検出され
る。該コンパレータ３０の出力信号、及びキヤツ
シユメモリ２の管理情報欄２１から有効ビツト信
号は、アンドゲート３２に入力され、これによつ
て有効なヒツトを表わすヒツト信号HTが作成さ
れる。

更に、前記ヒツト信号HT及び読出し／書込み
制御信号WRはナンドゲート３３に入力される、
これによつて読出しゲート信号HRが作成され
る。

第３制御部４３，４４は、ヒツト信号HT、読
出し／書込み制御信号WR及び後述の副制御部４
からのバスサイクル完了信号CWを入力信号とし
て、ゲート部４７，４８に対する書込みゲート信
号MWを作成する。尚、第３制御部４３，４４の
動作に於いて、キヤツシユ書込み動作（キヤツシ
ユロード）に移行すべきときは、アンドゲート３
４の出力信号L₀は“Ｈ”となり、キヤツシユ修
正動作（キヤツシユモデイフアイ）に移行すべき
ときは、アンドゲート３５の出力信号M₀は“Ｈ”
となる。

前記読出しゲート信号HRと書込みゲート信号
MWはゲート部４７，４８に制御信号として接続
され、これによつてキヤツシユメモリ２のデータ
欄２２に対する入出力が制御される。

第２制御部４５，４６は、アドレスラインＡ
１、及びデータが32ビツトであるか否かを表わす
信号Ｍ３２に基づいて、低位メモリ部２３及び高
位メモリ部２４に対するデータの読出し／書込み
モードを制御する。尚、前記信号Ｍ３２は、例え
ば第１図に示す如く主記憶装置７からの上位アド
レスライン５３ａをアドレスデコーダ７０に接続
することにより容易に作成することが出来る。

副制御部４には両第１制御部４１，４２からの
読出しゲート信号HRが入力され、オープンコレ
クター３７，３８の出力DSACK０及びDSACK
１は、キヤツシユメモリから読み出されるべきデ
ータのバス・サイズ信号となる。即ち、DSACK
０＝“Ｈ”、DSACK１＝“Ｌ”のとき、データバ
スのポートサイズは16ビツトであることを示し、
DSACK０及びDSACK１の両方が“Ｌ”のとき
データバスのポートサイズは32ビツトであること
を示す。

更に、両信号DSACK０及びDSACK１はオア
ゲート３１に入力し、バスサイクルの完了を示す
信号CWを作成し第３制御部４３，４４へ返送す
る。

以下、第２図に示す制御回路３の動作例を第４
図のフローチヤートに基づいて説明する。但し、
制御回路３はハードウエア回路であつて、フロー
チヤートは回路動作の説明に便宜上使用するもの
にすぎず、フローチヤート上での動作順序は、実
際の回路の動作順序を表わすものではない。

１データ読出しサイクル時読出し／書込み制御信号WRは“Ｈ”に設定
され、これによつて制御回路３は主記憶装置７
への指令がデータの読出しであることを検知す
る（第４図９）。

両第１制御部４１，４２に於いて、アドレス
ライン５５によつて指定されるキヤツシユメモ
リ２のタグ欄２０の内容Ｔ（アドレス）と、上
位アドレスライン５６の値とが一致しているか
どうかがコンパレータ３０によつて検知され、
キヤツシユヒツトの有無が判別される（第４図
９１，９２）。

(1) キヤツシユヒツトの場合何れか一方或は両方のメモリ部２３，２４
がキヤツシユヒツトした場合は、下記の如く
キヤツシユ読込み動作が行なわれる。

両メモリ部２３，２４がヒツトした場合
（第４図９３）両第１制御部４１，４２に於いて、キヤ
ツシユヒツトが検知され且つ管理情報欄２
１内の有効ビツトが“Ｈ”であるとき、ア
ンドゲート３２からは有効なヒツトを表わ
すヒツト信号HT（＝“Ｈ”）が出力される。
これによつて、ナンドゲート３３からは読
出しゲート信号HR（＝“Ｌ”）が得られる。

該ゲート信号HRは双方向ゲート部４
７，４８及び副制御部４に夫々入力され
る。これによつて、ゲート部４７，４８は
キヤツシユメモリ２からデータを読み出す
方向にゲートを解放する。

又、副制御部４は、ゲート信号HRに基
づいてバス・サイズ信号DSACK０（＝
“Ｌ”）、及びDSACK１（＝“Ｌ”）を作成
し、これらの信号は制御ライン６０，６１
を介してCPU１へ送られる。（第１図参
照）。

更に、第２制御部４５，４６は、第１図
に示すアドレスデコーダ７０の出力信号Ｍ
３２（＝“Ｌ”）、及び第２図の第３制御部
４３，４４の出力信号MW（＝“Ｈ”）の入
力により、低位メモリ部２３及び高位メモ
リ部２４をデータ読出しモードに設定す
る。

この結果、両メモリ部２３，２４のデー
タ欄２２，２２に跨つて格納されている32
ビツトデータはデータライン５４を経て
CPUへ送出される。CPU１は、前記副制
御部４からのバス・サイズ信号に基づいて
バス幅を32ビツトの適合せしめ、送られて
くるデータを受け入れる。

低位メモリ部２３のみがヒツトした場合
（第４図９４）低位メモリ部２３側の第１制御部４１に
てキヤツシユヒツトが検知され、ヒツト信
号HT（＝“Ｈ”）、読出しゲート信号HR（＝
“Ｌ”）が作成される。

これに対し、高位メモリ部２４側の第１
制御部４２に於いては、ナンドゲート３３
の出力は“Ｈ”となり、データ読出し方向
のゲートは閉じる。

又、副制御部４は、バス・サイズ信号
DSACK０（＝“Ｈ”）及びDSACK１（＝
“Ｌ”）を作成し、これらの信号は制御ライ
ン６０，６１を経てCPU１へ送られる。

更に、第２制御部４５は、アドレスライ
ンＡ１の値“Ｈ”、第１図に示すアドレス
デコーダ７０の出力信号Ｍ３２（＝“Ｈ”）、
及び第２図の下位側の第３制御部４３の出
力信号MW（＝“Ｈ”）の入力により、低位
メモリ部２３をデータ読出しモードに設定
する。

この結果、低位メモリ部２３のデータ欄
２２に格納されている16ビツトデータは、
データライン５４を経てCPUへ送出され
る。CPU１は、前記副制御部４からのバ
ス・サイズ信号に基づいてバス幅を16ビツ
トに適合せしめ、送られてくるデータを受
け入れる。

尚、CPU１からの要求が32ビツトデー
タであるきは、ヒツトした16ビツト分のデ
ータがCPU１へ転送された後、主記憶装
置７から残りの16ビツト分のデータが読み
出される。

高位メモリ部２４のみがヒツトした場合
（第４図９５）高位メモリ部２４側の第１制御部４２に
てキヤツシユヒツトが検知され、ヒツト信
号HT（＝“Ｈ”）、読出しゲート信号HR（＝
“Ｌ”）が作成される。

これに対し、低位メモリ部２３側の第１
制御部４２に於いては、ナンドゲート３３
の出力は“Ｈ”となり、データ読出し方向
のゲートは閉じる。

更に、第２制御部４６は、アドレスライ
ンＡ１の値“Ｌ”、第１図に示すアドレス
デコーダ７０の出力信号Ｍ３２（＝“Ｈ”）、
及び第２図の上位側の第３制御部４４の出
力信号MW（＝“Ｈ”）の入力により、高位
メモリ部２４をデータ読出しモードに設定
する。

この結果、高位メモリ部２４のデータ欄
２２に格納されている16ビツトデータは、
データライン５４を経てCPUへ送出され
る。CPU１は、前記副制御部４からのバ
ス・サイズ信号に基づいてバス幅を16ビツ
トに適合せしめ、送られてくるデータを受
け取る。

(2) キヤツシユミスの場合何れの制御部に於いても前記両アドレスが
一致しないキヤツシユミスの場合は、キヤツ
シユ書込み動作（第４図９６）が実行され
る。

例えば32ビツトデータのキヤツシユ書込み
動作に於いて、低位側及び高位側の第３制御
部４３，４４の出力信号MWは共に“Ｌ”と
なる。

この結果、両ゲート部４７，４８は、夫々
キヤツシユメモリ２へ向かう方向のゲートが
開放し、主記憶装置からデータライン５３を
経て送られてくるデータがデータ欄２２の指
定番地に書き込まれる。又同時に、主記憶装
置から送られてくるデータはCPUへ転送さ
れる。この際、バス・サイズ信号DSACK０
及びDSACK１は、主記憶装置７から供給さ
れる（第１図参照）。

又、16ビツトデータのキヤツシユ書込み動
作に於いては、一方のメモリ部に対してデー
タの書込みが行なわれることになる。

２データ書込みサイクル時 CPU１からの指令が主記憶装置７に対する
データの書込みである場合、即ち読出し／書込
み制御信号WRが“Ｌ”のとき、書込み指定ア
ドレスのデータがキヤツシユメモリ２内に存在
するときは、CPUからのデータが主記憶装置
に書込まれると同時に、該データに基づいてキ
ヤツシユメモリ２が修正（キヤツシユモデイフ
アイ）される（第４図９７）。

即ち、前記キヤツシユ書込み動作と同様に、
データが32ビツトの場合は両メモリ部２３，２
４に該データが書き込まれ、データが16ビツト
の場合は一方のメモリ部に該データが書き込ま
れることになる。

書込み指定アドレスのデータがキヤツシユメ
モリ２内に存在しないときは、データは主記憶
装置７にのみ書き込まれ、キヤツシユメモリ２
内に変化はない。

第５図は、本発明に係るキヤツシユメモリ装置
に於けるデータの流れを、第６図に示す従来装置
と比較したものである。

従来装置に於いては、32ビツトデータについて
のみ、キヤツシユメモリ装置１０の効果が得られ
るのに対し、本発明に係る装置に於いては、
CPU１と主記憶装置７とを連結する16ビツト幅
のバス８０に対してもキヤツシユメモリ装置１０
が連繋し、32ビツトデータのみならず、16ビツト
データについてもキヤツシユメモリ装置１０の効
果が発揮される。従つて、キヤツシユメモリのヒ
ツト率は倍増する。

然も、キヤツシユメモリ装置１０に装備すべき
キヤツシユメモリ２の容量は、第６図の従来装置
に装備されるものと変わらず、コストパフオーマ
ンスの改善が可能である。

上記キヤツシユメモリ装置に於いては、キヤツ
シユメモリ２は高速小容量のRAMによつて形成
され、然も制御回路３は論理回路素子を中心に構
成されている。従つて、データの書込み及び読出
しに伴う処理は極めて高速で行なわれ、充分にキ
ヤツシユメモリの性能が発揮される。然も、本発
明を従来のキヤツシユメモリを具えたシステムに
実施する場合、ソフトウエア（プログラム）を修
正する必要は全く無く、標準OSの移植も容易で
ある。

尚、本発明の各部構成は上記実施例に限らず、
特許請求の範囲に記載の技術的範囲内で種々の変
形が可能である。

例えば、キヤツシユメモリ２は、第３図に示す
如く第１乃至第４のメモリ部２５，２６，２７，
２８によつて構成することも可能であり、これに
よつて主記憶装置７が８ビツト、16ビツト及び32
ビツトの３種類のバス幅のポートを具えているシ
ステムについても、本発明の実施が可能となる。

又、キヤツシユメモリの書替え方式は前述した
ものに限らず、周知の種々の方式が採用可能であ
る。

【図面の簡単な説明】

第１図は本発明に係るキヤツシユメモリ装置を
具えた情報処理装置のブロツク図、第２図はキヤ
ツシユメモリ装置の回路図、第３図は他の実施例
を示すブロツク図、第４図は制御回路の動作を説
明するフローチヤート、第５図は第２図の装置に
於けるデータの流れを説明する図、第６図は第５
図に対応する従来装置の説明図である。１……CPU、２……キヤツシユメモリ、３…
…制御回路、７……主記憶装置、２３……低位メ
モリ部、２４……高位メモリ部、４１，４２……
第１制御部、４５，４６……第２制御部、４３，
４４……第３制御部、４７，４８……ゲート部。

Claims

【特許請求の範囲】１外部デバイスのポート・サイズを表わすバ
ス・サイズ信号に応じて外部デバイスとの間でポ
ート・サイズを変化させることが可能なCPU１
と、該CPU１によつてアクセスされる記憶装置
７との間に、制御回路３及び該制御回路によつて
データの読出し／書込みが制御されるキヤツシユ
メモリ２を介装した情報処理装置に於て、キヤツ
シユメモリ２は、夫々個別にデータの読出し／書
込みが可能な複数のメモリ部２３，２４から構成
し、記憶装置７から導かれた複数本のデータライ
ンは、前記キヤツシユメモリ２の各メモリ部２
３，２４のポート・サイズに対応して、夫々複数
本ずつのデータライン群に分割され、各データラ
イン群が、夫々の対応するメモリ部２３，２４へ
接続され、記憶装置７から導かれた複数本のアド
レスラインは、キヤツシユメモリ２に対し、読出
し／書込みの対象とするデータのバス幅に応じた
必要個数のメモリ部を選択すると共に、選択した
メモリ部へアクセスすることが可能に接続され、
制御回路３は、 CPU１の読出しサイクルにて各メモリ部２３，
２４のキヤツシユヒツトの有無を検出すると共に
各メモリ部２３，２４に対するデータの読出し／
書込みを制御するメモリ部毎の主制御部と、キヤツシユヒツト時に各主制御部から出力され
るヒツト検出信号に基づいて、キヤツシユメモリ
２から読み出されるべきデータのバス・サイズ信
号を作成し、該バス・サイズ信号をCPU１へ送