JPH05113870A - ソート処理プロセツサ - Google Patents
ソート処理プロセツサInfo
- Publication number
- JPH05113870A JPH05113870A JP3275297A JP27529791A JPH05113870A JP H05113870 A JPH05113870 A JP H05113870A JP 3275297 A JP3275297 A JP 3275297A JP 27529791 A JP27529791 A JP 27529791A JP H05113870 A JPH05113870 A JP H05113870A
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- JP
- Japan
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- processor
- sort
- memory
- generation circuit
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- Pending
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Abstract
(57)【要約】
【目的】 ソート処理プロセッサが多段に縦続されてソ
ート処理を行うソート処理装置全体を小型化し処理速度
の向上を図ることを目的とする。 【構成】 小容量のメモリ自体と、外付けの大容量のメ
モリに対応するメモリ制御回路とをソート処理プロセッ
サ内に内蔵させたことを特徴とする。 【効果】 ソート処理装置に使用する場合に全体的な実
装面積を小さくでき、且つ不要な外付け回路を省略して
各種信号の遅延が防止できる。
ート処理を行うソート処理装置全体を小型化し処理速度
の向上を図ることを目的とする。 【構成】 小容量のメモリ自体と、外付けの大容量のメ
モリに対応するメモリ制御回路とをソート処理プロセッ
サ内に内蔵させたことを特徴とする。 【効果】 ソート処理装置に使用する場合に全体的な実
装面積を小さくでき、且つ不要な外付け回路を省略して
各種信号の遅延が防止できる。
Description
【０００１】
【産業上の利用分野】この発明はソート処理装置に用い
るソート処理プロセッサ、さらに詳しくは実装面積の高
密度化に関するものである。
るソート処理プロセッサ、さらに詳しくは実装面積の高
密度化に関するものである。
【０００２】
【従来の技術】本願発明の先行技術としては、電子情報
通信学会研究報告（１９８８年５月２７日）ＤＥ８８−
２がある。図３は先行技術のソート処理装置の構成を示
すブロック図であり、図において、１はソート処理プロ
セッサ、２はローカル・メモリ、３は入力データストリ
ーム、４は出力データストリーム、５はアドレス線、６
はデータ線、７はＷＥ（ライト・イネーブル）線、８は
メモリ制御回路、９はクロック線を示す。図に示す例で
は、Ｐ１〜Ｐ１９の１９個のソートプ処理ロセッサ１が
縦続的に接続されて配列され、それぞれのプロセッサ１
にローカル・メモリ２が配属されている。プロセッサ１
には配列の順番ｉに従って符号を付し、ローカル・メモ
リ２へも配属されているプロセッサと同一の符号を付
し、Ｐｉ（１ｉ），Ｍｉ（２ｉ）で表してある。なお、
ローカル・メモリ２ｉのうち容量の小さなものはＳＲＡ
Ｍで構成され、容量の大きなものはＤＲＡＭで構成され
ている。
通信学会研究報告（１９８８年５月２７日）ＤＥ８８−
２がある。図３は先行技術のソート処理装置の構成を示
すブロック図であり、図において、１はソート処理プロ
セッサ、２はローカル・メモリ、３は入力データストリ
ーム、４は出力データストリーム、５はアドレス線、６
はデータ線、７はＷＥ（ライト・イネーブル）線、８は
メモリ制御回路、９はクロック線を示す。図に示す例で
は、Ｐ１〜Ｐ１９の１９個のソートプ処理ロセッサ１が
縦続的に接続されて配列され、それぞれのプロセッサ１
にローカル・メモリ２が配属されている。プロセッサ１
には配列の順番ｉに従って符号を付し、ローカル・メモ
リ２へも配属されているプロセッサと同一の符号を付
し、Ｐｉ（１ｉ），Ｍｉ（２ｉ）で表してある。なお、
ローカル・メモリ２ｉのうち容量の小さなものはＳＲＡ
Ｍで構成され、容量の大きなものはＤＲＡＭで構成され
ている。
【０００３】プロセッサＰｉ（１ｉ）は前段のプロセッ
サＰｉ−１（１ｉ−１）から送られてくる２i-1 個のレ
コードからなるソート済みのデータストリングを受け
て、当該プロセッサ１ｉに配属されたメモリＭｉ（２
ｉ）にロードし、続いてプロセッサＰｉ−１から送られ
てくる２i-1 個のレコードからなるソート済みのデータ
ストリングとマージして、２i個のレコードからなるマ
ージ済みのデータストリングを生成し次段のプロセッサ
Ｐｉ＋１（１ｉ＋１）に送る。また、Ｐ１にデータが入
力し始めてから、Ｐ１９からデータが出力し始めるまで
の時間を短縮する為に、全段のプロセッサがパイプライ
ン方式により制御され、クロック線９上の共通のクロッ
クにより各プロセッサの動作が同期して制御される。
サＰｉ−１（１ｉ−１）から送られてくる２i-1 個のレ
コードからなるソート済みのデータストリングを受け
て、当該プロセッサ１ｉに配属されたメモリＭｉ（２
ｉ）にロードし、続いてプロセッサＰｉ−１から送られ
てくる２i-1 個のレコードからなるソート済みのデータ
ストリングとマージして、２i個のレコードからなるマ
ージ済みのデータストリングを生成し次段のプロセッサ
Ｐｉ＋１（１ｉ＋１）に送る。また、Ｐ１にデータが入
力し始めてから、Ｐ１９からデータが出力し始めるまで
の時間を短縮する為に、全段のプロセッサがパイプライ
ン方式により制御され、クロック線９上の共通のクロッ
クにより各プロセッサの動作が同期して制御される。
【０００４】ローカル・メモリＭｉの容量は配列の順番
ｉが１番増加するごとに２倍になる。同一構造のプロセ
ッサＰｉから、容量の異なるローカル・メモリＭｉにア
クセスする為にメモリ制御回路８が設けられている。図
４は図３のメモリ制御回路８の内部接続の一例を示すブ
ロック図で、図において、図３と同一符号は同一または
相当部分を示し、縦続配列のｉ番目の回路を表す意味
で、ソートプロセッサ１ｉ、ローカル・メモリ２ｉ、入
力データストリーム３ｉ、出力データストリーム４ｉ、
メモリ制御回路８ｉとしている。６１はデータ線、８１
はアドレス生成回路、８２はリフレッシュアドレス生成
回路、８３はロウアドレス・カラムアドレス生成回路、
８４はＲＡＳ（ロウアドレス・ストローブ信号），ＣＡ
Ｓ（カラムアドレス・ストローブ信号）生成回路、９０
は内部クロック線、９１はメモリアドレス信号線、９２
はリフレッシュアドレス信号線、９３はメモリ要求信号
線を示す。
ｉが１番増加するごとに２倍になる。同一構造のプロセ
ッサＰｉから、容量の異なるローカル・メモリＭｉにア
クセスする為にメモリ制御回路８が設けられている。図
４は図３のメモリ制御回路８の内部接続の一例を示すブ
ロック図で、図において、図３と同一符号は同一または
相当部分を示し、縦続配列のｉ番目の回路を表す意味
で、ソートプロセッサ１ｉ、ローカル・メモリ２ｉ、入
力データストリーム３ｉ、出力データストリーム４ｉ、
メモリ制御回路８ｉとしている。６１はデータ線、８１
はアドレス生成回路、８２はリフレッシュアドレス生成
回路、８３はロウアドレス・カラムアドレス生成回路、
８４はＲＡＳ（ロウアドレス・ストローブ信号），ＣＡ
Ｓ（カラムアドレス・ストローブ信号）生成回路、９０
は内部クロック線、９１はメモリアドレス信号線、９２
はリフレッシュアドレス信号線、９３はメモリ要求信号
線を示す。
【０００５】ローカル・メモリＭｉ（２ｉ）がＤＲＡＭ
で構成されている場合は定期的にリフレッシングを必要
とし、このリフレッシングは全プロセッサのソート動作
を一時停止して実行する。すなわち、内部クロック線９
０上のクロックを停止し、メモリアドレス信号線９１上
のクロックを停止し、リフレッシュアドレス信号線９２
上にリフレッシュアドレス用クロック信号を送出する
と、ローカル・メモリＭｉ（２ｉ）のリフレッシュが行
われる。データ線６１はＰｉ（１ｉ），Ｍｉ（２ｉ）な
どの検査のために設けられている。なお、大容量のメモ
リＭｉ（２ｉ）をソート動作だけに専用するのは不経済
であり、他のプロセッサに対する一般用メモリとしても
利用するのが普通で、そのためＭｉ（２ｉ）のうち大容
量のものは、他のプロセッサからもアクセスが可能なよ
うに２ポートメモリとなっている。
で構成されている場合は定期的にリフレッシングを必要
とし、このリフレッシングは全プロセッサのソート動作
を一時停止して実行する。すなわち、内部クロック線９
０上のクロックを停止し、メモリアドレス信号線９１上
のクロックを停止し、リフレッシュアドレス信号線９２
上にリフレッシュアドレス用クロック信号を送出する
と、ローカル・メモリＭｉ（２ｉ）のリフレッシュが行
われる。データ線６１はＰｉ（１ｉ），Ｍｉ（２ｉ）な
どの検査のために設けられている。なお、大容量のメモ
リＭｉ（２ｉ）をソート動作だけに専用するのは不経済
であり、他のプロセッサに対する一般用メモリとしても
利用するのが普通で、そのためＭｉ（２ｉ）のうち大容
量のものは、他のプロセッサからもアクセスが可能なよ
うに２ポートメモリとなっている。
【０００６】
【発明が解決しようとする課題】上記のような先行技術
に示す従来のソート処理プロセッサではソート処理装置
に使用した場合に実装面積が必要以上に大きくなり、且
つ、各種信号に遅延が生じるなどの問題点があった。す
なわち、図３，図４で説明した先行技術では、Ｍ１，Ｍ
２，Ｍ３等の小容量のローカル・メモリ以外のメモリに
対しては、メモリ制御回路８をソートプロセッサ１の外
付けとしているため、基板上での実装面積が大きくな
り、また小容量のローカル・メモリＭ１，Ｍ２，Ｍ３も
プロセッサ１の外に置く必要があるため、実装面積が大
きくなると共に、各種信号に遅延が生じ処理速度が遅く
なる等の問題点があった。
に示す従来のソート処理プロセッサではソート処理装置
に使用した場合に実装面積が必要以上に大きくなり、且
つ、各種信号に遅延が生じるなどの問題点があった。す
なわち、図３，図４で説明した先行技術では、Ｍ１，Ｍ
２，Ｍ３等の小容量のローカル・メモリ以外のメモリに
対しては、メモリ制御回路８をソートプロセッサ１の外
付けとしているため、基板上での実装面積が大きくな
り、また小容量のローカル・メモリＭ１，Ｍ２，Ｍ３も
プロセッサ１の外に置く必要があるため、実装面積が大
きくなると共に、各種信号に遅延が生じ処理速度が遅く
なる等の問題点があった。
【０００７】この発明は、かかる問題点を解決するため
になされたもので、ソート処理装置に使用する場合に全
体の実装面積を小さくできると共に処理速度の向上が図
れるソート処理プロセッサを提供することを目的として
いる。
になされたもので、ソート処理装置に使用する場合に全
体の実装面積を小さくできると共に処理速度の向上が図
れるソート処理プロセッサを提供することを目的として
いる。
【０００８】
【課題を解決するための手段】この発明に係わるソート
処理プロセッサにおいては、小容量のメモリ自体と、外
付けの大容量のメモリに対応するメモリ制御回路とをソ
ート処理プロセッサ内に内蔵させたものである。
処理プロセッサにおいては、小容量のメモリ自体と、外
付けの大容量のメモリに対応するメモリ制御回路とをソ
ート処理プロセッサ内に内蔵させたものである。
【０００９】
【作用】上記のように小容量のメモリ自体と、外付けの
大容量のメモリに対応するメモリ制御回路とをソート処
理プロセッサ内に内蔵させることにより、ソート処理装
置に使用する場合に小容量のローカル・メモリと、大容
量のローカル・メモリに対するメモリ制御回路の接続と
が不要となる。
大容量のメモリに対応するメモリ制御回路とをソート処
理プロセッサ内に内蔵させることにより、ソート処理装
置に使用する場合に小容量のローカル・メモリと、大容
量のローカル・メモリに対するメモリ制御回路の接続と
が不要となる。
【００１０】
実施例１．以下、この発明の一実施例を図面を用いて説
明する。図１はこの発明の一実施例を示すブロック図で
あり、図において、図４と同一符号は同一または相当部
分を示し、１０ｉは本実施例におけるソート処理プロセ
ッサ、１１は内部ＲＡＭ、６１，６２，６３，６４はそ
れぞれデータ線、６５はデータセレクタ、８５はアドレ
スセレクタを示す。なお、図１中で図４と同一符号の部
分は、図３，図４に示す従来のソート処理装置と同様に
動作するので、ここでは重複した説明は省略するが、図
１に示す実施例においては、図３に示すような小容量の
メモリ、Ｍ１，Ｍ２，Ｍ３は省略され、そのかわりに内
部ＲＡＭ１１が使用される。そして、この内部ＲＡＭ１
１を使用するか、ローカル・メモリ２ｉを使用するか
は、当該段が必要とするメモリ容量により決定され、実
装前にデータセレクタ６５により切り換えられる。
明する。図１はこの発明の一実施例を示すブロック図で
あり、図において、図４と同一符号は同一または相当部
分を示し、１０ｉは本実施例におけるソート処理プロセ
ッサ、１１は内部ＲＡＭ、６１，６２，６３，６４はそ
れぞれデータ線、６５はデータセレクタ、８５はアドレ
スセレクタを示す。なお、図１中で図４と同一符号の部
分は、図３，図４に示す従来のソート処理装置と同様に
動作するので、ここでは重複した説明は省略するが、図
１に示す実施例においては、図３に示すような小容量の
メモリ、Ｍ１，Ｍ２，Ｍ３は省略され、そのかわりに内
部ＲＡＭ１１が使用される。そして、この内部ＲＡＭ１
１を使用するか、ローカル・メモリ２ｉを使用するか
は、当該段が必要とするメモリ容量により決定され、実
装前にデータセレクタ６５により切り換えられる。
【００１１】本実施例におけるソート処理プロセッサ１
０ｉが構成するソート処理装置のローカル・メモリのア
ドレス信号として必要な最大のビット数をｍとし、また
アドレス信号の全ビットが２分され、ロウアドレス，カ
ラムアドレスとしてローカル・メモリ２ｉに入力される
場合のアドレス信号の全ビット数の最大値を２ｐとする
とき、アドレス生成回路８１はｍビットのアドレス信号
を発生し、ロウアドレス・カラムアドレス生成回路８３
はロウアドレスとしてｐビット、カラムアドレスとして
ｐビットのアドレス信号を発生する。そして、実際に接
続されるローカル・メモリ２ｉで必要とするアドレス信
号のビット数がｎビット、またはロウアドレス，カラム
アドレスとして、それぞれｑビット（ｎ≦ｍ，ｑ≦ｐ）
である場合には、アドレス生成回路８１の出力の上位ｍ
−ｎビットの出力線を接地し、ロウアドレス・カラムア
ドレス生成回路８３の出力の上位２ｐ−２ｑビットの出
力線を接地し、下位２ｑビットを２分してｑビットずつ
ロウアドレスまたはカラムアドレスとして出力する。こ
のような接地は実装前にアドレスセレクタ８５により実
施される。
０ｉが構成するソート処理装置のローカル・メモリのア
ドレス信号として必要な最大のビット数をｍとし、また
アドレス信号の全ビットが２分され、ロウアドレス，カ
ラムアドレスとしてローカル・メモリ２ｉに入力される
場合のアドレス信号の全ビット数の最大値を２ｐとする
とき、アドレス生成回路８１はｍビットのアドレス信号
を発生し、ロウアドレス・カラムアドレス生成回路８３
はロウアドレスとしてｐビット、カラムアドレスとして
ｐビットのアドレス信号を発生する。そして、実際に接
続されるローカル・メモリ２ｉで必要とするアドレス信
号のビット数がｎビット、またはロウアドレス，カラム
アドレスとして、それぞれｑビット（ｎ≦ｍ，ｑ≦ｐ）
である場合には、アドレス生成回路８１の出力の上位ｍ
−ｎビットの出力線を接地し、ロウアドレス・カラムア
ドレス生成回路８３の出力の上位２ｐ−２ｑビットの出
力線を接地し、下位２ｑビットを２分してｑビットずつ
ロウアドレスまたはカラムアドレスとして出力する。こ
のような接地は実装前にアドレスセレクタ８５により実
施される。
【００１２】良く知られているように、ロウアドレスと
カラムアドレスとは同一のアドレス線上に時分割的に出
力され、そのアドレス線上の信号は、ＲＡＳ信号の有意
時点ではロウアドレスとして設定され、ＣＡＳ信号の有
意時点ではカラムアドレスとして設定される。また、Ｄ
ＲＡＭのリフレッシングではメモリの全アドレスにわた
り、アドレス順に各アドレスのデータを一端読み出し
て、この読み出したデータを再び同一アドレス位置へ書
き込むことによってリフレッシングを行うので、リフレ
ッシュアドレス生成回路８２は、順次アドレスが上昇
（又は下降）するアドレスを発生すれば良い。
カラムアドレスとは同一のアドレス線上に時分割的に出
力され、そのアドレス線上の信号は、ＲＡＳ信号の有意
時点ではロウアドレスとして設定され、ＣＡＳ信号の有
意時点ではカラムアドレスとして設定される。また、Ｄ
ＲＡＭのリフレッシングではメモリの全アドレスにわた
り、アドレス順に各アドレスのデータを一端読み出し
て、この読み出したデータを再び同一アドレス位置へ書
き込むことによってリフレッシングを行うので、リフレ
ッシュアドレス生成回路８２は、順次アドレスが上昇
（又は下降）するアドレスを発生すれば良い。
【００１３】図２はアドレスセレクタ８５の接続例を示
すブロック図で、図１と同一符号は同一部分を示し、ア
ドレスセレクタ８５の出力はｍまたはｐのうちの大きな
数値に相当する本数のアドレス線を持ち、これがローカ
ル・メモリ２ｉに到るアドレスピンに接続される。ま
た、リフレッシュアドレス生成回路８２の出力ビット数
は、当該ローカル・メモリへアクセスするためのアドレ
ス信号のビット数に一致させる。
すブロック図で、図１と同一符号は同一部分を示し、ア
ドレスセレクタ８５の出力はｍまたはｐのうちの大きな
数値に相当する本数のアドレス線を持ち、これがローカ
ル・メモリ２ｉに到るアドレスピンに接続される。ま
た、リフレッシュアドレス生成回路８２の出力ビット数
は、当該ローカル・メモリへアクセスするためのアドレ
ス信号のビット数に一致させる。
【００１４】
【発明の効果】この発明は以上説明したように、小容量
のメモリ自体と、外付けの大容量のメモリに対応するメ
モリ制御回路とをソート処理プロセッサ内に内蔵させる
ことにより、ソート処理装置に使用する場合に全体的な
実装面積を小さくでき、且つ、不要な外付け回路を省略
して処理速度の向上が図れる等の効果を奏する。
のメモリ自体と、外付けの大容量のメモリに対応するメ
モリ制御回路とをソート処理プロセッサ内に内蔵させる
ことにより、ソート処理装置に使用する場合に全体的な
実装面積を小さくでき、且つ、不要な外付け回路を省略
して処理速度の向上が図れる等の効果を奏する。
【図１】この発明の一実施例を示すブロック図である。
【図２】図１に示すアドレスセレクタの接続例を示すブ
ロック図である。
ロック図である。
【図３】先行技術の構成を示すブロック図である。
【図４】図３のメモリ制御回路の構成を示すブロック図
である。
である。
１ｉ ソートプロセッサ・コア部 ２ｉ ローカル・メモリ ３ｉ 入力データストリーム ４ｉ 出力データストリーム １０ｉ ソート処理プロセッサ ８１ アドレス生成回路 ８２ リフレッシュアドレス生成回路 ８３ ロウアドレス・カラムアドレス生成回路 ８４ ＲＡＳ，ＣＡＳ生成回路 ８５ アドレスセレクタ ９０ 内部クロック線 ９１ メモリアドレス信号線 ９２ リフレッシュアドレス信号線
Claims (1)
- 【請求項１】 複数のソート処理プロセッサが縦続的に
接続され、その縦続の第ｉ番目のソート処理プロセッサ
は第ｉ−１番目のソート処理プロセッサから送られてく
る２i-1 個のレコードからなるソート済みのデータスト
リングを当該プロセッサに配属されたメモリにロード
し、続いて上記第ｉ−１番目のソート処理プロセッサか
ら送られてくる２i-1 個のレコードからなるソート済み
のデータストリングとマージして２i 個のレコードから
なるソート済みのデータストリングを生成して第ｉ＋１
番目のソート処理プロセッサに送出し、全てのソート処
理プロセッサがパイプライン方式に従って制御されて総
合的なソート処理を行うソート処理装置に用いるソート
処理プロセッサにおいて、 上記縦続の番号を表す数値ｉが小さい場所のプロセッサ
に配属された場合にメモリとして使用する内部ＲＡＭ、 メモリアドレス信号から配属されたメモリにアクセスす
るためのアドレスを生成するアドレス生成回路、 上記メモリにアクセスするためのロウアドレスとカラム
アドレスとを生成するロウアドレス・カラムアドレス生
成回路、 上記ロウアドレスまたはカラムアドレスの入力を指令す
るＲＡＳ信号，ＣＡＳ信号を発生するＲＡＳ，ＣＡＳ生
成回路、 上記配属されるメモリがＤＲＡＭの場合そのリフレッシ
ュのため、リフレッシュアドレス信号からリフレッシュ
アドレスを生成するリフレッシュアドレス生成回路、 上記アドレス生成回路，上記ロウアドレス・カラムアド
レス生成回路，上記リフレッシュアドレス生成回路にお
いて、縦続された各プロセッサで必要とされるアドレス
ビット数のうち最大のビット数に適合するビット数のア
ドレスを発生し、当該プロセッサに配属されるメモリへ
のアクセスに必要のない上位ビットの出力は接地してア
ドレスピンに接続するアドレスセレクタ、 を内蔵したことを特徴とするソート処理プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3275297A JPH05113870A (ja) | 1991-10-23 | 1991-10-23 | ソート処理プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3275297A JPH05113870A (ja) | 1991-10-23 | 1991-10-23 | ソート処理プロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05113870A true JPH05113870A (ja) | 1993-05-07 |
Family
ID=17553471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3275297A Pending JPH05113870A (ja) | 1991-10-23 | 1991-10-23 | ソート処理プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05113870A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133662A (ja) * | 1982-11-26 | 1984-08-01 | インモス，リミテツド | マイクロコンピユ−タおよびコンピユ−タのアレイにおけるプロセスの間でデ−タの通信を行う方法 |
| JPS61127056A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | デ−タ処理装置 |
| JPH01303521A (ja) * | 1988-05-31 | 1989-12-07 | Mitsubishi Electric Corp | ハードウエアソータユニット |
-
1991
- 1991-10-23 JP JP3275297A patent/JPH05113870A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133662A (ja) * | 1982-11-26 | 1984-08-01 | インモス，リミテツド | マイクロコンピユ−タおよびコンピユ−タのアレイにおけるプロセスの間でデ−タの通信を行う方法 |
| JPS61127056A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | デ−タ処理装置 |
| JPH01303521A (ja) * | 1988-05-31 | 1989-12-07 | Mitsubishi Electric Corp | ハードウエアソータユニット |
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