JPH04315890A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に半導体記憶装
置に関し、特に、ランダムアクセス及びシリアルアクセ
スが可能なビデオＲＡＭに関する。

【０００２】

【従来の技術】近年の画像処理技術の発展にしたがって
、例えば、パーソナルコンピュータのＣＲＴ上のカラー
表示や、ＣＡＤシステムにおけるＣＲＴ上の三次元表示
、画像の拡大及び縮小、画面のマルチウィンドウ化およ
び解像度の向上のための技術開発が急速に進んでいる。

【０００３】加えて、スーパーコンピュータによる数値
計算結果を表示するためのコンピュータグラフィックス
なども注目されている。このような状況の下で、デジタ
ル画像信号をストアするための種々のビデオメモリ装置
が開発されてきた。ビデオＲＡＭは画像データをストア
するための最適化されたランダムアクセスメモリとして
知られており、ランダムアクセス及びシリアルアクセス
が可能である。

【０００４】図３は、従来のビデオＲＡＭの概要を示す
概略図である。このビデオＲＡＭ１は、中央処理装置（
ＣＰＵ）５に接続された入出力バッファ１３と、ＣＰＵ
５から入出力バッファ１３を介して得られる画像データ
をストアするランダムアクセス可能なダイナミックメモ
リセルアレイ２と、ダイナミックメモリセルアレイ２，
後述するシリアルアクセス用データレジスタ４間に設け
られ、両者間のデータ転送に用いられるデータ転送バス
３と、データ転送バス３を介してダイナミックメモリセ
ルアレイ２から得たデータを、シリアルデータＳＩＯと
してＣＲＴ制御部６にシリアル出力するシリアルアクセ
ス用データレジスタ４とから構成される。

【０００５】そして、入出力バッファ１３及びダイナミ
ックメモリセルアレイ２がランダムアクセスポートであ
り、シリアルアクセス用データレジスタ４がシリアルア
クセスポートとなる。ランダムアクセスポートにおいて
、ダイナミックメモリセルアレイ２が入出力バッファ１
３を介してＣＰＵ５と接続されることにより、ＣＰＵ５
によるランダムアクセスが可能となる。一方、シリアル
アクセスポートにおいて、シリアルアクセス用データレ
ジスタ４は、外部から与えられるシリアルクロック信号
ＳＣに応答して、データ転送バス３を介して読み出され
た画像データをシリアルデータＳＩＯとしてシリアルに
ＣＲＴ制御部６に出力する。

【０００６】また、ＣＲＴ制御器６は、シリアルアクセ
ス用データレジスタ４よりシリアルデータＳＩＯを得る
と、該シリアルデータＳＩＯに基づいた画像をＣＲＴ７
に表示する。

【０００７】上記のように、一般にビデオＲＡＭは、ラ
ンダムアクセスポート及びシリアルアクセスポートを有
し、後に詳述するが、データのシリアル出力がシリアル
クロック信号ＳＣのみに応答して行われるため、画像ま
たは、映像を表示するためのデータを高速に出力するこ
とができる。

【０００８】図４は、従来のビデオＲＡＭの構成を示す
ブロック図である。同図に示すように、ビデオＲＡＭ１
は、マトリクス状に配置され、行単位にワード線（図示
せず）に接続され、列単位にビット線対（図示せず）に
接続された複数のメモリセル（図示せず）からなる第１
のメモリであるメモリセルアレイ２を有する。

【０００９】また、外部からアドレス信号Ａ０〜Ａｊを
受ける外部アドレス端子８はアドレスバッファ９に接続
され、このアドレスバッファ９により、外部アドレス端
子８で受けたアドレス信号Ａ０〜Ａｊが内部信号に変換
される。

【００１０】行アドレスデコーダ１０は、アドレスバッ
ファ９を介して得た行アドレス信号に基づき、ワード線
を選択的に活性状態にする。一方、列アドレスデコーダ
１１は、アドレスバッファ９を介して得た列アドレス信
号に基づき、ビット線対を選択する。また、外部データ
入出力端子１２は、外部からデータ信号を受けたり、外
部へデータ信号を出力するために設けられる。

【００１１】データ入出力バッファ１３は、外部データ
入出力端子１２を介して得た外部データ信号を内部信号
に変換したり、内部データ信号を外部データとして外部
データ入出力端子１２から出力する。また、Ｉ／Ｏバス
４は、データ入出力バッファ１３とダイナミックメモリ
セルアレイ２との間の信号の授受用に設けられる。

【００１２】センスアンプ１５は、ダイナミックメモリ
セルアレイ２の一方側部に、１つのセンスアンプが１組
のビット線対に対応するように設けられ、選択行のメモ
リセルから読み出されたデータを増幅する。そして、第
２のメモリであるシリアルレジスタ部の上位側シリアル
レジスタ１６及び下位側シリアルレジスタ１７がそれぞ
れデータ転送バス１９及び２０を介して、ダイナミック
メモリセルアレイ２の他方側部に、１つのセルが１組の
ビット線対に対応して設けられる。

【００１３】シリアルデータ入出力バッファ２２は、上
位側及び下位側シリアルレジスタ１６及び１７に接続さ
れ、外部シリアルデータ入出力端子２１を介して得たシ
リアルデータＳＩＯを内部信号に変換したり、外部シリ
アルデータ入出力端子２１からシリアルデータＳＩＯを
出力する。

【００１４】シリアルセレクタ２３は、内部の設定列ア
ドレスに基づき、上位側シリアルレジスタ１９及び下位
側シリアルレジスタ２０に格納されたデータを選択的に
シリアルデータ入出力バッファ２２に出力するように制
御する。

【００１５】タイミング発生部２４は、行アドレススト
ローブ信号バーＲＡＳ、列アドレスストローブ信号バー
ＣＡＳ、データ転送／出力イネーブル信号バーＤＴ／バ
ーＯＥ、ライトバーピット／ライトイネーブル信号バー
ＷＢ／バーＷＥ、特殊機能選択信号ＤＳＦ１、ＤＳＦ２
、タブルバッファセレクト信号ＤＢＳ、シリアルイネー
ブル信号バーＳＥ、及びシリアルクロック信号ＳＣ等の
制御信号を外部より受ける。そして、これらの制御信号
に応答して必要な制御クロックをデータ転送バス１９及
び２０、シリアルデータ入出力バッファ２２及びシリア
ルセレクタ２３それぞれに与える。

【００１６】図５は、図３及び図４で示したビデオＲＡ
Ｍのノーマルリードデータ転送動作を示すタイミング図
である。ノーマルリードデータ転送動作は、行アドレス
ストローブ信号バーＲＡＳの立下がり時のデータ転送／
出力イネーブル信号バーＤＴ／バーＯＥ、ライトバーピ
ット／ライトイネーブル信号バーＷＢ／バーＷＥ、特殊
機能選択信号ＤＳＦ１、ＤＳＦ２のレベルで決まる。

【００１７】図５に示すように、信号バーＲＡＳの立下
がり時に信号バーＤＴ／バーＯＥが“Ｌ”レベル、信号
バーＷＢ／バーＷＥが“Ｈ”レベル、信号ＤＳＦ１、Ｄ
ＳＦ２が“Ｌ”レベルであると、タイミング発生部２４
がこれを検知し、ノーマルリードデータ転送信号ＲＴを
発生して、ノーマルリードデータ転送サイクルに入る。

【００１８】ノーマルリードデータ転送は、信号バーＲ
ＡＳの立下がりに応答して、シリアルレジスタ１６及び
１７に転送するダイナミックメモリセルアレイ２の１行
（ワード線）を選択するための行アドレスＡＸが外部ア
ドレス端子８に入力された後、信号バーＣＡＳの立下が
りまでに入力された最終の列アドレスがシリアル出力の
スタート列アドレスＡＹとして取り込まれる。この時、
シリアルセレクタ２３には、アドレス（ＡＹ＋１）が設
定列アドレスとしてラッチされる。

【００１９】そして、信号バーＤＴ／バーＯＥの立ち上
がりに応答してタイミング発生部２４よりノーマルデー
タ転送信号ＲＴが出力され、このノーマルデータ転送信
号ＲＴに応答して、行アドレスＡＸで指定されたダイナ
ミックメモリセルアレイ２上の１行のメモリセルの記憶
データが、データ転送バス１９及び２０を経て、上位側
シリアルレジスタ１６及び下位側シリアルレジスタ１７
にそれぞれ転送される。

【００２０】この間、リアルタイム機能により、アドレ
スＡＸ及びＡＹで指定されたメモリセルアレイ２上の１
メモリセルの記憶データが、シリアルレジスタ１６及び
１７を介することなく、シリアルデータ入出力バッファ
２２に保持される。

【００２１】そして、信号バーＤＴ／バーＯＥの立ち上
り後、最初に入力されたシリアルクロック信号ＳＣに応
答して、シリアルデータ入出力バッファ２２に格納され
たアドレスＡＹのデータがシリアルデータＳＩＯとして
、外部シリアルデータ入出力端子２１から出力される。

【００２２】同時に、シリアルセレクタ２３内の設定列
アドレス（ＡＹ＋１）に対応するシリアルレジスタ１６
、１７のいずれかの格納データが、シリアルデータ入出
力バッファ２２にラッチされる。そして、シリアルセレ
クタ２３は設定列アドレスを１インクリメントして、ア
ドレス（ＡＹ＋２）をラッチする。

【００２３】次に、２度目のシリアルクロック信号ＳＣ
が入力されると、これに応答して、シリアルデータ入出
力バッファ２２に保持されているアドレス（ＡＹ＋１）
のデータが、シリアルデータＳＩＯとして、シリアルデ
ータ入出力端子２１から外部に出力され、同時に、シリ
アルセレクタ２３が指示する上位側シリアルレジスタ１
６及び下位側シリアルレジスタ１７に格納されたデータ
のうち、アドレス（ＡＹ＋２）に対応するデータが、シ
リアルデータ入出力バッファ２２にラッチされる。

【００２４】以上のような動作で、シリアルクロック信
号ＳＣが入力されるごとに、シリアルレジスタ１６及び
１７のいずれかに格納されたアドレス（ＡＹ＋２），（
ＡＹ＋３），（ＡＹ＋４），…データが順次、シリアル
データＳＩＯとして外部シリアル出力端子２１から出力
していく。

【００２５】上記ノーマルリード転送動作は、一度行ア
ドレスＡＸ及び列アドレスＡＹを設定すると、以降の読
み出しはアドレスの設定を行うことなく、シリアルクロ
ック信号ＳＣのタイミング制御のみで読み出し動作が行
われるため、高速読み出しが可能となる。

【００２６】図６は、スプリットリードデータ転送動作
を示すタイミング図である。スプリットリードデータ転
送は、一方が活性状態で他方が非活性状態の上位側シリ
アルレジスタ１６及び下位側シリアルレジスタ１７のう
ち、非活性状態のシリアルレジスタに対して、ダイナミ
ックメモリセルアレイ２の半分行のデータ転送を行う動
作である。

【００２７】すなわち、シリアルレジスタ１６及び１７
のうち一方が、活性状態でないと、スプリットリードデ
ータ転送は行われないので、スプリットリードデータ転
送を行う前には、ノーマルリードデータ転送を１サイク
ル行う必要がある。

【００２８】スプリットリードデータ転送は、信号バー
ＲＡＳ立下がり時の信号バーＤＴ／バーＯＥ、信号バー
ＷＢ／バーＷＥ、信号ＤＳＦ１、ＤＳＦ２のレベルで決
まる。

【００２９】図６に示すように、信号バーＲＡＳ立下が
り時に信号バーＤＴ／バーＯＥが“Ｌ”レベル、信号バ
ーＷＢ／バーＷＥが“Ｈ”レベル、信号ＤＳＦ１が“Ｈ
”レベル、信号ＤＳＦ２が“Ｌ”レベルであると、タイ
ミング発生部２４がこれを検知し、スプリットリードデ
ータ転送信号ＳＲＴをデータ転送バス１９及び２０に発
生することにより、スプリットリードデータ転送サイク
ルに入る。

【００３０】スプリットリードデータ転送サイクルは、
信号バーＲＡＳの立下がりに応答して、第２のメモリに
転送するダイナミックメモリセルアレイ２の１行のメモ
リセルを選択するための行アドレスＡＸ′がアドレス端
子８に入力された後、信号バーＣＡＳの立下がりまでに
入力された最終の列アドレスがシリアル出力のスタート
アドレスＡＹ′として取り込まれる。

【００３１】但し、スプリットリードデータ転送は、非
活性なシリアルレジスタ部の上位、下位どちらかに対し
て行われるので、シリアルレジスタ部の上位、下位の選
択情報でもある列アドレスＡＹ′の最上位ビットは無視
される。この時シリアルセレクタ２３はＡＹ′をラッチ
する。

【００３２】ここで、上位側シリアルレジスタ１６が活
性状態であり、下位側シリアルレジスタ１７が非活性状
態であったとする。

【００３３】信号バーＤＴ／バーＯＥの立ち上がり信号
に応答してタイミング発生部２４よりスプリットリード
データ転送信号ＳＲＴが出力される。このスプリットリ
ードデータ転送信号ＳＲＴに応答して、ノーマルリード
時に指定された行アドレスＡＸと異なる行アドレスＡＸ
′に応答して、行アドレスＡＸ′で指定されダイナミッ
クメモリセルアレイ２上の１行のメモリセルの記憶デー
タの下位側半分が、データ転送バス２０を経て下位側シ
リアルレジスタ１７に転送される。

【００３４】また、前述したように、入力された列アド
レスＡＹ′が、シリアル出力のスタートアドレスになり
、この値が、スプリットリードデータ信号ＳＲＴに応答
して、シリアルセレクタ２３にセットされている。

【００３５】以降、ノーマルリードデータ転送時と同様
、シリアルセレクタ２３の設定列アドレスが順次インク
リメントされ、上位側シリアルレジスタ１６よりシリア
ルデータＳＩＯが出力される。そして、シリアルクロッ
ク信号ＳＣに応答して上位側シリアルレジスタ１６の最
終列アドレスのデータ出力時に、スプリットリードデー
タ転送した下位側シリアルレジスタ１７のアドレスＡＹ
′のデータが、シリアルデータ入出力バッファ２２にラ
ッチされる。

【００３６】そして、次に入力されたシリアルクロック
信号ＳＣに応答して、シリアルデータ入出力バッファ２
２にラッチされている下位側シリアルレジスタ１７に格
納されたアドレスＡＹ′のデータが、シリアルデータＳ
ＩＯとして、シリアルデータ入出力端子２１から出力さ
れる。同時に、下位側シリアルレジスタ１７のアドレス
（ＡＹ′＋１）の格納データをシリアルデータ入出力バ
ッファ２２に転送する。この時、シリアルセレクタ２３
は列アドレス（ＡＹ′＋２）をラッチする。

【００３７】次に、シリアルクロック信号ＳＣが入力さ
れると、これに応答して、シリアルデータ入出力バッフ
ァ２２にラッチされている下位側シリアルレジスタ１７
のアドレス（ＡＹ′＋１）の格納データが、シリアルデ
ータＳＩＯとして、シリアルデータ入出力端子２１から
出力される。

【００３８】以降、ノーマリードデータ転送の時と同様
に、シリアルクロック信号ＳＣに同期して、下位側シリ
アルレジスタ１７のＡＹ＋２，ＡＹ＋３…各番地のデー
タが、外部シリアルデータ入出力端子２１に出力される
。

【００３９】なお、この間に、非活性な上位側シリアル
レジスタ１６にダイナミックメモリセルアレイ２の指定
された上位側半行のデータを転送するスプリットリード
データ転送を行える。

【００４０】図７は、ダブルバッファセレクト動作を示
すタイミング図である。また、図８は図３及び図４で示
したビデオＲＡＭにおけるシリアルデータ入出力バッフ
ァ２２の周辺を詳細に示す回路図である。すなわち、図
８で示した回路図は、シリアルセレクタ２３から上位側
、下位側シリアルレジスタ１６、１７、シリアルデータ
入出力バッファ２２、外部シリアルデータ入出力端子２
１までの概要を示している。

【００４１】図８に示すように、シリアルデータ入出力
バッファ２２は、上位側シリアルレジスタ１６に接続さ
れたプリアンプ３０と、プリアンプ３０で増幅したデー
タをラッチするラッチ回路３１と、外部ＤＢＳ端子（図
示せず）に与えられたダブルバッファセレクト信号ＤＢ
Ｓと同位相を示すダブルバッファセレクト信号ＤＢＳ′
及び信号ＤＢＳとは正反対の位相を示す反転ダブルバッ
ファセレクト信号バーＤＢＳ′で制御されるトランスミ
ッションゲート３２とにより、上位側シリアルレジスタ
１６のシリアルデータ入出力経路が構成される。

【００４２】一方、下位側シリアルレジスタ１７に接続
されたプリアンプ３４と、プリアンプ３４で増幅したデ
ータをラッチするラッチ回路３５と、ダブルバッファセ
レクト信号ＤＢＳ′及び反転ダブルバッファセレクト信
号バーＤＢＳ′で制御されるトランスミッションゲート
３５とにより、上位側シリアルレジスタ１６のシリアル
データ入出力経路が構成される。

【００４３】そして、トランスミッションゲート３２，
３６それぞれと、外部シリアルデータ入出力端子２１と
の間にメインアンプ３３が介挿され、このメインアンプ
３３はシリアルクロック信号ＳＣが入力されると、所定
期間、活性状態となる。

【００４４】ダブルバッファセレクト動作は一般にスプ
リット転送を行い上位側シリアルレジスタ１６、下位側
シリアルレジスタ１７それぞれにダイナミックメモリセ
ルアレイ２上の半行分のメモリセルのデータがロードさ
れている状態で行われる。

【００４５】ダブルバッファセレクト動作は信号ＤＳＦ
２が“Ｈ”の状態で、ダブルバッファセレクト信号ＤＢ
Ｓが“Ｌ”ならば、下位側シリアルレジスタ１７をアク
セスする。そして、シリアルクロック信号ＳＣが入力さ
れるごとに、ダブルバッファセレクト信号ＤＢＳで選択
されている方のシリアルレジスタからデータが出力され
る。

【００４６】ここで、シリアルセレクタ２３がアドレス
（Ｎ＋１）を示している状態にあるとする。なお、ここ
で述べる列アドレスＮ，Ｎ＋１…は最上位ビットを除い
た列アドレスを示す。

【００４７】上記した状態時に、シリアル入出力バッフ
ァ２２のラッチ回路３１には、上位側シリアルレジスタ
１６のアドレスＮのデータが保持され、シリアル入出力
バッファ２２のラッチ回路３５には、下位側シリアルレ
ジスタ１７のアドレスＮのデータが既に保持されている
。なお、ダブルバッファセレクト動作では、バッファ、
つまりシリアルレジスタ１６あるいは１７の選択はダブ
ルバッファセレクト信号ＤＢＳによって行われるので列
アドレスの最上位ビットは無視される。

【００４８】図７において、ダブルバッファセレクト信
号ＤＢＳが“Ｌ”状態で、１回目のシリアルクロック信
号ＳＣを入力すると、トランスミッションゲート３２が
開き、トランスミッションゲート３６は閉じたままなの
でラッチ回路３１に保持された上位側レジスタ１６のア
ドレスＮのデータがメインアンプ３３を経て、期間Ｔ１
にシリアルデータＳＩＯとして、シリアルデータ出力端
子２１から出力される。

【００４９】この時、シリアルセレクタ２３の設定列ア
ドレスが（Ｎ＋１）であるので上位側レジスタ１６のア
ドレス（Ｎ＋１）のデータがプリアンプ３０で増幅され
て、ラッチ回路３１に、下位側シリアルレジスタ１７の
アドレス（Ｎ＋１）のデータがプリアンプ３４で増幅さ
れて、ラッチ回路３５にそれぞれ保持される。そして、
シリアルセレクタ２３の設定アドレスは、１インクリメ
ントしてアドレス（Ｎ＋２）を示す。

【００５０】引続きダブルバッファセレクト信号ＤＢＳ
“Ｌ”の状態で、２回目のシリアルクロック信号ＳＣを
入力すると、ラッチ回路３１に保持された上位側レジス
タ１６のアドレス（Ｎ＋１）の格納データが、シリアル
データＳＩＯとして、期間Ｔ２にシリアル入出力端子２
１から出力される。

【００５１】この時、シリアルセレクタ２３の設定アド
レスが（Ｎ＋２）であるので上位側レジスタ１６のアド
レス（Ｎ＋２）のデータがプリアンプ３０で増幅されて
、ラッチ回路３１に、下位側シリアルレジスタ１７のア
ドレス（Ｎ＋２）のデータがプリアンプ３４で増幅され
て、ラッチ回路３５にそれぞれ保持される。そして、シ
リアルセレクタ２３の設定アドレスは、１インクリメン
トしてアドレス（Ｎ＋３）を示す。

【００５２】そして、３回目のシリアルクロック信号Ｓ
Ｃを入力すると、ラッチ回路３１に保持された上位側レ
ジスタ１６のアドレス（Ｎ＋２）の格納データが、シリ
アルデータＳＩＯとして、期間Ｔ３にシリアル入出力端
子２１から出力される。

【００５３】この時、シリアルセレクタ２３の設定アド
レスが（Ｎ＋３）であるので上位側レジスタ１６のアド
レス（Ｎ＋３）のデータがプリアンプ３０で増幅されて
、ラッチ回路３１に、下位側シリアルレジスタ１７のア
ドレス（Ｎ＋３）のデータがプリアンプ３４で増幅され
て、ラッチ回路３５にそれぞれ保持される。そして、シ
リアルセレクタ２３の設定アドレスは、１インクリメン
トしてアドレス（Ｎ＋４）を示す。

【００５４】そして、ダブルバッファセレクト信号ＤＢ
Ｓを“Ｈ”にし、この状態で、４回目のシリアルクロッ
ク信号ＳＣを入力すると、ラッチ回路３５に保持された
下位側シリアルレジスタ１７のアドレス（Ｎ＋３）のデ
ータが、シリアルデータＳＩＯとして、期間Ｔ４にシリ
アル入出力端子２１から出力される。

【００５５】この時、シリアルセレクタ２３の設定アド
レスが（Ｎ＋４）であるので上位側レジスタ１６のアド
レス（Ｎ＋４）のデータがプリアンプ３０で増幅されて
、ラッチ回路３１に、下位側シリアルレジスタ１７のア
ドレス（Ｎ＋４）のデータがプリアンプ３４で増幅され
て、ラッチ回路３５にそれぞれ保持される。そして、シ
リアルセレクタ２３の設定アドレスは、１インクリメン
トしてアドレス（Ｎ＋５）を示す。

【００５６】以降、ダブルバッファセレクト信号ＤＢＳ
が“Ｈ”／“Ｌ”に基づくシリアルセレクタ２３の制御
下で、各行の半分のデータを持つ２つのシリアルレジス
タ１６及び１７のうち、一方のレジスタからのデータが
シリアルデータＳＩＯとして、期間Ｔ５〜Ｔ８それぞれ
に外部に出力される。

【００５７】

【発明が解決しようとする課題】以上、説明したように
、従来のビデオＲＡＭの構成は、マトリクス構成のメモ
リセルアレイに対して任意の１行と双方向データ転送が
できるように、メモリセルアレイの列数に等しい数のセ
ルをもつシリアルレジスタを１つ持ち、このシリアルレ
ジスタを上位、下位に分割して、これらを適宜選択しな
がらシリアルデータＳＩＯの出力を行うダブルバッファ
セレクト機能を有している。

【００５８】しかしながら、各バッファ、すなわち、上
位側シリアルレジスタ１６及び下位側シリアルレジスタ
１７それぞれの記憶容量は、メモリセルアレイ２の１行
分の半分のデータ数しかないという問題点があった。

【００５９】この発明は上記問題点を解決するためにな
されたもので、バッファの記憶容量が大きいダブルバッ
ファセレクト機能を有する半導体記憶装置を得ることを
目的とする。

【００６０】

【課題を解決するための手段】この発明にかかる半導体
記憶装置は、マトリクス状に配置されたメモリセルから
構成され、すべての列線が一方側部、他方側部において
それぞれ接続可能な第１のメモリセルアレイと、マトリ
クス状に配置されたメモリセルから構成され、前記第１
のメモリセルアレイと列数が等しく、すべての列線が一
方側部、他方側部においてそれぞれ接続可能で、その一
方側部が前記第１のメモリセルアレイの一方側部と対向
して設けられた第２のメモリセルアレイと、行アドレス
信号に基づき、前記第１あるいは第２のメモリセルアレ
イにおける行選択を行う行デコーダと、前記第１及び第
２のメモリセルアレイ双方の前記一方側部間において、
前記第１及び第２のメモリセルアレイそれぞれの各列に
対応して１つのセンスアンプが共有して設けられたシェ
アード型センスアンプと、前記第１のメモリセルアレイ
の前記他方側部に形成され、前記第１のメモリセルアレ
イの各列に対応して１つのセルが設けられた第１のシリ
アルレジスタと、前記第２のメモリセルアレイの前記他
方側部に形成され、前記第２のメモリセルアレイの各列
に対応して１つのセルが設けられた第２のシリアルレジ
スタとを備え、ダブルバッファセレクト読み出し時にお
いて、前記第１及び第２のメモリセルアレイそれぞれか
ら前記第１及び第２のシリアルレジスタにかけて、前記
第１及び第２のメモリセルアレイそれぞれにおける選択
行のメモリセルの記憶データの転送を行った後、外部よ
り得られるシリアルクロック信号のタイミング制御下で
、１サイクル毎に、前記第１及び第２のシリアルレジス
タのうち一方のシリアルレジスタを選択バッファとして
、該選択バッファの格納データをシリアルデータとして
外部にシリアル出力する。

【００６１】

【作用】この発明においては、シェアード型センスアン
プを第１及び第２のメモリセルアレイの一方側部に共有
して設けることにより、第１及び第２のメモリセルアレ
イの他方側部全面にそれぞれ第１及び第２のシリアルレ
ジスタを設けることができるため、ダブルバッファセレ
クト読み出し動作を行う場合、バッファを構成する第１
及び第２のシリアルレジスタの容量は第１及び第２のメ
モリセルアレイの１行分のデータ数に等しくなる。

【００６２】

【実施例】図１は、この発明の一実施例を示すビデオＲ
ＡＭの構成を示すブロック図である。同図に示すように
、ビデオＲＡＭ５１において、（ダイナミック）メモリ
セルアレイ２が行単位に２分割され、メモリセルアレイ
２Ａはマトリクス状に配置された半行分のメモリセルか
ら構成され、メモリセルアレイ２Ｂはマトリクス状に配
置された残りの半行分のメモリセルから構成され、これ
らのメモリセルアレイ２Ａ及び２Ｂのビット線対（図示
せず）の数はそれぞれ同数であり、メモリセルアレイ２
Ａにおける１組のビット線対に対応してメモリセルアレ
イ２Ｂの１組のビット線対が設けられる。そして、これ
らメモリセルアレイ２Ａ及び２Ｂのすべてのビット線対
はそれぞれ、一方側部及び他方側部において接続可能で
ある。

【００６３】メモリセルアレイ２Ａの一方側部とメモリ
セルアレイ２Ｂの一方側部との間に、シェアード型セン
スアンプ２５、列アドレスデコーダ１１及びＩ／Ｏバス
１４が介挿される。

【００６４】シェアード型センスアンプ２５は、１行分
のセンスアンプを有し、１つのセンスアンプがメモリセ
ルアレイ２Ａのビット線対と、このビット線対に対応す
るメモリセルアレイ２Ｂのビット線対との間で共有され
るように形成される。

【００６５】近年、高集積化されている半導体記憶装置
の分野において、できるだけそのチップ面積を小さくし
たり、消費電力を低く押さえるということは、半導体記
憶装置のユーザー側のニーズであり、半導体技術者にと
っての大きな課題の一部である。そんな中で、（ビット
線容量）／（メモリセル容量）を小さくでき、センス時
の消費電力もまた半分に押さえるというこのシェアード
型センスアンプは有用なセンスアンプといえる。

【００６６】一方、メモリセルアレイ２Ａの他方側部は
データ転送バス２７を介して、各ビット線対に対応して
１つのセルが対応するように第１のシリアルレジスタ２
６が設けられ、メモリセルアレイ２Ｂの他方側部は転送
バス２９を介して、各ビット線対に対応して１つのセル
が対応するように第２のシリアルレジスタ２８が設けら
れる。このように構成することにより、第１のシリアル
レジスタ２６とメモリセルアレイ２Ａとの間で、メモリ
セルアレイ２Ａの各行のメモリセルの記憶データの双方
向データ転送が可能となるとともに、第２のシリアルレ
ジスタ２８とメモリセルアレイ２Ｂとの間で、メモリセ
ルアレイ２Ｂの各行のメモリセルの記憶データの双方向
データ転送が可能になる。

【００６７】第１及び第２のシリアルレジスタ２６及び
２８は、それぞれが、図４で示した従来例の上位側シリ
アルレジスタ１６及び下位側シリアルレジスタ１７のよ
うに分割され（図１では図示せず）、シリアルセレクタ
２３の制御下においてシリアルデータ入出力バッファ２
２とのデータの授受を行う。

【００６８】なお、他の回路部分は、図４に示した従来
のビデオＲＡＭとほぼ同じであるので説明を省略する。

【００６９】このような構成において、第１のシリアル
レジスタ２６及び第２のシリアルレジスタ２８は、それ
ぞれ上位側シリアルレジスタ及び下位側シリアルレジス
タに分割されているため、各々双方向データ転送のでき
るメモリセルアレイ２Ａ及び２Ｂの各行と、１行の半分
を１単位としたスプリットリードデータ転送が従来のビ
デオＲＡＭと同様に可能である。

【００７０】図２は、図１で示したシリアルデータ入出
力バッファ２２′の周辺を示す回路図である。同図に示
すように、上位側シリアルセレクタ１６の代わりに第１
のシリアルレジスタ２６が置き代わり、下位側シリアル
セレクタ１７の代わりに第２のシリアルレジスタ２８が
置き代わっただけで、図８で示したシリアルデーダ入出
力バッファ２２と同構成のシリアルデーダ入出力バッフ
ァ２２′が構成される。

【００７１】図１で示した実施例のビデオＲＡＭにおけ
るダブルバッファセレクト機能は、第１のシリアルレジ
スタ２６、第２のシリアルレジスタ２８をそれぞれバッ
ファＡ、バッファＢとしてダブルバッファセレクト信号
ＤＢＳによって切り換えるものである。つまり、上位側
シリアルレジスタ１６及び下位側シリアルレジスタ１７
がそれぞれ第１のシリアルレジスタ２６及び第２のシリ
アルレジスタ２８に置き代わった以外は、図４で示した
構成の従来のビデオＲＡＭにおけるダブルバッファセレ
クト動作と同様にして行われる。

【００７２】以下、本実施例のビデオＲＡＭにおけるダ
ブルバッファセレクト動作を簡単に説明する。なお、ス
プリットデータ転送動作等の実行により、第１及び第２
のシリアルレジスタ２６及び２８には既に、メモリセル
アレイ２Ａ及び２Ｂそれぞれの１行分の記憶データは転
送済みとする。

【００７３】ダブルバッファセレクト信号ＤＢＳが“Ｌ
”であるときにシリアルクロック信号ＳＣが入力される
と、第１のシリアルレジスタ２６の選択された１ビット
のデータがプリアンプ３０に送られ増幅されてラッチ回
路３１にラッチされる。このときダブルバッファセレク
ト信号ＤＢＳ′は“Ｌ”なので、トランスミッションゲ
ート３２は開いてラッチ回路３１のデータはメインアン
プ３３に送られ、シリアル入出力端子２１からバッファ
ＡのデータがシリアルデータＳＩＯとして出力される。

【００７４】反対に信号ＤＢＳが“Ｈ”であるときにシ
リアルクロック信号ＳＣにクロックが入力されると、第
２のシリアルレジスタ２８の選択された１ビットのデー
タがプリアンプ３４に送られ、増幅されてラッチ回路３
５にラッチされる。この時、信号ＤＢＳ′は“Ｈ”なの
で、トランスミッションゲート３６は、開いてラッチ回
路３５のデータはメインアンプ３３に送られ、シリアル
入出力端子２１からバッファＢのデータがシリアルデー
タＳＩＯとして出力される。

【００７５】このように、第１及び第２のメモリセルア
レイ２Ａ及び２Ｂの一方側部間に、メモリセルアレイ２
Ａ及び２Ｂ双方のビット線対で共有するようにシェアー
ド型センスアンプ２５を設けることにより、第１及び第
２のメモリセルアレイ２Ａ及び２Ｂそれぞれの他方側部
に第１及び第２のシリアルレジスタ２６及び２８を設け
ることができる。

【００７６】その結果、ダブルバッファセレクト動作に
おけるバッファとなる第１及び第２のシリアルレジスタ
２６及び２８それぞれのセル容量を１行分（全ビット線
対数）構成することができるため、ダブルバッファセレ
クト動作における各バッファの記憶容量を従来の倍に設
定できる効果がある。

【００７７】なお、この実施例のダブルバッファセレク
ト動作は、第１及び第２のシリアルレジスタ２６及び２
８を１つのバッファとしたが、第２のダブルバッファセ
レクト信号を設け、第１及び第２のシリアルレジスタ２
６及び２８それぞれの上位側シリアルレジスタ及び下位
側レジスタをバッファとして第２のダブルバッファセレ
クト信号により適宜選択することにより、従来のダブル
バッファセレクト動作と同様なダブルバッファセレクト
動作を行うこともできる。

【００７８】

【発明の効果】以上のように、この発明によれば、ダブ
ルバッファセレクト読み出し動作を行う場合、バッファ
を構成する第１及び第２のシリアルレジスタそれぞれの
容量は第１及び第２のメモリセルアレイの１行分のデー
タ数に等しくなる。したがって、ダブルバッファセレク
タ読み出し動作における各バッファの容量を従来より増
大させることができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるビデオＲＡＭの構成
を示すブロック図である。

【図２】図１で示したシリアルデータ入出力バッファの
周辺を示す回路図である。

【図３】従来のビデオＲＡＭの概要を示す概略図である
。

【図４】従来のビデオＲＡＭを構成を示すブロック図で
ある。

【図５】従来のビデオＲＡＭにおけるノーマルリード転
送動作を示すタイミング図である。

【図６】従来のビデオＲＡＭにおけるスプリットリード
転送動作を示すタイミング図である。

【図７】従来のビデオＲＡＭにおけるダブルバッファセ
レクト動作を示すタイミング図である。

【図８】図４で示したシリアルデータ入出力バッファ２
２の周辺を示す回路図である。

【符号の説明】

１　　　　　　　　　　ビデオＲＡＭ ２Ａ，２Ｂ　　メモリセルアレイ ９　　　　　　　　　　アドレスバッファ１０　　　　
　　　　行アドレスデコーダ１１　　　　　　　　列ア
ドレスデコーダ１３　　　　　　　　データ入出力バッ
ファ２２　　　　　　　　シリアルデータ入出力バッフ
ァ２４　　　　　　　　タイミング発生部２５　　　　
　　　　シェアード型センスアンプ２６　　　　　　　
　第１のシリアルレジスタ２７　　　　　　　　データ
転送バス ２８　　　　　　　　第２のシリアルレジスタ２９　　
　　　　　　データ転送バス

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　マトリクス状に配置されたメモリセル
   から構成され、すべての列線が一方側部、他方側部にお
   いてそれぞれ接続可能な第１のメモリセルアレイと、マ
   トリクス状に配置されたメモリセルから構成され、前記
   第１のメモリセルアレイと列数が等しく、すべての列線
   が一方側部、他方側部においてそれぞれ接続可能で、そ
   の一方側部が前記第１のメモリセルアレイの前記一方側
   部と対向して設けられた第２のメモリセルアレイと、行
   アドレス信号に基づき、前記第１あるいは第２のメモリ
   セルアレイにおける行選択を行う行デコーダと、前記第
   １及び第２のメモリセルアレイ双方の前記一方側部間に
   おいて、前記第１及び第２のメモリセルアレイそれぞれ
   の各列に対応して１つのセンスアンプが共有して設けら
   れたシェアード型センスアンプと、前記第１のメモリセ
   ルアレイの前記他方側部に形成され、前記第１のメモリ
   セルアレイの各列に対応して１つのセルが設けられた第
   １のシリアルレジスタと、前記第２のメモリセルアレイ
   の前記他方側部に形成され、前記第２のメモリセルアレ
   イの各列に対応して１つのセルが設けられた第２のシリ
   アルレジスタとを備え、ダブルバッファセレクト読み出
   し時において、前記第１及び第２のメモリセルアレイそ
   れぞれから前記第１及び第２のシリアルレジスタにかけ
   て、前記第１及び第２のメモリセルアレイそれぞれにお
   ける選択行のメモリセルの記憶データの転送を行った後
   、外部より得られるシリアルクロック信号のタイミング
   制御下で、１サイクル毎に、前記第１及び第２のシリア
   ルレジスタのうち一方のシリアルレジスタを選択バッフ
   ァとして、該選択バッファの格納データをシリアルデー
   タとして外部にシリアル出力することを特徴とする半導
   体記憶装置。