JPH03141099A - メモリ集積回路 - Google Patents
メモリ集積回路Info
- Publication number
- JPH03141099A JPH03141099A JP1278247A JP27824789A JPH03141099A JP H03141099 A JPH03141099 A JP H03141099A JP 1278247 A JP1278247 A JP 1278247A JP 27824789 A JP27824789 A JP 27824789A JP H03141099 A JPH03141099 A JP H03141099A
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- Japan
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Links
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 13
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ集積回路に関し、特に連続（シーケンシ
ャル）アクセス可能なメモリ集積回路に関するものであ
る。
ャル）アクセス可能なメモリ集積回路に関するものであ
る。
従来技術
書込み／読出し可能なランダムアクセスメモリ（ＲＡＭ
）においては、データバスとアドレスバスとが互いに１
対１に独立しているものや、データバスは１対１に独立
しているが、アドレスバスは１対１に独立してはおらず
アドレスバスにアドレスデータを複数回に分割して送出
するような構造のものがある。
）においては、データバスとアドレスバスとが互いに１
対１に独立しているものや、データバスは１対１に独立
しているが、アドレスバスは１対１に独立してはおらず
アドレスバスにアドレスデータを複数回に分割して送出
するような構造のものがある。
かかる従来のＲＡＭでは、記憶容量が増大するにつれて
アドレス信号のためのＩ１０ビンが増加し、メモリ集積
回路の入出力ピン数が増大するという欠点がある。
アドレス信号のためのＩ１０ビンが増加し、メモリ集積
回路の入出力ピン数が増大するという欠点がある。
発明の目的
そこで、本発明はこの様な従来のものの欠点を除去すべ
くなされたものであって、その目的とするところは、記
憶容量が増大しても入出力ビンの増大がないメモリ集積
回路を提供することにある。
くなされたものであって、その目的とするところは、記
憶容量が増大しても入出力ビンの増大がないメモリ集積
回路を提供することにある。
発明の構成
本発明によれば、情報記憶用のランダムアクセスメモリ
手段と、このメモリ手段と接続され外部とのデータ授受
をなす双方向バス手段と、複数のビットグループに分割
されたアドレスがこのビットグループ毎にセットされる
共に、その内容が順次インクリメント自在なアドレス発
生手段とを含み、前記メモリ手段に対する連続アクセス
指示に応答して、その連続アクセス時のアドレスの初期
値を前記双方向バス手段を介して前記ビットグループ毎
に前記アドレス発生手段へ順次セットし、この初期アド
レスから順次アクセスアドレスをインクリメントしつつ
アクセスするようにしたことを特徴とするメモリ集積回
路が得られる。
手段と、このメモリ手段と接続され外部とのデータ授受
をなす双方向バス手段と、複数のビットグループに分割
されたアドレスがこのビットグループ毎にセットされる
共に、その内容が順次インクリメント自在なアドレス発
生手段とを含み、前記メモリ手段に対する連続アクセス
指示に応答して、その連続アクセス時のアドレスの初期
値を前記双方向バス手段を介して前記ビットグループ毎
に前記アドレス発生手段へ順次セットし、この初期アド
レスから順次アクセスアドレスをインクリメントしつつ
アクセスするようにしたことを特徴とするメモリ集積回
路が得られる。
実施例
以下に図面を参照して本発明の詳細な説明する。
図は本発明の実施例のブロック図である。メモリ集積回
路１００はデータの書込み／読出しが可能なＲＡＭｌ０
と、このＲＡＭに接続されて外部とデータバス３を介し
てデータ授受を行う双方向ドライバ２０と、双方向ドラ
イバ２０を介して入力されたアドレスの上位及び下位ビ
ットの各グループを、ロードパルス４及び５に応答して
セット自在なアドレスレジスタ３０及び４０とを含んで
いる。
路１００はデータの書込み／読出しが可能なＲＡＭｌ０
と、このＲＡＭに接続されて外部とデータバス３を介し
てデータ授受を行う双方向ドライバ２０と、双方向ドラ
イバ２０を介して入力されたアドレスの上位及び下位ビ
ットの各グループを、ロードパルス４及び５に応答して
セット自在なアドレスレジスタ３０及び４０とを含んで
いる。
下位ビットグループに対応するアドレスレジスタ４０は
、インクリメントパルス６の発生毎に、セットされた初
期アドレスを順次インクリメントし、キャリイアの発生
により上位ビットグループに対応するアドレスレジスタ
３ｏがインクリメントされるように構成されている。
、インクリメントパルス６の発生毎に、セットされた初
期アドレスを順次インクリメントし、キャリイアの発生
により上位ビットグループに対応するアドレスレジスタ
３ｏがインクリメントされるように構成されている。
ＲＡＭｌ０はリードストローブ１により読出し１１能と
なり、またライトストローブ２により書込み可能となる
ものである。
なり、またライトストローブ２により書込み可能となる
ものである。
かかる構成とされたメモリ集積回路１００の動作は以下
の如くである。データバス３に上位アドレスがセットさ
れると共に、ロードパルス４が発生される。よって、双
方向ドライバ２０を介してこの上位アドレスがアドレス
レジスタ３ｏに初期値として格納される。
の如くである。データバス３に上位アドレスがセットさ
れると共に、ロードパルス４が発生される。よって、双
方向ドライバ２０を介してこの上位アドレスがアドレス
レジスタ３ｏに初期値として格納される。
次に、データバス３に下位アドレスがセットされると共
に、ロードパルス５が発生される。よって、双方向ドラ
イバ２０を介してこの下位アドレスがアドレスレジスタ
４０に初期値として格納される。
に、ロードパルス５が発生される。よって、双方向ドラ
イバ２０を介してこの下位アドレスがアドレスレジスタ
４０に初期値として格納される。
しかる後に、データバス３にライトデータがセットされ
てライトストローブ２が発生される。これにより双方向
ドライバ２０を介してＲＡＭｌ０の、アドレスレジスタ
３０及び４０により示されるアドレスにライトデータが
書込まれる。続０てインクリメントパルス６が人力され
ると、下位アドレスビットのアドレスレジスタ４０の内
容力（インクリメントされ、初期アドレスから１だけ増
加した次のアドレスに対応するライトデータが書込まれ
る。
てライトストローブ２が発生される。これにより双方向
ドライバ２０を介してＲＡＭｌ０の、アドレスレジスタ
３０及び４０により示されるアドレスにライトデータが
書込まれる。続０てインクリメントパルス６が人力され
ると、下位アドレスビットのアドレスレジスタ４０の内
容力（インクリメントされ、初期アドレスから１だけ増
加した次のアドレスに対応するライトデータが書込まれ
る。
このアドレスレジスタ４０からキャイ７が発生されると
、上位アドレスビ・ソトのアドレスレジスタ３０がイン
クリメントされるから、順次連続したライトアクセスが
可能となる。
、上位アドレスビ・ソトのアドレスレジスタ３０がイン
クリメントされるから、順次連続したライトアクセスが
可能となる。
連続したリードアクセスの場合には、リードストローブ
１を発生しておき、インクリメントパルス６を順次発生
するようにすれば、ＲＡＭｌ０の内容が連続して読出さ
れ、双方向ドライバ２０を介してデータバス３へ出力可
能となるのである。
１を発生しておき、インクリメントパルス６を順次発生
するようにすれば、ＲＡＭｌ０の内容が連続して読出さ
れ、双方向ドライバ２０を介してデータバス３へ出力可
能となるのである。
尚、上記実施例では、アクセスアドレスを上位と下位の
２つのビットグループに分割した場合を示したが、これ
に限定されず、データバスのビット幅に応じて複数に分
割し、それに対応してアドレスレジスタを設ければ良い
ものである。
２つのビットグループに分割した場合を示したが、これ
に限定されず、データバスのビット幅に応じて複数に分
割し、それに対応してアドレスレジスタを設ければ良い
ものである。
発明の効果
上述した如く、本発明によれば、メモリ集積回路をＲＡ
Ｍディスクや電子ディスク等のシーケンシャル書込み／
読出し機能として使用する場合、記憶容量が増大しても
、集積回路の人出力ビンが増加しないという効果がある
。
Ｍディスクや電子ディスク等のシーケンシャル書込み／
読出し機能として使用する場合、記憶容量が増大しても
、集積回路の人出力ビンが増加しないという効果がある
。
図は本発明の実施例の回路図である。
主要部分の符号の説明
１０・・・・・・ＲＡＭ
３０゜
２
０・・・・・・双方向ドライバ
０・・・・・・アドレスレジスタ
Claims (1)
- （１）情報記憶用のランダムアクセスメモリ手段と、こ
のメモリ手段と接続され外部とのデータ授受をなす双方
向バス手段と、複数のビットグループに分割されたアド
レスがこのビットグループ毎にセットされる共に、その
内容が順次インクリメント自在なアドレス発生手段とを
含み、前記メモリ手段に対する連続アクセス指示に応答
して、その連続アクセス時のアドレスの初期値を前記双
方向バス手段を介して前記ビットグループ毎に前記アド
レス発生手段へ順次セットし、この初期アドレスから順
次アクセスアドレスをインクリメントしつつアクセスす
るようにしたことを特徴とするメモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278247A JPH03141099A (ja) | 1989-10-25 | 1989-10-25 | メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278247A JPH03141099A (ja) | 1989-10-25 | 1989-10-25 | メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03141099A true JPH03141099A (ja) | 1991-06-17 |
Family
ID=17594673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1278247A Pending JPH03141099A (ja) | 1989-10-25 | 1989-10-25 | メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03141099A (ja) |
-
1989
- 1989-10-25 JP JP1278247A patent/JPH03141099A/ja active Pending
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