JPH0511432B2 - - Google Patents
Info
- Publication number
- JPH0511432B2 JPH0511432B2 JP60102698A JP10269885A JPH0511432B2 JP H0511432 B2 JPH0511432 B2 JP H0511432B2 JP 60102698 A JP60102698 A JP 60102698A JP 10269885 A JP10269885 A JP 10269885A JP H0511432 B2 JPH0511432 B2 JP H0511432B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- mask
- superconductor
- etching
- mask layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、論理回路や記憶装置を構成するスイ
ツチング素子等に用いられるジヨセフソン接合素
子の製造方法に関し、さらに詳しくは、微細な接
合の作製に適したジヨセフソン接合素子の製造方
法に関するものである。
ツチング素子等に用いられるジヨセフソン接合素
子の製造方法に関し、さらに詳しくは、微細な接
合の作製に適したジヨセフソン接合素子の製造方
法に関するものである。
（従来技術とその問題点）
従来、ジヨセフソン接合素子で構成される集積
回路の製造では、臨界電流の制御に最も重要な接
合領域を規定する主な技術はリフトオフ法であつ
た。この一例として、アール・エフ・ブルーム
（R.F.Broom）らによつて1980年10月に発表され
たアイ・イー・イー・イー・トランズアクシヨン
ズ・オン・エレクトロン・デバイシーズ（IEEE
Transactions on Electron Devices）の第ED−
27巻第10号1998〜2008頁の論文がある。この方法
を第３図ａ〜ｃを用いて工程順に説明する。第３
図ａに示すように、絶縁体基板３１上に形成され
た第１の超伝導体電極３２上のトンネル接合とな
る部分にアンダーカツト形状のレジストマスク３
３を形成し、第３図ｂに示すように基板表面に絶
縁体層３４を蒸着し、引続きリフトオフすると第
３図ｃに示すような接合領域となる開口部が形成
される。この方法では、アンダーカツト形状のレ
ジストマスク３３は通常のホトレジスト工程に加
え、露光前あるいは露光後にクロルベンゼンなど
の有機溶剤に浸すことによつて得られるが、マス
ク寸法やマスク形状はレジストのプリベーク条件
や有機溶剤の液温、浸漬時間などの影響を受けや
すい。特に、接合の有効面積を規定するレジスト
マスク２３下部の寸法を精度よく得ることは非常
に難しい。また、トンネル障壁層を形成する部分
がこの形成過程で直接大気にさらされたり、レジ
スト処理を受けることにより汚染されるという問
題もある。
回路の製造では、臨界電流の制御に最も重要な接
合領域を規定する主な技術はリフトオフ法であつ
た。この一例として、アール・エフ・ブルーム
（R.F.Broom）らによつて1980年10月に発表され
たアイ・イー・イー・イー・トランズアクシヨン
ズ・オン・エレクトロン・デバイシーズ（IEEE
Transactions on Electron Devices）の第ED−
27巻第10号1998〜2008頁の論文がある。この方法
を第３図ａ〜ｃを用いて工程順に説明する。第３
図ａに示すように、絶縁体基板３１上に形成され
た第１の超伝導体電極３２上のトンネル接合とな
る部分にアンダーカツト形状のレジストマスク３
３を形成し、第３図ｂに示すように基板表面に絶
縁体層３４を蒸着し、引続きリフトオフすると第
３図ｃに示すような接合領域となる開口部が形成
される。この方法では、アンダーカツト形状のレ
ジストマスク３３は通常のホトレジスト工程に加
え、露光前あるいは露光後にクロルベンゼンなど
の有機溶剤に浸すことによつて得られるが、マス
ク寸法やマスク形状はレジストのプリベーク条件
や有機溶剤の液温、浸漬時間などの影響を受けや
すい。特に、接合の有効面積を規定するレジスト
マスク２３下部の寸法を精度よく得ることは非常
に難しい。また、トンネル障壁層を形成する部分
がこの形成過程で直接大気にさらされたり、レジ
スト処理を受けることにより汚染されるという問
題もある。
一方、上記問題点を解決する方法として、エツ
チング法で接合部を規定する方法がある。たとえ
ば、東海林彰らによつて発表されたアプライド・
フイジクス・レターズ（Appl.Phys.Lett.）第41
巻、1982年、1097〜1099頁の論文がある。この方
法の工程を第４図ａ〜ｃに示す。第４図ａに示す
ように絶縁体基板４１上に第１の超伝導体層４
２、トンネル障壁層４３、第２の超伝導体層４４
の三層膜からなる接合構成層を形成する。次に、
第４図ｂに示すように、第２の超伝導体層４４上
の接合部となる領域に通常のホトレジスト工程で
レジストマスク４５を形成した後、第４図ｃのよ
うに反応性スパツタエツチング法により第２の超
伝導体層４４のレジストマスク４５以外の箇所を
選択的にエツチング除去して接合部を形成する。
この方法ではリフトオフ法のようにレジストマス
クをアンダーカツト形状にする必要がないため、
比較的精度のよいレジストマスクを用いることが
でき、接合部の寸法精度も向上する。しかしなが
ら、上記のようなレジストマスクでもパターン寸
法が１〜2μｍ角程度の矩形にまで微細化されて
くると、主としてパターンのコーナ部の変形に起
因する寸法および形状の設計値からのずれが無視
できなくなり、多数個のジヨセフソン接合の接合
面積を設計どおりの値にかつ均一に形成すること
が難しくなるという欠点があつた。特に、数種類
の接合面積のジヨセフソン接合を用いた集積回路
を製造する場合にはそれぞれの接合面積の比率が
設計どおりの値になるように接合を形成する必要
があり、接合面積のずれは重大な欠点となつてい
た。
チング法で接合部を規定する方法がある。たとえ
ば、東海林彰らによつて発表されたアプライド・
フイジクス・レターズ（Appl.Phys.Lett.）第41
巻、1982年、1097〜1099頁の論文がある。この方
法の工程を第４図ａ〜ｃに示す。第４図ａに示す
ように絶縁体基板４１上に第１の超伝導体層４
２、トンネル障壁層４３、第２の超伝導体層４４
の三層膜からなる接合構成層を形成する。次に、
第４図ｂに示すように、第２の超伝導体層４４上
の接合部となる領域に通常のホトレジスト工程で
レジストマスク４５を形成した後、第４図ｃのよ
うに反応性スパツタエツチング法により第２の超
伝導体層４４のレジストマスク４５以外の箇所を
選択的にエツチング除去して接合部を形成する。
この方法ではリフトオフ法のようにレジストマス
クをアンダーカツト形状にする必要がないため、
比較的精度のよいレジストマスクを用いることが
でき、接合部の寸法精度も向上する。しかしなが
ら、上記のようなレジストマスクでもパターン寸
法が１〜2μｍ角程度の矩形にまで微細化されて
くると、主としてパターンのコーナ部の変形に起
因する寸法および形状の設計値からのずれが無視
できなくなり、多数個のジヨセフソン接合の接合
面積を設計どおりの値にかつ均一に形成すること
が難しくなるという欠点があつた。特に、数種類
の接合面積のジヨセフソン接合を用いた集積回路
を製造する場合にはそれぞれの接合面積の比率が
設計どおりの値になるように接合を形成する必要
があり、接合面積のずれは重大な欠点となつてい
た。
（発明の目的）
本発明は、このような従来の欠点を取除いたジ
ヨセフソン接合素子の製造方法を提供することに
ある。
ヨセフソン接合素子の製造方法を提供することに
ある。
（発明の構成）
本発明によれば、基板上に第１の超伝導体電極
と、この第１の超伝導体電極の一表面上のトンネ
ル障壁層と、このトンネル障壁層を介して前記第
１の超伝導体電極と対向する第２の超伝導体電極
を有するジヨセフソン接合素子の製造方法におい
て、基板上に第１の超伝導体層、この第１の超伝
導体層上にトンネル障壁層、このトンネル障壁層
上に第２の超伝導体層を連続形成する工程、前記
第２の超伝導体層上にマスク層を形成する工程、
前記マスク層上にストライプ状の第１のエツチン
グマスクを形成して前記マスク層の前記第１のエ
ツチングマスクから露出した領域を完全にエツチ
ングし、前記第１のエツチングマスクを剥離した
後、前記マスク層と交差するストライプ状の第２
のエツチングマスクを形成し、前記マスク層の露
出部分を完全にエツチングする工程、前記第２の
エツチングマスクを剥離した後、前記第２の超伝
導体層の前記マスク層から露出した領域を完全に
エツチングしてジヨセフソン接合領域を規定する
工程を含むことを特徴とするジヨセフソン接合素
子の製造方法が得られ、さらに、基板上に第１の
超伝導体電極と、この第１の超伝導体電極の一表
面上のトンネル障壁層と、このトンネル障壁層を
介して前記第１の超伝導体電極と対向する第２の
超伝導体電極を有するジヨセフソン接合素子の製
造方法において、基板上に第１の超伝導体層、こ
の第１の超伝導体層上にトンネル障壁層、このト
ンネル障壁層上に第２の超伝導体層を連続形成す
る工程、前記第２の超伝導体層上に保護層、この
保護層上にマスク層を形成する工程、前記マスク
層上にストライプ状の第１のエツチングマスクを
形成して前記マスク層の前記第１のエツチングマ
スクから露出した領域を完全にエツチングし、前
記第１のエツチングマスクを剥離した後、前記マ
スク層と交差するストライプ状の第２のエツチン
グマスクを形成し、前記マスク層の露出部分を完
全にエツチングする工程、前記第２のエツチング
マスクを剥離した後、前記マスク層から露出した
領域の前記保護層、続いて前記第２の超伝導体を
完全にエツチングしてジヨセフソン接合領域を規
定する工程を含むことを特徴とするジヨセフソン
接合素子の製造方法が得られる。
と、この第１の超伝導体電極の一表面上のトンネ
ル障壁層と、このトンネル障壁層を介して前記第
１の超伝導体電極と対向する第２の超伝導体電極
を有するジヨセフソン接合素子の製造方法におい
て、基板上に第１の超伝導体層、この第１の超伝
導体層上にトンネル障壁層、このトンネル障壁層
上に第２の超伝導体層を連続形成する工程、前記
第２の超伝導体層上にマスク層を形成する工程、
前記マスク層上にストライプ状の第１のエツチン
グマスクを形成して前記マスク層の前記第１のエ
ツチングマスクから露出した領域を完全にエツチ
ングし、前記第１のエツチングマスクを剥離した
後、前記マスク層と交差するストライプ状の第２
のエツチングマスクを形成し、前記マスク層の露
出部分を完全にエツチングする工程、前記第２の
エツチングマスクを剥離した後、前記第２の超伝
導体層の前記マスク層から露出した領域を完全に
エツチングしてジヨセフソン接合領域を規定する
工程を含むことを特徴とするジヨセフソン接合素
子の製造方法が得られ、さらに、基板上に第１の
超伝導体電極と、この第１の超伝導体電極の一表
面上のトンネル障壁層と、このトンネル障壁層を
介して前記第１の超伝導体電極と対向する第２の
超伝導体電極を有するジヨセフソン接合素子の製
造方法において、基板上に第１の超伝導体層、こ
の第１の超伝導体層上にトンネル障壁層、このト
ンネル障壁層上に第２の超伝導体層を連続形成す
る工程、前記第２の超伝導体層上に保護層、この
保護層上にマスク層を形成する工程、前記マスク
層上にストライプ状の第１のエツチングマスクを
形成して前記マスク層の前記第１のエツチングマ
スクから露出した領域を完全にエツチングし、前
記第１のエツチングマスクを剥離した後、前記マ
スク層と交差するストライプ状の第２のエツチン
グマスクを形成し、前記マスク層の露出部分を完
全にエツチングする工程、前記第２のエツチング
マスクを剥離した後、前記マスク層から露出した
領域の前記保護層、続いて前記第２の超伝導体を
完全にエツチングしてジヨセフソン接合領域を規
定する工程を含むことを特徴とするジヨセフソン
接合素子の製造方法が得られる。
（第１の発明の構成の詳細な説明・実施例）
以下、第１の発明の詳細を実施例を示す図面に
従つて説明する。第１図ａ，ｂ，ｃ，ｄ，ｅは、
第１の発明の一実施例を工程順に示した図であ
る。
従つて説明する。第１図ａ，ｂ，ｃ，ｄ，ｅは、
第１の発明の一実施例を工程順に示した図であ
る。
まず、第１図ａに示すように、絶縁体基板ある
いは表面に絶縁体層を有する基板１１上に連続形
成した第１の超伝導体層１２、トンネル障壁層１
３、第２の超伝導体層１４の三層膜上にマスク層
１５を形成し、さらにストライプ状の第１のエツ
チングマスク１６を形成する。次に、第１図ｂに
示すように、マスク層１５の露出部を完全にエツ
チングする。第１のエツチングマスク１６を剥離
した後、第１図ｃに示すように、マスク層１５の
パターンと交差するようにストライプ状の第２の
エツチングマスク１６′を形成し、マスク層１５
の露出部分を完全にエツチングして第１図ｄに示
すような矩形のマスク層１５を形成する。続い
て、第２の超伝導体層１４のマスク層１５からの
露出部を完全にエツチング除去することでジヨセ
フソン接合部を規定する（第１図ｅ）。本製造方
法によれば、ジヨセフソン接合領域の精度は第２
の超伝導体層１４をエツチングするときのマスク
として用いられるマスク層１５のパターン精度に
左右される。本発明では、マスク層１５の矩形パ
ターン形成のときに、互いに交差するストライプ
状の第１のエツチングマスク１６とストライプ状
の第２のエツチングマスク１６′の交差部分を用
いることになり、パターン精度の悪いレジストマ
スクのコーナー部を使用していないために、寸法
精度に優れた設計値どおりの接合パターンを得る
ことができる。さらに、第２の超伝導体層１４と
マスク層１５の材料として、第２の超伝導体層１
４をエツチング加工する条件での第２の超伝導体
層１４とマスク層１５のエツチング速度比が大き
くなるようなものを選ぶことで、マスク層１５の
膜厚を第２の超伝導体層１４の膜厚に対して薄く
することができるため、マスク層１５のエツチン
グ加工時の寸法変化を小さく抑えられ、且つ、第
２のエツチングマスクパターンをストライプ状の
マスク層１５の上に形成するときの段差部での寸
法変動が問題にならなくなる。また、マスク層１
５を薄くできることによつて、第２のエツチング
マスク１６′を用いてマスク層１５をエツチング
するときに第２の超伝導体層の露出部分が同時に
エツチングされる量を小さく抑えることができ
る。
いは表面に絶縁体層を有する基板１１上に連続形
成した第１の超伝導体層１２、トンネル障壁層１
３、第２の超伝導体層１４の三層膜上にマスク層
１５を形成し、さらにストライプ状の第１のエツ
チングマスク１６を形成する。次に、第１図ｂに
示すように、マスク層１５の露出部を完全にエツ
チングする。第１のエツチングマスク１６を剥離
した後、第１図ｃに示すように、マスク層１５の
パターンと交差するようにストライプ状の第２の
エツチングマスク１６′を形成し、マスク層１５
の露出部分を完全にエツチングして第１図ｄに示
すような矩形のマスク層１５を形成する。続い
て、第２の超伝導体層１４のマスク層１５からの
露出部を完全にエツチング除去することでジヨセ
フソン接合部を規定する（第１図ｅ）。本製造方
法によれば、ジヨセフソン接合領域の精度は第２
の超伝導体層１４をエツチングするときのマスク
として用いられるマスク層１５のパターン精度に
左右される。本発明では、マスク層１５の矩形パ
ターン形成のときに、互いに交差するストライプ
状の第１のエツチングマスク１６とストライプ状
の第２のエツチングマスク１６′の交差部分を用
いることになり、パターン精度の悪いレジストマ
スクのコーナー部を使用していないために、寸法
精度に優れた設計値どおりの接合パターンを得る
ことができる。さらに、第２の超伝導体層１４と
マスク層１５の材料として、第２の超伝導体層１
４をエツチング加工する条件での第２の超伝導体
層１４とマスク層１５のエツチング速度比が大き
くなるようなものを選ぶことで、マスク層１５の
膜厚を第２の超伝導体層１４の膜厚に対して薄く
することができるため、マスク層１５のエツチン
グ加工時の寸法変化を小さく抑えられ、且つ、第
２のエツチングマスクパターンをストライプ状の
マスク層１５の上に形成するときの段差部での寸
法変動が問題にならなくなる。また、マスク層１
５を薄くできることによつて、第２のエツチング
マスク１６′を用いてマスク層１５をエツチング
するときに第２の超伝導体層の露出部分が同時に
エツチングされる量を小さく抑えることができ
る。
以下に、この実施例の一具体例を説明する。
表面を熱酸化二酸化硅素（SiO2）で被覆した
シリコン（Si）基板１１上に、第１の超伝導体層
１２としてニオブ（Nb）膜2000Åをスパツタ法
あるいは蒸着法によつて形成し、続いてトンネル
障壁層１３として酸化ニオブ（Nb2O5）膜数10Å
を第１の超伝導体層１２であるNb膜の表面を熱
酸化することで形成する。続いて第２の超伝導体
層１４としてNb膜2000Åをスパツタ法あるいは
蒸着法によつて形成する。次に、第２の超伝導体
層１４の上にマスク層１５としてアルミニウム
（Al）膜50Åをスパツタ法あるいは蒸着法で形成
する。次に、マスク層１５上にホトレジストより
なる1μｍのストライプ状の第１のエツチングマ
スクをパターニングした後、アルゴン（Ar）イ
オンビームエツチング法でマスク層１５の露出部
を完全に除去する。次に、第１のエツチングマス
クを除去した後、ストライプ状に残つたマスク層
１５のパターンに直交するように1μｍ幅のスト
ライプ状の第２のエツチングマスクを第１のエツ
チングマスクと同様にパターニングした後、同様
にArイオンビームエツチング法でマスク層１５
の露出部を完全にエツチング除去する。このと
き、第２の超伝導体層１４の露出部も同時にエツ
チングされるが、AlとNbのArイオンビームによ
るスパツタ速度はほぼ同等のため、マスク層１５
をエツチングした後の第２の超伝導体層１４であ
るNb膜表面の段差は100Å以下に抑えることがで
きる。このようにして形成した矩形のマスク層１
５は、通常のホトレジスト工程で形成した矩形の
レジストパターンと比べてコーナー部の精度が大
幅に向上し設計値に近いものが得られる。続い
て、第２のエツチングマスクを除去した後、矩形
のマスク層１５をマスクとして、第２の超伝導体
層１４であるNb膜の露出部をフロン１３（CF4）
をエツチングガスとして用いた反応性スパツタエ
ツチング法で完全にエツチング除去することによ
つて、ジヨセフソン接合領域を規定する。このと
きNbのエツチング速度はAlに比べて100〜200倍
程度大きく選べるためNbを2000Åエツチングす
る間にエツチングされるAlは10〜20Åにすぎな
い。従つて50Å程度の膜厚のAlで十分にマスク
層１５としての機能を果たすことができる。この
後マスク層１５であるAl膜は例えば約60℃のリ
ン酸中でエツチングすることで容易に選択的に除
去できる。
シリコン（Si）基板１１上に、第１の超伝導体層
１２としてニオブ（Nb）膜2000Åをスパツタ法
あるいは蒸着法によつて形成し、続いてトンネル
障壁層１３として酸化ニオブ（Nb2O5）膜数10Å
を第１の超伝導体層１２であるNb膜の表面を熱
酸化することで形成する。続いて第２の超伝導体
層１４としてNb膜2000Åをスパツタ法あるいは
蒸着法によつて形成する。次に、第２の超伝導体
層１４の上にマスク層１５としてアルミニウム
（Al）膜50Åをスパツタ法あるいは蒸着法で形成
する。次に、マスク層１５上にホトレジストより
なる1μｍのストライプ状の第１のエツチングマ
スクをパターニングした後、アルゴン（Ar）イ
オンビームエツチング法でマスク層１５の露出部
を完全に除去する。次に、第１のエツチングマス
クを除去した後、ストライプ状に残つたマスク層
１５のパターンに直交するように1μｍ幅のスト
ライプ状の第２のエツチングマスクを第１のエツ
チングマスクと同様にパターニングした後、同様
にArイオンビームエツチング法でマスク層１５
の露出部を完全にエツチング除去する。このと
き、第２の超伝導体層１４の露出部も同時にエツ
チングされるが、AlとNbのArイオンビームによ
るスパツタ速度はほぼ同等のため、マスク層１５
をエツチングした後の第２の超伝導体層１４であ
るNb膜表面の段差は100Å以下に抑えることがで
きる。このようにして形成した矩形のマスク層１
５は、通常のホトレジスト工程で形成した矩形の
レジストパターンと比べてコーナー部の精度が大
幅に向上し設計値に近いものが得られる。続い
て、第２のエツチングマスクを除去した後、矩形
のマスク層１５をマスクとして、第２の超伝導体
層１４であるNb膜の露出部をフロン１３（CF4）
をエツチングガスとして用いた反応性スパツタエ
ツチング法で完全にエツチング除去することによ
つて、ジヨセフソン接合領域を規定する。このと
きNbのエツチング速度はAlに比べて100〜200倍
程度大きく選べるためNbを2000Åエツチングす
る間にエツチングされるAlは10〜20Åにすぎな
い。従つて50Å程度の膜厚のAlで十分にマスク
層１５としての機能を果たすことができる。この
後マスク層１５であるAl膜は例えば約60℃のリ
ン酸中でエツチングすることで容易に選択的に除
去できる。
以上、本実施例では、接合構成層としてNb／
Nb酸化物／Nbを用い、マスク層としてAlを用
いた場合について説明したが、前に説明したエツ
チング速度比の条件を第２の超伝導体層１４とマ
スク層１５の材料が満足すれば、他の材料も使用
できる。
Nb酸化物／Nbを用い、マスク層としてAlを用
いた場合について説明したが、前に説明したエツ
チング速度比の条件を第２の超伝導体層１４とマ
スク層１５の材料が満足すれば、他の材料も使用
できる。
（第１の発明の効果）
以上説明したように、本発明によれば、ジヨセ
フソン接合領域規定のためのマスクとして、互い
に交差するストライプ状マスクの交差部分のパタ
ーンを有するマスク層を用いるため、従来のレジ
ストマスクにみられたパターンのコーナー部の変
形に起因する寸法および形状の設計値からのずれ
という欠点が除去され、寸法精度のよい、設計ど
おりの面積のジヨセフソン接合領域をもつ接合素
子が得られる。
フソン接合領域規定のためのマスクとして、互い
に交差するストライプ状マスクの交差部分のパタ
ーンを有するマスク層を用いるため、従来のレジ
ストマスクにみられたパターンのコーナー部の変
形に起因する寸法および形状の設計値からのずれ
という欠点が除去され、寸法精度のよい、設計ど
おりの面積のジヨセフソン接合領域をもつ接合素
子が得られる。
この発明は特に微細寸法の接合素子の製造に有
効である。
効である。
（第２の発明の構成の詳細な説明・実施例）
次に、第２の発明の詳細を実施例を示す図面に
従つて説明する。第２図ａ，ｂ，ｃ，ｄ，ｅは、
第２の発明の一実施例を工程順に示した図であ
る。
従つて説明する。第２図ａ，ｂ，ｃ，ｄ，ｅは、
第２の発明の一実施例を工程順に示した図であ
る。
まず、第２図ａに示すように、絶縁体基板ある
いは表面に絶縁体層を有する基板２１上に連続形
成した第１の超伝導体層２２、トンネル障壁層２
３、第２の超伝導体層２４の三層膜上に保護層２
５およびマスク層２６を形成し、さらにストライ
プ状の第１のエツチングマスク２７を形成する。
次に、第２図ｂに示すように、マスク層２６の露
出部を完全にエツチングする。第１のエツチング
マスク２７を剥離した後、第２図ｃに示すよう
に、マスク層２６のパターンと交差するようにス
トライプ状の第２のエツチングマスク２７′を形
成し、マスク層２６の露出部分を完全にエツチン
グして第２図ｄに示すような矩形のマスク層２６
を形成する。続いて、第２図ｅに示すように、保
護層２５および第２の超伝導体層２４のマスク層
２６からの露出部を完全にエツチング除去するこ
とでジヨセフソン接合部を規定する。本製造方法
によれば、ジヨセフソン接合領域の精度は第２の
超伝導体層２４をエツチングするときのマスクと
して用いられるマスク層２６のパターン精度に左
右される。本発明では、マスク層２６の矩形パタ
ーン形成のときに、互いに交差するストライプ状
の第１のエツチングマスク２７とストライプ状の
エツチングマスク２７′の交差部分を用いること
になり、パターン精度の悪いレジストマスクのコ
ーナー部を使用していないために、寸法精度に優
れた設計値どおりの接合パターンを得ることがで
きる。さらに、保護層２５とマスク層２６の材料
として、保護層２５をエツチング加工する条件で
の保護層２５とマスク層２６のエツチング速度比
が大きくなるようなものを選ぶことでマスク層２
６の膜厚を第２の超伝導体層２４の膜厚に対して
薄くすることができるため、マスク層２６のエツ
チング加工時の寸法変化を小さく抑えられ、且
つ、第２のエツチングマスクパターンをストライ
プ状のマスク層２６の上に形成するときの段差部
での寸法変動が問題にならなくなる。また、マス
ク層２６を薄くできることによつて、第２のエツ
チングマスク２７′を用いてマスク層２６をエツ
チングするときに保護層２５の露出部分が同時に
エツチングされる量を小さく抑えることができ
る。加えて、本発明の製造方法は第２の超伝導体
層２４とマスク層２６の間に保護層２５を設けて
いるためマスク層２６をエツチングする条件で、
第２の超伝導体層２４が大きいエツチング速度を
もつような場合に特に有効であり、第２の超伝導
体層２４とマスク層２６の材料の選択の幅が広く
なる。また、第２の超伝導体層２４の表面にある
いは基板２１の表面にマスク層の厚さに比べて比
較的大きな凹凸がある場合の表面の平滑化にも有
効である。さらに、保護層２５を厚く形成するこ
とで、第２の超伝導体層エツチング後、ジヨセフ
ソン接合領域以外の表面に絶縁層をリフトオフ形
成するときのステンシルマスクとしても用いるこ
とができる。
いは表面に絶縁体層を有する基板２１上に連続形
成した第１の超伝導体層２２、トンネル障壁層２
３、第２の超伝導体層２４の三層膜上に保護層２
５およびマスク層２６を形成し、さらにストライ
プ状の第１のエツチングマスク２７を形成する。
次に、第２図ｂに示すように、マスク層２６の露
出部を完全にエツチングする。第１のエツチング
マスク２７を剥離した後、第２図ｃに示すよう
に、マスク層２６のパターンと交差するようにス
トライプ状の第２のエツチングマスク２７′を形
成し、マスク層２６の露出部分を完全にエツチン
グして第２図ｄに示すような矩形のマスク層２６
を形成する。続いて、第２図ｅに示すように、保
護層２５および第２の超伝導体層２４のマスク層
２６からの露出部を完全にエツチング除去するこ
とでジヨセフソン接合部を規定する。本製造方法
によれば、ジヨセフソン接合領域の精度は第２の
超伝導体層２４をエツチングするときのマスクと
して用いられるマスク層２６のパターン精度に左
右される。本発明では、マスク層２６の矩形パタ
ーン形成のときに、互いに交差するストライプ状
の第１のエツチングマスク２７とストライプ状の
エツチングマスク２７′の交差部分を用いること
になり、パターン精度の悪いレジストマスクのコ
ーナー部を使用していないために、寸法精度に優
れた設計値どおりの接合パターンを得ることがで
きる。さらに、保護層２５とマスク層２６の材料
として、保護層２５をエツチング加工する条件で
の保護層２５とマスク層２６のエツチング速度比
が大きくなるようなものを選ぶことでマスク層２
６の膜厚を第２の超伝導体層２４の膜厚に対して
薄くすることができるため、マスク層２６のエツ
チング加工時の寸法変化を小さく抑えられ、且
つ、第２のエツチングマスクパターンをストライ
プ状のマスク層２６の上に形成するときの段差部
での寸法変動が問題にならなくなる。また、マス
ク層２６を薄くできることによつて、第２のエツ
チングマスク２７′を用いてマスク層２６をエツ
チングするときに保護層２５の露出部分が同時に
エツチングされる量を小さく抑えることができ
る。加えて、本発明の製造方法は第２の超伝導体
層２４とマスク層２６の間に保護層２５を設けて
いるためマスク層２６をエツチングする条件で、
第２の超伝導体層２４が大きいエツチング速度を
もつような場合に特に有効であり、第２の超伝導
体層２４とマスク層２６の材料の選択の幅が広く
なる。また、第２の超伝導体層２４の表面にある
いは基板２１の表面にマスク層の厚さに比べて比
較的大きな凹凸がある場合の表面の平滑化にも有
効である。さらに、保護層２５を厚く形成するこ
とで、第２の超伝導体層エツチング後、ジヨセフ
ソン接合領域以外の表面に絶縁層をリフトオフ形
成するときのステンシルマスクとしても用いるこ
とができる。
以下に、この実施例の具体例を説明する。
表面を熱酸化SiO2で被覆したシリコン基板２
１上に、第１の超伝導体層２２としてNb膜2000
Åをスパツタ法あるいは蒸着法によつて形成し、
続いてトンネル障壁層２３としてNb2O5膜数10Å
を第１の超伝導体層であるNb膜の表面を熱酸化
することで形成する。続いて第２の超伝導体層２
４としてPb膜1500Åを蒸着法によつて形成する。
次に第２の超伝導体層２４の上に保護層２５とし
てAZ―2415系のフオトレジスト層5000Åを形成
し、このフオトレジスト層を感光させないように
続いてマスク層としてAl膜50Åをスパツタ法あ
るいは蒸着法により形成する。次にマスク層２６
上にAZ―1300系のホトレジストよりなる1μｍ幅
のストライプ状の第１のエツチングマスクをパタ
ーニングした後、Arイオンビームエツチング法
でマスク層２６の露出部を完全にエツチング除去
する。続いて第１のエツチングマスクを除去す
る。第１のエツチングマスク除去にはAZ―2401
現象液の水溶液を用いればAZ―2415が露光され
ない条件ではAZ―1300系レジストのみを選択的
に除去できる。次にストライプ状に残つたマスク
層２６のパターンに直交するように、AZ−1300
系ホトレジストよりなる1μｍ幅のストライプ状
の第２のエツチングマスク２７′を第１のエツチ
ングマスク２７と同様にパターニングした後、同
様にArイオンビームエツチング法でマスク層２
６の露出部を完全にエツチング除去する。保護層
２５のホトレジスト層と第２のエツチングマスク
のホトレジスト層が互いに溶け合うことはホトレ
ジストの種類を選ぶか、あるいは、保護層のホト
レジスト層表面を、第２のエツチングマスク２
７′となるホトレジスト層を形成する前に、CF4
プラズマ処理して不溶層を形成することで防止で
きる。第２のエツチングマスク２７′を用いてマ
スク層２６をエツチング除去するときに保護層２
５の露出部も同時にエツチングされるがAlとホ
トレジスト層のエツチング速度はほぼ同等のため
マスク層２６をエツチングした後の保護層２５の
表面の段差は100Å以下に抑えることができる。
このようにして形成した矩形のマスク層２６は通
常のホトレジスト工程で形成した矩形のレジスト
パターンと比べてコーナー部の精度が大幅に向上
し、設計値に近いものが得られる。続いて第２の
エツチングマスク２７′を除去した後矩形のマス
ク層２６をマスクとして保護層２５の露出部を酸
素（O2）を用いた反応性スパツタエツチングで
完全に除去し、続いて第２の超伝導体層２４であ
るPb層をArイオンビームエツチング法によつて
完全にエツチング除去することによつてジヨセフ
ソン接合領域を規定する。このとき、Pbのエツ
チング速度はAlに比べて15倍程度大きく選べる
ためPbを1500Åエツチングする間にエツチング
されるAlは100Åとなり、50ÅのAlマスク層２６
は除去されてしまうが、Alと同等のエツチング
速度のホトレジスト層よりなる保護層２５がエツ
チングマスクとなるため問題はない。この後、有
機溶剤中で保護層２５であるホトレジスト層を除
去する。このときマスク層２６が残つている場合
も２５を除去することで同時に除去できる。
１上に、第１の超伝導体層２２としてNb膜2000
Åをスパツタ法あるいは蒸着法によつて形成し、
続いてトンネル障壁層２３としてNb2O5膜数10Å
を第１の超伝導体層であるNb膜の表面を熱酸化
することで形成する。続いて第２の超伝導体層２
４としてPb膜1500Åを蒸着法によつて形成する。
次に第２の超伝導体層２４の上に保護層２５とし
てAZ―2415系のフオトレジスト層5000Åを形成
し、このフオトレジスト層を感光させないように
続いてマスク層としてAl膜50Åをスパツタ法あ
るいは蒸着法により形成する。次にマスク層２６
上にAZ―1300系のホトレジストよりなる1μｍ幅
のストライプ状の第１のエツチングマスクをパタ
ーニングした後、Arイオンビームエツチング法
でマスク層２６の露出部を完全にエツチング除去
する。続いて第１のエツチングマスクを除去す
る。第１のエツチングマスク除去にはAZ―2401
現象液の水溶液を用いればAZ―2415が露光され
ない条件ではAZ―1300系レジストのみを選択的
に除去できる。次にストライプ状に残つたマスク
層２６のパターンに直交するように、AZ−1300
系ホトレジストよりなる1μｍ幅のストライプ状
の第２のエツチングマスク２７′を第１のエツチ
ングマスク２７と同様にパターニングした後、同
様にArイオンビームエツチング法でマスク層２
６の露出部を完全にエツチング除去する。保護層
２５のホトレジスト層と第２のエツチングマスク
のホトレジスト層が互いに溶け合うことはホトレ
ジストの種類を選ぶか、あるいは、保護層のホト
レジスト層表面を、第２のエツチングマスク２
７′となるホトレジスト層を形成する前に、CF4
プラズマ処理して不溶層を形成することで防止で
きる。第２のエツチングマスク２７′を用いてマ
スク層２６をエツチング除去するときに保護層２
５の露出部も同時にエツチングされるがAlとホ
トレジスト層のエツチング速度はほぼ同等のため
マスク層２６をエツチングした後の保護層２５の
表面の段差は100Å以下に抑えることができる。
このようにして形成した矩形のマスク層２６は通
常のホトレジスト工程で形成した矩形のレジスト
パターンと比べてコーナー部の精度が大幅に向上
し、設計値に近いものが得られる。続いて第２の
エツチングマスク２７′を除去した後矩形のマス
ク層２６をマスクとして保護層２５の露出部を酸
素（O2）を用いた反応性スパツタエツチングで
完全に除去し、続いて第２の超伝導体層２４であ
るPb層をArイオンビームエツチング法によつて
完全にエツチング除去することによつてジヨセフ
ソン接合領域を規定する。このとき、Pbのエツ
チング速度はAlに比べて15倍程度大きく選べる
ためPbを1500Åエツチングする間にエツチング
されるAlは100Åとなり、50ÅのAlマスク層２６
は除去されてしまうが、Alと同等のエツチング
速度のホトレジスト層よりなる保護層２５がエツ
チングマスクとなるため問題はない。この後、有
機溶剤中で保護層２５であるホトレジスト層を除
去する。このときマスク層２６が残つている場合
も２５を除去することで同時に除去できる。
（第２の発明の効果）
以上説明したように、本発明によればジヨセフ
ソン接合領域規定のためのマスクとして、互いに
交差するストライプ状マスクの交差部分のパター
ンを有するマスク層を用いるため、従来のレジス
トマスクにみられたパターンのコーナー部の変形
に起因する寸法および形状の設計値からのずれと
いう欠点が除去され、寸法精度のよい、設計どお
りの面積のジヨセフソン接合領域をもつ接合素子
が製造できる。これは、特に微細寸法の接合素子
の製造に有効である。さらに、本発明によれば前
記マスク層は第２の超伝導体層の上に保護層を介
して形成されているため、前記マスク層のエツチ
ング加工のときに前記第２の超伝導体層の表面が
エツチングされるのを防ぐことができる。本発明
は前記マスク層のエツチング加工の条件におい
て、大きいエツチング速度をもつ材料で第２の超
伝導体層が形成されている場合に適用すれば特に
有効であり、第２の超伝導体層の材料とマスク層
の材料の選択の幅が広がる。
ソン接合領域規定のためのマスクとして、互いに
交差するストライプ状マスクの交差部分のパター
ンを有するマスク層を用いるため、従来のレジス
トマスクにみられたパターンのコーナー部の変形
に起因する寸法および形状の設計値からのずれと
いう欠点が除去され、寸法精度のよい、設計どお
りの面積のジヨセフソン接合領域をもつ接合素子
が製造できる。これは、特に微細寸法の接合素子
の製造に有効である。さらに、本発明によれば前
記マスク層は第２の超伝導体層の上に保護層を介
して形成されているため、前記マスク層のエツチ
ング加工のときに前記第２の超伝導体層の表面が
エツチングされるのを防ぐことができる。本発明
は前記マスク層のエツチング加工の条件におい
て、大きいエツチング速度をもつ材料で第２の超
伝導体層が形成されている場合に適用すれば特に
有効であり、第２の超伝導体層の材料とマスク層
の材料の選択の幅が広がる。
第１図ａ〜ｅは第１の発明のジヨセフソン接合
素子の製造方法を説明するための主要工程におけ
る素子の斜視図、第２図ａ〜ｅは第２の発明のジ
ヨセフソン接合素子の製造方法を説明するための
主要工程における素子の斜視図、第３図ａ〜ｃ、
第４図ａ〜ｃは従来のジヨセフソン接合素子の製
造方法を説明するための主要工程における断面図
で、図において、１１，２１，３１，４１は基
板、１２，２２，３２，４２は第１の超伝導体
層、１３，２３，４３はトンネル障壁層、１４，
２４，４４は第２の超伝導体層、１５，２６はマ
スク層、２５は保護層、１６，１６′，２７，２
７′はエツチングマスク、３３，４５はレジスト
マスク、３４は絶縁体層である。
素子の製造方法を説明するための主要工程におけ
る素子の斜視図、第２図ａ〜ｅは第２の発明のジ
ヨセフソン接合素子の製造方法を説明するための
主要工程における素子の斜視図、第３図ａ〜ｃ、
第４図ａ〜ｃは従来のジヨセフソン接合素子の製
造方法を説明するための主要工程における断面図
で、図において、１１，２１，３１，４１は基
板、１２，２２，３２，４２は第１の超伝導体
層、１３，２３，４３はトンネル障壁層、１４，
２４，４４は第２の超伝導体層、１５，２６はマ
スク層、２５は保護層、１６，１６′，２７，２
７′はエツチングマスク、３３，４５はレジスト
マスク、３４は絶縁体層である。
Claims (1)
- 【特許請求の範囲】 １ 基板上に第１の超伝導体電極と、この第１の
超伝導体電極の一表面上のトンネル障壁層と、こ
のトンネル障壁層を介して前記第１の超伝導体電
極と対向する第２の超伝導体電極を有するジヨセ
フソン接合素子の製造方法において、基板上に第
１の超伝導体層、この第１の超伝導体層上にトン
ネル障壁層、このトンネル障壁層上に第２の超伝
導体層を連続形成する工程、前記第２の超伝導体
層上にマスク層を形成する工程、前記マスク層上
にストライプ状の第１のエツチングマスクを形成
して前記マスク層の前記第１のエツチングマスク
から露出した領域を完全にエツチングし、前記第
１のエツチングマスクを剥離した後、前記マスク
層と交差するストライプ状の第２のエツチングマ
スクを形成し、前記マスク層の露出部分を完全に
エツチングする工程、前記第２のエツチングマス
クを剥離した後、前記第２の超伝導体層の前記マ
スク層から露出した領域を完全にエツチングして
ジヨセフソン接合領域を規定する工程を含むこと
を特徴とするジヨセフソン接合素子の製造方法。 ２ 基板上に第１の超伝導体電極と、この第１の
超伝導体電極の一表面上のトンネル障壁層と、こ
のトンネル障壁層を介して前記第１の超伝導体電
極と対向する第２の超伝導体電極を有するジヨセ
フソン接合素子の製造方法において、基板上に第
１の超伝導体層、この第１の超伝導体層上にトン
ネル障壁層このトンネル障壁層上に第２の超伝導
体層を連続形成する工程、前記第２の超伝導体層
上に保護層、この保護層上にマスク層を形成する
工程、前記マスク層上にストライプ状の第１のエ
ツチングマスクを形成して前記マスク層の前記第
１のエツチングマスクから露出した領域を完全に
エツチングし、前記第１のエツチングマスクを剥
離した後、前記マスク層と交差するストライプ状
の第２のエツチングマスクを形成し、前記マスク
層の露出部分を完全にエツチングする工程、前記
第２のエツチングマスクを剥離した後、前記マス
ク層から露出した領域の前記保護層、続いて前記
第２の超伝導体層を完全にエツチングしてジヨセ
フソン接合領域を規定する工程を含むことを特徴
とするジヨセフソン接合素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60102698A JPS61263179A (ja) | 1985-05-16 | 1985-05-16 | ジヨセフソン接合素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60102698A JPS61263179A (ja) | 1985-05-16 | 1985-05-16 | ジヨセフソン接合素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61263179A JPS61263179A (ja) | 1986-11-21 |
| JPH0511432B2 true JPH0511432B2 (ja) | 1993-02-15 |
Family
ID=14334475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60102698A Granted JPS61263179A (ja) | 1985-05-16 | 1985-05-16 | ジヨセフソン接合素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263179A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03233982A (ja) * | 1990-02-09 | 1991-10-17 | Hitachi Ltd | ジョセフソン接合素子のパターン形成方法 |
| JPH0831628B2 (ja) * | 1990-06-22 | 1996-03-27 | 工業技術院長 | ジョセフソン集積回路の作製方法 |
| JP4736014B2 (ja) * | 2004-04-07 | 2011-07-27 | 大日本印刷株式会社 | 発光素子およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175830A (ja) * | 1982-04-08 | 1983-10-15 | Matsushita Electric Ind Co Ltd | パタ−ン形成方法 |
-
1985
- 1985-05-16 JP JP60102698A patent/JPS61263179A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61263179A (ja) | 1986-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1578964A (en) | Method of forming electrodes on a semiconductor surface | |
| US4299679A (en) | Method of producing Josephson elements of the tunneling junction type | |
| JPH0511432B2 (ja) | ||
| JPS6257263A (ja) | ジヨセフソン集積回路の製造方法 | |
| JPS60208873A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS61144083A (ja) | ジヨセフソン接合素子の形成方法 | |
| JPS6213832B2 (ja) | ||
| JPH0481876B2 (ja) | ||
| JPS6394692A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS6167975A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS63224273A (ja) | ジヨセフソン接合素子とその作製方法 | |
| JPS61144892A (ja) | シヨセフソン集積回路の製造方法 | |
| JPS61229377A (ja) | ジヨセフソン集積回路の製造方法 | |
| JPS6257114B2 (ja) | ||
| JPH0334237B2 (ja) | ||
| JPS61263180A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPH0328074B2 (ja) | ||
| JPS60208875A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS6147679A (ja) | ジヨセフソン接合素子の作製方法 | |
| JPS62173776A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPS60208874A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPH01278048A (ja) | 半導体装置の製造方法 | |
| JPH0532915B2 (ja) | ||
| JPS60210887A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPH0828538B2 (ja) | 超電導薄膜パタンの形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |