JPH05114840A - 遅延装置 - Google Patents
遅延装置Info
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- JPH05114840A JPH05114840A JP3272718A JP27271891A JPH05114840A JP H05114840 A JPH05114840 A JP H05114840A JP 3272718 A JP3272718 A JP 3272718A JP 27271891 A JP27271891 A JP 27271891A JP H05114840 A JPH05114840 A JP H05114840A
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- latches
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Abstract
(57)【要約】
【目的】 メモリセル群の一括初期化を簡単な回路で実
現するとともに、書き込みアドレス用及び読み出しアド
レス用の全ラッチの出力の正常状態への自動復帰を実現
する。 【構成】 ｎビットのＦＩＦＯメモリを構成するメモリ
セル群２に対して、ｎ段の読み出しアドレス用Ｄ−ラッ
チ群１とｎ段の書き込みアドレス用Ｄ−ラッチ群３とを
順次交互かつ１つのループを形成するように縦続接続す
る。外部初期化入力ａは、初期化用Ｄ−ラッチ６により
共通のクロックｂに同期させたうえで書き込みアドレス
用Ｄ−ラッチ群３の各々のセット端子に与える。ｎ段目
の書き込みアドレス用Ｄ−ラッチ５のＱ出力Ｗｎは、バ
ッファ７により遅延させられたクロックｄとの間でＡＮ
Ｄゲート８で論理積をとったうえで、読み出しアドレス
用Ｄ−ラッチ群１及び１段目〜（ｎ−１）段目の書き込
みアドレス用Ｄ−ラッチ群４の各々のリセット端子に与
える。
現するとともに、書き込みアドレス用及び読み出しアド
レス用の全ラッチの出力の正常状態への自動復帰を実現
する。 【構成】 ｎビットのＦＩＦＯメモリを構成するメモリ
セル群２に対して、ｎ段の読み出しアドレス用Ｄ−ラッ
チ群１とｎ段の書き込みアドレス用Ｄ−ラッチ群３とを
順次交互かつ１つのループを形成するように縦続接続す
る。外部初期化入力ａは、初期化用Ｄ−ラッチ６により
共通のクロックｂに同期させたうえで書き込みアドレス
用Ｄ−ラッチ群３の各々のセット端子に与える。ｎ段目
の書き込みアドレス用Ｄ−ラッチ５のＱ出力Ｗｎは、バ
ッファ７により遅延させられたクロックｄとの間でＡＮ
Ｄゲート８で論理積をとったうえで、読み出しアドレス
用Ｄ−ラッチ群１及び１段目〜（ｎ−１）段目の書き込
みアドレス用Ｄ−ラッチ群４の各々のリセット端子に与
える。
Description
【０００１】
【産業上の利用分野】本発明は、配列されたｎ個（ｎは
２以上の整数）メモリセルと、該ｎ個のメモリセルに対
して読み出しアドレス及び書き込みアドレスを各々発生
するためにループ状に縦続接続された２×ｎ個のラッチ
とを備えた遅延装置に関するものである。
２以上の整数）メモリセルと、該ｎ個のメモリセルに対
して読み出しアドレス及び書き込みアドレスを各々発生
するためにループ状に縦続接続された２×ｎ個のラッチ
とを備えた遅延装置に関するものである。
【０００２】
【従来の技術】従来、テレビジョン受像機やビデオテー
プレコーダの高画質化を図るために、１水平走査期間
（１Ｈ）或いは２水平走査期間（２Ｈ）の信号遅延を行
うための遅延装置が、ノイズ除去や、搬送色信号（Ｙ信
号）と輝度信号（Ｃ信号）との分離（ＹＣ分離）等に利
用されている。
プレコーダの高画質化を図るために、１水平走査期間
（１Ｈ）或いは２水平走査期間（２Ｈ）の信号遅延を行
うための遅延装置が、ノイズ除去や、搬送色信号（Ｙ信
号）と輝度信号（Ｃ信号）との分離（ＹＣ分離）等に利
用されている。
【０００３】以下、従来の遅延装置について説明する。
【０００４】図３は、従来の遅延装置を示す回路図であ
る。同図において、１はｎ段の読み出しアドレス用Ｄ−
ラッチ群、２はｎビットのＦＩＦＯメモリを構成するメ
モリセル群（Ｍ１〜Ｍｎ）、３はｎ段の書き込みアドレ
ス用Ｄ−ラッチ群である。読み出しアドレス用Ｄ−ラッ
チ群１はいずれもリセット端子付きである。また、書き
込みアドレス用Ｄ−ラッチ群３のうち、１段目〜（ｎ−
１）段目の書き込みアドレス用Ｄ−ラッチ群４はいずれ
もリセット端子付き、ｎ段目の書き込みアドレス用Ｄ−
ラッチ５はセット端子付きである。しかも、読み出しア
ドレス用Ｄ−ラッチ群１のｎ個のラッチと書き込みアド
レス用Ｄ−ラッチ群３のｎ個のラッチとは、順次交互か
つ１つのループを形成するように入出力間が縦続接続さ
れている。１１は外部初期化入力端子、１２はクロック
入力端子、１３はデータ入力端子、１４はデータ出力端
子である。
る。同図において、１はｎ段の読み出しアドレス用Ｄ−
ラッチ群、２はｎビットのＦＩＦＯメモリを構成するメ
モリセル群（Ｍ１〜Ｍｎ）、３はｎ段の書き込みアドレ
ス用Ｄ−ラッチ群である。読み出しアドレス用Ｄ−ラッ
チ群１はいずれもリセット端子付きである。また、書き
込みアドレス用Ｄ−ラッチ群３のうち、１段目〜（ｎ−
１）段目の書き込みアドレス用Ｄ−ラッチ群４はいずれ
もリセット端子付き、ｎ段目の書き込みアドレス用Ｄ−
ラッチ５はセット端子付きである。しかも、読み出しア
ドレス用Ｄ−ラッチ群１のｎ個のラッチと書き込みアド
レス用Ｄ−ラッチ群３のｎ個のラッチとは、順次交互か
つ１つのループを形成するように入出力間が縦続接続さ
れている。１１は外部初期化入力端子、１２はクロック
入力端子、１３はデータ入力端子、１４はデータ出力端
子である。
【０００５】以上のように構成された従来の遅延装置に
ついて、その動作を説明する。
ついて、その動作を説明する。
【０００６】まず、外部初期化入力端子１１を通して与
えられる入力により、ｎ段の読み出しアドレス用Ｄ−ラ
ッチ群１のＱ出力Ｒ１〜Ｒｎがいずれもリセットされて
“Ｌ”に、１段目〜（ｎ−１）段目の書き込みアドレス
用Ｄ−ラッチ群４のＱ出力Ｗ１〜Ｗｎ−１がいずれもリ
セットされて“Ｌ”に、ｎ段目の書き込みアドレス用Ｄ
−ラッチ５のＱ出力Ｗｎがセットされて“Ｈ”に各々設
定される。つまり、全部で２×ｎ個のＤ−ラッチのＱ出
力Ｒ１〜Ｒｎ，Ｗ１〜Ｗｎのうち、Ｗｎのみが“Ｈ”で
他は全て“Ｌ”の初期状態が設定される。
えられる入力により、ｎ段の読み出しアドレス用Ｄ−ラ
ッチ群１のＱ出力Ｒ１〜Ｒｎがいずれもリセットされて
“Ｌ”に、１段目〜（ｎ−１）段目の書き込みアドレス
用Ｄ−ラッチ群４のＱ出力Ｗ１〜Ｗｎ−１がいずれもリ
セットされて“Ｌ”に、ｎ段目の書き込みアドレス用Ｄ
−ラッチ５のＱ出力Ｗｎがセットされて“Ｈ”に各々設
定される。つまり、全部で２×ｎ個のＤ−ラッチのＱ出
力Ｒ１〜Ｒｎ，Ｗ１〜Ｗｎのうち、Ｗｎのみが“Ｈ”で
他は全て“Ｌ”の初期状態が設定される。
【０００７】クロック入力端子１２を通して与えられる
１クロック後、読み出しアドレス用Ｄ−ラッチ群１のう
ちＷｎをＤ入力とする１段目のＤ−ラッチのＱ出力Ｒ１
が“Ｈ”になるとともに、Ｗｎ自身は“Ｌ”になる。Ｒ
１が“Ｈ”になることにより、メモリセル群２のうちの
１段目のメモリセルＭ１に書き込まれていたデータがデ
ータ出力端子１４を通して読み出される。次の１クロッ
ク後、書き込みアドレス用Ｄ−ラッチ群３のうちＲ１を
Ｄ入力とする１段目のＤ−ラッチのＱ出力Ｗ１が“Ｈ”
になり（Ｒ１自身は“Ｌ”になる。）、データ入力端子
１３を通してメモリセル群２のうちの１段目のメモリセ
ルＭ１にデータが書き込まれる。以後他のメモリセルＭ
２〜Ｍｎについて、この動作が繰り返される。
１クロック後、読み出しアドレス用Ｄ−ラッチ群１のう
ちＷｎをＤ入力とする１段目のＤ−ラッチのＱ出力Ｒ１
が“Ｈ”になるとともに、Ｗｎ自身は“Ｌ”になる。Ｒ
１が“Ｈ”になることにより、メモリセル群２のうちの
１段目のメモリセルＭ１に書き込まれていたデータがデ
ータ出力端子１４を通して読み出される。次の１クロッ
ク後、書き込みアドレス用Ｄ−ラッチ群３のうちＲ１を
Ｄ入力とする１段目のＤ−ラッチのＱ出力Ｗ１が“Ｈ”
になり（Ｒ１自身は“Ｌ”になる。）、データ入力端子
１３を通してメモリセル群２のうちの１段目のメモリセ
ルＭ１にデータが書き込まれる。以後他のメモリセルＭ
２〜Ｍｎについて、この動作が繰り返される。
【０００８】したがって、例えばＷ１が“Ｈ”になるこ
とにより１段目のメモリセルＭ１に書き込まれたデータ
は、２×ｎクロック後にＲ１が再び“Ｈ”になることに
より読み出される。他のメモリセルＭ２〜Ｍｎについて
も同様である。つまり、データ入力端子１３を通してメ
モリセル群２に与えられたデータは、２×ｎクロック分
の遅延を受けてデータ出力端子１４から出力されるので
ある。
とにより１段目のメモリセルＭ１に書き込まれたデータ
は、２×ｎクロック後にＲ１が再び“Ｈ”になることに
より読み出される。他のメモリセルＭ２〜Ｍｎについて
も同様である。つまり、データ入力端子１３を通してメ
モリセル群２に与えられたデータは、２×ｎクロック分
の遅延を受けてデータ出力端子１４から出力されるので
ある。
【０００９】
【発明が解決しようとする課題】上記の従来の遅延装置
は、メモリセル群２に対する一括初期化手段を設けてい
なかったので、外部初期化入力による読み出しアドレス
用Ｄ−ラッチ群１及び書き込みアドレス用Ｄ−ラッチ群
３の初期設定後、最初の２×ｎクロックの間にデータ出
力端子１４を通して読み出されるデータは不定であり、
この遅延装置を用いて回路を構成した場合に誤動作が生
じてしまう問題があった。
は、メモリセル群２に対する一括初期化手段を設けてい
なかったので、外部初期化入力による読み出しアドレス
用Ｄ−ラッチ群１及び書き込みアドレス用Ｄ−ラッチ群
３の初期設定後、最初の２×ｎクロックの間にデータ出
力端子１４を通して読み出されるデータは不定であり、
この遅延装置を用いて回路を構成した場合に誤動作が生
じてしまう問題があった。
【００１０】また、読み出しアドレス用Ｄ−ラッチ群１
及び書き込みアドレス用Ｄ−ラッチ群３は外部初期化入
力により直接セット又はリセットされるのみであったの
で、正常動作中は２×ｎ個のＤ−ラッチのＱ出力Ｒ１〜
Ｒｎ，Ｗ１〜Ｗｎのうち“Ｈ”になるものは常にただ１
つであるが、いずれかのＤ−ラッチのＱ出力がノイズ等
の原因により“Ｌ”から“Ｈ”に転じて複数のＤ−ラッ
チのＱ出力が同時に“Ｈ”になってしまうと、外部初期
化入力を再度与えなければＤ−ラッチの出力が正常状態
に復帰しないという問題があった。
及び書き込みアドレス用Ｄ−ラッチ群３は外部初期化入
力により直接セット又はリセットされるのみであったの
で、正常動作中は２×ｎ個のＤ−ラッチのＱ出力Ｒ１〜
Ｒｎ，Ｗ１〜Ｗｎのうち“Ｈ”になるものは常にただ１
つであるが、いずれかのＤ−ラッチのＱ出力がノイズ等
の原因により“Ｌ”から“Ｈ”に転じて複数のＤ−ラッ
チのＱ出力が同時に“Ｈ”になってしまうと、外部初期
化入力を再度与えなければＤ−ラッチの出力が正常状態
に復帰しないという問題があった。
【００１１】本発明の目的は、メモリセル群の一括初期
化を簡単な回路で実現するとともに、書き込みアドレス
用及び読み出しアドレス用の全ラッチの出力の正常状態
への自動復帰を実現することにある。
化を簡単な回路で実現するとともに、書き込みアドレス
用及び読み出しアドレス用の全ラッチの出力の正常状態
への自動復帰を実現することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の遅延装置は、ｎ段の書き込みアドレス用ラ
ッチ群を利用してｎ段のメモリセル群の一括初期化を実
現するとともに、該ｎ段の書き込みアドレス用ラッチ群
のうちの１つのラッチの出力を利用してｎ段の読み出し
アドレス用ラッチ群を含む他の（２×ｎ−１）個のラッ
チをリセットする構成を採用したものである。
めに本発明の遅延装置は、ｎ段の書き込みアドレス用ラ
ッチ群を利用してｎ段のメモリセル群の一括初期化を実
現するとともに、該ｎ段の書き込みアドレス用ラッチ群
のうちの１つのラッチの出力を利用してｎ段の読み出し
アドレス用ラッチ群を含む他の（２×ｎ−１）個のラッ
チをリセットする構成を採用したものである。
【００１３】具体的に説明すると、本発明は、図１に示
すように、各々１ビットのデータを記憶するための書き
込み及び読み出しが可能なｎ個（ｎは２以上の整数）の
メモリセルＭ１〜Ｍｎを有する記憶手段２と、各々共通
のクロックｂに同期して順次入力を保持出力しかつ各々
の出力が前記記憶手段２のｎ個のメモリセルＭ１〜Ｍｎ
の各々へデータの書き込みタイミングを与えるために供
給されるｎ個のラッチを有する書き込みタイミング付与
手段３と、各々前記共通のクロックｂに同期して順次入
力を保持出力しかつ各々の出力が前記記憶手段２のｎ個
のメモリセルＭ１〜Ｍｎの各々へデータの読み出しタイ
ミングを与えるために供給される他のｎ個のラッチを有
する読み出しタイミング付与手段１とを備え、前記書き
込みタイミング付与手段３のｎ個のラッチのうちのｉ
（１≦ｉ≦ｎ−１）段目のラッチの出力Ｗｉは前記読み
出しタイミング付与手段１のｎ個のラッチのうちの（ｉ
＋１）段目のラッチに入力として与えられ、かつ前記書
き込みタイミング付与手段３のｎ段目のラッチ５の出力
Ｗｎは前記読み出しタイミング付与手段１の１段目のラ
ッチに入力として与えられ、かつ前記読み出しタイミン
グ付与手段１のｎ個のラッチのうちのｊ（１≦ｊ≦ｎ）
段目のラッチの出力Ｒｊは前記書き込みタイミング付与
手段３のｎ個のラッチのうちのｊ段目のラッチに入力と
して与えられて、前記記憶手段２のｎ個のメモリセルＭ
１〜Ｍｎの各々に対して順次データの読み出しに引き続
いてデータの書き込みが行われる遅延装置において、前
記読み出しタイミング付与手段１のｎ個のラッチは各々
リセット端子を、前記書き込みタイミング付与手段３の
ｎ個のラッチのうちの特定の１つのラッチ（例えばｎ段
目のラッチ５）はセット端子を、該書き込みタイミング
付与手段３のｎ個のラッチのうちの該特定のラッチを除
く他の全てのラッチは各々セット端子とリセット端子と
の双方をそれぞれ有し、次のような初期化用ラッチ６、
バッファ７及びＡＮＤゲート８を有する初期化手段９を
更に備えた構成を採用したものである。
すように、各々１ビットのデータを記憶するための書き
込み及び読み出しが可能なｎ個（ｎは２以上の整数）の
メモリセルＭ１〜Ｍｎを有する記憶手段２と、各々共通
のクロックｂに同期して順次入力を保持出力しかつ各々
の出力が前記記憶手段２のｎ個のメモリセルＭ１〜Ｍｎ
の各々へデータの書き込みタイミングを与えるために供
給されるｎ個のラッチを有する書き込みタイミング付与
手段３と、各々前記共通のクロックｂに同期して順次入
力を保持出力しかつ各々の出力が前記記憶手段２のｎ個
のメモリセルＭ１〜Ｍｎの各々へデータの読み出しタイ
ミングを与えるために供給される他のｎ個のラッチを有
する読み出しタイミング付与手段１とを備え、前記書き
込みタイミング付与手段３のｎ個のラッチのうちのｉ
（１≦ｉ≦ｎ−１）段目のラッチの出力Ｗｉは前記読み
出しタイミング付与手段１のｎ個のラッチのうちの（ｉ
＋１）段目のラッチに入力として与えられ、かつ前記書
き込みタイミング付与手段３のｎ段目のラッチ５の出力
Ｗｎは前記読み出しタイミング付与手段１の１段目のラ
ッチに入力として与えられ、かつ前記読み出しタイミン
グ付与手段１のｎ個のラッチのうちのｊ（１≦ｊ≦ｎ）
段目のラッチの出力Ｒｊは前記書き込みタイミング付与
手段３のｎ個のラッチのうちのｊ段目のラッチに入力と
して与えられて、前記記憶手段２のｎ個のメモリセルＭ
１〜Ｍｎの各々に対して順次データの読み出しに引き続
いてデータの書き込みが行われる遅延装置において、前
記読み出しタイミング付与手段１のｎ個のラッチは各々
リセット端子を、前記書き込みタイミング付与手段３の
ｎ個のラッチのうちの特定の１つのラッチ（例えばｎ段
目のラッチ５）はセット端子を、該書き込みタイミング
付与手段３のｎ個のラッチのうちの該特定のラッチを除
く他の全てのラッチは各々セット端子とリセット端子と
の双方をそれぞれ有し、次のような初期化用ラッチ６、
バッファ７及びＡＮＤゲート８を有する初期化手段９を
更に備えた構成を採用したものである。
【００１４】すなわち、初期化用ラッチ６は、外部初期
化入力ａが与えられ、かつ前記共通のクロックｂに同期
して保持した該外部初期化入力ａが前記書き込みタイミ
ング付与手段３のｎ個のラッチの各々のセット端子に与
えられるものであり、バッファ７は、該共通のクロック
ｂを遅延させるものである。また、ＡＮＤゲート８は、
前記書き込みタイミング付与手段３のｎ個のラッチのう
ちの前記特定のラッチの出力（上記の例ではｎ段目のラ
ッチ５の出力Ｗｎ）と前記バッファ７の出力との論理積
出力を、該書き込みタイミング付与手段３のｎ個のラッ
チのうちの該特定のラッチを除く他の全てのラッチと前
記読み出しタイミング付与手段１のｎ個のラッチとの各
々のリセット端子に与えるものである。初期化手段９
は、以上の初期化用ラッチ６、バッファ７及びＡＮＤゲ
ート８を有するものである。
化入力ａが与えられ、かつ前記共通のクロックｂに同期
して保持した該外部初期化入力ａが前記書き込みタイミ
ング付与手段３のｎ個のラッチの各々のセット端子に与
えられるものであり、バッファ７は、該共通のクロック
ｂを遅延させるものである。また、ＡＮＤゲート８は、
前記書き込みタイミング付与手段３のｎ個のラッチのう
ちの前記特定のラッチの出力（上記の例ではｎ段目のラ
ッチ５の出力Ｗｎ）と前記バッファ７の出力との論理積
出力を、該書き込みタイミング付与手段３のｎ個のラッ
チのうちの該特定のラッチを除く他の全てのラッチと前
記読み出しタイミング付与手段１のｎ個のラッチとの各
々のリセット端子に与えるものである。初期化手段９
は、以上の初期化用ラッチ６、バッファ７及びＡＮＤゲ
ート８を有するものである。
【００１５】
【作用】本発明によれば、外部初期化入力ａが与えられ
ると、該外部初期化入力ａが共通のクロックｂに同期し
て初期化用ラッチ６に保持され、該保持された外部初期
化入力ｃにより書き込みタイミング付与手段３のｎ個の
ラッチの出力Ｗ１〜Ｗｎが全て一旦セットされる。この
結果、記憶手段２のｎ個のメモリセルＭ１〜Ｍｎの各々
に同一のデータが同時に書き込まれ、該記憶手段２の全
メモリセルＭ１〜Ｍｎが一括して初期化される。
ると、該外部初期化入力ａが共通のクロックｂに同期し
て初期化用ラッチ６に保持され、該保持された外部初期
化入力ｃにより書き込みタイミング付与手段３のｎ個の
ラッチの出力Ｗ１〜Ｗｎが全て一旦セットされる。この
結果、記憶手段２のｎ個のメモリセルＭ１〜Ｍｎの各々
に同一のデータが同時に書き込まれ、該記憶手段２の全
メモリセルＭ１〜Ｍｎが一括して初期化される。
【００１６】また、このようにして記憶手段２の一括初
期化のために書き込みタイミング付与手段３のｎ個のラ
ッチの出力Ｗ１〜Ｗｎが全てセットされると、該書き込
みタイミング付与手段３のｎ個のラッチのうちの特定の
ラッチの出力（例えばｎ段目のラッチ５の出力Ｗｎ）に
よりＡＮＤゲート８が開く。このようにしてＡＮＤゲー
ト８が開くと、外部初期化入力ａが取り下げられてクロ
ックｂが与えられたときに、バッファ７によりタイミン
グを調整したうえで該クロックｂに同期して、書き込み
タイミング付与手段３のｎ個のラッチのうちの該特定の
ラッチを除く他の全てのラッチ４の出力Ｗ１〜Ｗｎ−１
と読み出しタイミング付与手段１のｎ個のラッチの出力
Ｒ１〜Ｒｎとがリセットされる。この結果、読み出しタ
イミング付与手段１及び書き込みタイミング付与手段３
を構成する２×ｎ個のラッチは、書き込みタイミング付
与手段３のｎ個のラッチのうちの特定のラッチの出力の
みがセットされかつ他の（２×ｎ−１）個のラッチの出
力が全てリセットされた初期状態となる。
期化のために書き込みタイミング付与手段３のｎ個のラ
ッチの出力Ｗ１〜Ｗｎが全てセットされると、該書き込
みタイミング付与手段３のｎ個のラッチのうちの特定の
ラッチの出力（例えばｎ段目のラッチ５の出力Ｗｎ）に
よりＡＮＤゲート８が開く。このようにしてＡＮＤゲー
ト８が開くと、外部初期化入力ａが取り下げられてクロ
ックｂが与えられたときに、バッファ７によりタイミン
グを調整したうえで該クロックｂに同期して、書き込み
タイミング付与手段３のｎ個のラッチのうちの該特定の
ラッチを除く他の全てのラッチ４の出力Ｗ１〜Ｗｎ−１
と読み出しタイミング付与手段１のｎ個のラッチの出力
Ｒ１〜Ｒｎとがリセットされる。この結果、読み出しタ
イミング付与手段１及び書き込みタイミング付与手段３
を構成する２×ｎ個のラッチは、書き込みタイミング付
与手段３のｎ個のラッチのうちの特定のラッチの出力の
みがセットされかつ他の（２×ｎ−１）個のラッチの出
力が全てリセットされた初期状態となる。
【００１７】更に、クロックｂが順次与えられて記憶手
段２のｎ個のメモリセルＭ１〜Ｍｎを通してデータを遅
延させる動作の実行中でも、書き込みタイミング付与手
段３のｎ個のラッチのうちの上記特定のラッチの出力Ｗ
ｎがセットされることによってＡＮＤゲート８が開く毎
に、他の（２×ｎ−１）個のラッチの出力Ｗ１〜Ｗｎ−
１，Ｒ１〜Ｒｎが全てクロックｂに同期してリセットさ
れる。したがって、読み出しタイミング付与手段１及び
書き込みタイミング付与手段３を構成する２×ｎ個のラ
ッチの出力のうちいずれかのラッチの出力がノイズ等の
原因によりセットされる結果複数のラッチの出力が同時
にセットされた異常状態に立ち至った場合でも、外部初
期化入力ａを再度与えなくとも上記特定のラッチの出力
Ｗｎがセットされた時点で全てのラッチの出力が正常状
態へ自動復帰する。
段２のｎ個のメモリセルＭ１〜Ｍｎを通してデータを遅
延させる動作の実行中でも、書き込みタイミング付与手
段３のｎ個のラッチのうちの上記特定のラッチの出力Ｗ
ｎがセットされることによってＡＮＤゲート８が開く毎
に、他の（２×ｎ−１）個のラッチの出力Ｗ１〜Ｗｎ−
１，Ｒ１〜Ｒｎが全てクロックｂに同期してリセットさ
れる。したがって、読み出しタイミング付与手段１及び
書き込みタイミング付与手段３を構成する２×ｎ個のラ
ッチの出力のうちいずれかのラッチの出力がノイズ等の
原因によりセットされる結果複数のラッチの出力が同時
にセットされた異常状態に立ち至った場合でも、外部初
期化入力ａを再度与えなくとも上記特定のラッチの出力
Ｗｎがセットされた時点で全てのラッチの出力が正常状
態へ自動復帰する。
【００１８】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１９】図１は、本発明の実施例に係る遅延装置を
示す回路図である。同図において、１はｎ段の読み出し
アドレス用Ｄ−ラッチ群、２はｎビットのＦＩＦＯメモ
リを構成するメモリセル群（Ｍ１〜Ｍｎ）、３はｎ段の
書き込みアドレス用Ｄ−ラッチ群である。読み出しアド
レス用Ｄ−ラッチ群１はいずれもリセット端子付きであ
る。また、書き込みアドレス用Ｄ−ラッチ群３のうち、
１段目〜（ｎ−１）段目の書き込みアドレス用Ｄ−ラッ
チ群４はいずれもセット端子及びリセット端子付き、ｎ
段目の書き込みアドレス用Ｄ−ラッチ５はセット端子付
きである。ただし、１段目〜（ｎ−１）段目の書き込み
アドレス用Ｄ−ラッチ群４のセット端子とリセット端子
との双方を有する（ｎ−１）個のＤ−ラッチは、セット
端子とリセット端子とが同時にアクティブになるとセッ
トが優先するものである。読み出しアドレス用Ｄ−ラッ
チ群１のｎ個のラッチと書き込みアドレス用Ｄ−ラッチ
群３のｎ個のラッチとは、順次交互かつ１つのループを
形成するように入出力間が縦続接続されている。
示す回路図である。同図において、１はｎ段の読み出し
アドレス用Ｄ−ラッチ群、２はｎビットのＦＩＦＯメモ
リを構成するメモリセル群（Ｍ１〜Ｍｎ）、３はｎ段の
書き込みアドレス用Ｄ−ラッチ群である。読み出しアド
レス用Ｄ−ラッチ群１はいずれもリセット端子付きであ
る。また、書き込みアドレス用Ｄ−ラッチ群３のうち、
１段目〜（ｎ−１）段目の書き込みアドレス用Ｄ−ラッ
チ群４はいずれもセット端子及びリセット端子付き、ｎ
段目の書き込みアドレス用Ｄ−ラッチ５はセット端子付
きである。ただし、１段目〜（ｎ−１）段目の書き込み
アドレス用Ｄ−ラッチ群４のセット端子とリセット端子
との双方を有する（ｎ−１）個のＤ−ラッチは、セット
端子とリセット端子とが同時にアクティブになるとセッ
トが優先するものである。読み出しアドレス用Ｄ−ラッ
チ群１のｎ個のラッチと書き込みアドレス用Ｄ−ラッチ
群３のｎ個のラッチとは、順次交互かつ１つのループを
形成するように入出力間が縦続接続されている。
【００２０】更に、６は初期化用Ｄ−ラッチ、７はバッ
ファ、８はＡＮＤゲートであり、これらはメモリセル群
２並びに読み出しアドレス用及び書き込みアドレス用の
Ｄ−ラッチ群１，３のための初期化手段９を構成するも
のである。１１は外部初期化入力端子、１２はクロック
入力端子、１３はデータ入力端子、１４はデータ出力端
子である。
ファ、８はＡＮＤゲートであり、これらはメモリセル群
２並びに読み出しアドレス用及び書き込みアドレス用の
Ｄ−ラッチ群１，３のための初期化手段９を構成するも
のである。１１は外部初期化入力端子、１２はクロック
入力端子、１３はデータ入力端子、１４はデータ出力端
子である。
【００２１】図２は、以上のように構成された本実施例
の遅延装置の動作を示したタイミングチャート図であ
る。同図を参照しながら、本実施例の遅延装置について
以下その動作を説明する。
の遅延装置の動作を示したタイミングチャート図であ
る。同図を参照しながら、本実施例の遅延装置について
以下その動作を説明する。
【００２２】まず、外部初期化入力端子１１を通して与
えられる外部初期化入力ａを、初期化用Ｄ−ラッチ６に
より、クロック入力端子１２を通して与えられる共通の
クロックｂに同期させる。外部初期化入力ａを“Ｈ”に
すると、初期化用Ｄ−ラッチ６のＱ出力ｃが“Ｈ”にな
り、ｎ段の書き込みアドレス用Ｄ−ラッチ群３の全ての
Ｑ出力Ｗ１〜Ｗｎがいずれも“Ｈ”に設定される。これ
により、データ入力端子１３を通して与えられるデータ
をメモリセル群２の全てのメモリセルＭ１〜Ｍｎに一括
して書き込むことができ、該メモリセル群２が初期化さ
れる。
えられる外部初期化入力ａを、初期化用Ｄ−ラッチ６に
より、クロック入力端子１２を通して与えられる共通の
クロックｂに同期させる。外部初期化入力ａを“Ｈ”に
すると、初期化用Ｄ−ラッチ６のＱ出力ｃが“Ｈ”にな
り、ｎ段の書き込みアドレス用Ｄ−ラッチ群３の全ての
Ｑ出力Ｗ１〜Ｗｎがいずれも“Ｈ”に設定される。これ
により、データ入力端子１３を通して与えられるデータ
をメモリセル群２の全てのメモリセルＭ１〜Ｍｎに一括
して書き込むことができ、該メモリセル群２が初期化さ
れる。
【００２３】次に、外部初期化入力ａを“Ｌ”にする
と、次のクロックｂのタイミングで、初期化用Ｄ−ラッ
チ６のＱ出力ｃが“Ｌ”になる一方で、バッファ７で遅
延を受けたクロックｄとセットされたｎ段目の書き込み
アドレス用Ｄ−ラッチ５のＱ出力Ｗｎとの論理積である
ＡＮＤゲート８の出力ｅにより、１段目〜（ｎ−１）段
目の書き込みアドレス用Ｄ−ラッチ群４のＱ出力Ｗ１〜
Ｗｎ−１とｎ段の読み出しアドレス用Ｄ−ラッチ群１の
Ｑ出力Ｒ１〜Ｒｎとがいずれもリセットされて“Ｌ”に
設定される。つまり、従来同様に、２×ｎ個のＤ−ラッ
チのＱ出力Ｒ１〜Ｒｎ，Ｗ１〜Ｗｎのうち、Ｗｎのみが
“Ｈ”で他は全て“Ｌ”の初期状態が設定されるのであ
る。
と、次のクロックｂのタイミングで、初期化用Ｄ−ラッ
チ６のＱ出力ｃが“Ｌ”になる一方で、バッファ７で遅
延を受けたクロックｄとセットされたｎ段目の書き込み
アドレス用Ｄ−ラッチ５のＱ出力Ｗｎとの論理積である
ＡＮＤゲート８の出力ｅにより、１段目〜（ｎ−１）段
目の書き込みアドレス用Ｄ−ラッチ群４のＱ出力Ｗ１〜
Ｗｎ−１とｎ段の読み出しアドレス用Ｄ−ラッチ群１の
Ｑ出力Ｒ１〜Ｒｎとがいずれもリセットされて“Ｌ”に
設定される。つまり、従来同様に、２×ｎ個のＤ−ラッ
チのＱ出力Ｒ１〜Ｒｎ，Ｗ１〜Ｗｎのうち、Ｗｎのみが
“Ｈ”で他は全て“Ｌ”の初期状態が設定されるのであ
る。
【００２４】更に１クロック後には、読み出しアドレス
用Ｄ−ラッチ群１のうちＷｎをＤ入力とする１段目のＤ
−ラッチのＱ出力Ｒ１が“Ｈ”になるとともに、Ｒｎを
Ｄ入力とするｎ段目の書き込みアドレス用Ｄ−ラッチ５
のＱ出力Ｗｎ自身は“Ｈ”から“Ｌ”に転じる。この
際、バッファ７の出力ｄのクロックｂに対する遅延量の
関係から、Ｗｎが“Ｈ”から“Ｌ”へ変化してもＡＮＤ
ゲート８の出力ｅは“Ｌ”を保持するので、一旦“Ｈ”
になった読み出しアドレス用Ｄ−ラッチ群１の１段目の
Ｄ−ラッチのＱ出力Ｒ１がリセットされて“Ｌ”に戻る
ことはない。このようにしてＲ１が“Ｈ”になると、メ
モリセル群２のうちの１段目のメモリセルＭ１に書き込
まれていたデータがデータ出力端子１４を通して読み出
される。
用Ｄ−ラッチ群１のうちＷｎをＤ入力とする１段目のＤ
−ラッチのＱ出力Ｒ１が“Ｈ”になるとともに、Ｒｎを
Ｄ入力とするｎ段目の書き込みアドレス用Ｄ−ラッチ５
のＱ出力Ｗｎ自身は“Ｈ”から“Ｌ”に転じる。この
際、バッファ７の出力ｄのクロックｂに対する遅延量の
関係から、Ｗｎが“Ｈ”から“Ｌ”へ変化してもＡＮＤ
ゲート８の出力ｅは“Ｌ”を保持するので、一旦“Ｈ”
になった読み出しアドレス用Ｄ−ラッチ群１の１段目の
Ｄ−ラッチのＱ出力Ｒ１がリセットされて“Ｌ”に戻る
ことはない。このようにしてＲ１が“Ｈ”になると、メ
モリセル群２のうちの１段目のメモリセルＭ１に書き込
まれていたデータがデータ出力端子１４を通して読み出
される。
【００２５】更に次の１クロック後には、書き込みアド
レス用Ｄ−ラッチ群３のうちＲ１をＤ入力とする１段目
のＤ−ラッチのＱ出力Ｗ１が“Ｈ”になり（Ｒ１自身は
“Ｌ”になる。）、データ入力端子１３を通してメモリ
セル群２のうちの１段目のメモリセルＭ１にデータが書
き込まれる。以後他のメモリセルＭ２〜Ｍｎについて、
以上の動作が繰り返される。
レス用Ｄ−ラッチ群３のうちＲ１をＤ入力とする１段目
のＤ−ラッチのＱ出力Ｗ１が“Ｈ”になり（Ｒ１自身は
“Ｌ”になる。）、データ入力端子１３を通してメモリ
セル群２のうちの１段目のメモリセルＭ１にデータが書
き込まれる。以後他のメモリセルＭ２〜Ｍｎについて、
以上の動作が繰り返される。
【００２６】したがって、例えばＷ１が“Ｈ”になるこ
とにより１段目のメモリセルＭ１に書き込まれたデータ
は、２×ｎクロック後にＲ１が再び“Ｈ”になることに
より読み出される。他のメモリセルＭ２〜Ｍｎについて
も同様である。つまり、データ入力端子１３を通してメ
モリセル群２に与えられたデータは、２×ｎクロック分
の遅延を受けてデータ出力端子１４から出力されるので
ある。しかも、この遅延動作の実行中でも、ｎ段目の書
き込みアドレス用Ｄ−ラッチ５のＱ出力Ｗｎがセットさ
れる毎にＡＮＤゲート８が開き、他の（２×ｎ−１）個
のＤ−ラッチのＱ出力Ｗ１〜Ｗｎ−１，Ｒ１〜Ｒｎが全
てクロックｂに同期してリセットされる。したがって、
読み出しアドレス用及び書き込みアドレス用の両Ｄ−ラ
ッチ群１，３を構成する２×ｎ個のＤ−ラッチのＱ出力
Ｒ１〜Ｒｎ，Ｗ１〜ＷｎのうちいずれかのＤ−ラッチの
出力がノイズ等の原因によりセットされる結果、複数の
Ｄ−ラッチのＱ出力が同時に“Ｈ”になった異常状態に
立ち至った場合でも、外部初期化入力ａを再度与えなく
ともｎ段目の書き込みアドレス用Ｄ−ラッチ５のＱ出力
Ｗｎがセットされた時点で全てのＤ−ラッチの出力が正
常状態へ自動復帰する。
とにより１段目のメモリセルＭ１に書き込まれたデータ
は、２×ｎクロック後にＲ１が再び“Ｈ”になることに
より読み出される。他のメモリセルＭ２〜Ｍｎについて
も同様である。つまり、データ入力端子１３を通してメ
モリセル群２に与えられたデータは、２×ｎクロック分
の遅延を受けてデータ出力端子１４から出力されるので
ある。しかも、この遅延動作の実行中でも、ｎ段目の書
き込みアドレス用Ｄ−ラッチ５のＱ出力Ｗｎがセットさ
れる毎にＡＮＤゲート８が開き、他の（２×ｎ−１）個
のＤ−ラッチのＱ出力Ｗ１〜Ｗｎ−１，Ｒ１〜Ｒｎが全
てクロックｂに同期してリセットされる。したがって、
読み出しアドレス用及び書き込みアドレス用の両Ｄ−ラ
ッチ群１，３を構成する２×ｎ個のＤ−ラッチのＱ出力
Ｒ１〜Ｒｎ，Ｗ１〜ＷｎのうちいずれかのＤ−ラッチの
出力がノイズ等の原因によりセットされる結果、複数の
Ｄ−ラッチのＱ出力が同時に“Ｈ”になった異常状態に
立ち至った場合でも、外部初期化入力ａを再度与えなく
ともｎ段目の書き込みアドレス用Ｄ−ラッチ５のＱ出力
Ｗｎがセットされた時点で全てのＤ−ラッチの出力が正
常状態へ自動復帰する。
【００２７】なお、本実施例ではｎ段の書き込みアドレ
ス用Ｄ−ラッチ群３のうちの最終段であるｎ段目の書き
込みアドレス用Ｄ−ラッチ５のＱ出力Ｗｎに基づいて残
りの（２×ｎ−１）個のＤ−ラッチのＱ出力をリセット
していたが、該書き込みアドレス用Ｄ−ラッチ群３のう
ちの他の段のＤ−ラッチのＱ出力Ｗｉ（１≦ｉ≦ｎ−
１）に基づいて残りの全Ｄ−ラッチのＱ出力をリセット
する構成を採用してもよい。
ス用Ｄ−ラッチ群３のうちの最終段であるｎ段目の書き
込みアドレス用Ｄ−ラッチ５のＱ出力Ｗｎに基づいて残
りの（２×ｎ−１）個のＤ−ラッチのＱ出力をリセット
していたが、該書き込みアドレス用Ｄ−ラッチ群３のう
ちの他の段のＤ−ラッチのＱ出力Ｗｉ（１≦ｉ≦ｎ−
１）に基づいて残りの全Ｄ−ラッチのＱ出力をリセット
する構成を採用してもよい。
【００２８】
【発明の効果】以上説明してきたとおり本発明によれ
ば、ｎ段の書き込みアドレス用ラッチ群を利用してｎ段
のメモリセル群の初期化を実現するとともに該ｎ段の書
き込みアドレス用ラッチ群のうちの１つのラッチの出力
を利用してｎ段の読み出しアドレス用ラッチ群を含む他
の（２×ｎ−１）個のラッチをリセットする構成を採用
したので、メモリセル群の一括初期化と書き込みアドレ
ス用及び読み出しアドレス用の２×ｎ個のラッチの一括
初期化とを簡単な回路で実現するとともに、該書き込み
アドレス用及び読み出しアドレス用の全ラッチの出力の
正常状態への自動復帰を実現することができる。
ば、ｎ段の書き込みアドレス用ラッチ群を利用してｎ段
のメモリセル群の初期化を実現するとともに該ｎ段の書
き込みアドレス用ラッチ群のうちの１つのラッチの出力
を利用してｎ段の読み出しアドレス用ラッチ群を含む他
の（２×ｎ−１）個のラッチをリセットする構成を採用
したので、メモリセル群の一括初期化と書き込みアドレ
ス用及び読み出しアドレス用の２×ｎ個のラッチの一括
初期化とを簡単な回路で実現するとともに、該書き込み
アドレス用及び読み出しアドレス用の全ラッチの出力の
正常状態への自動復帰を実現することができる。
【図１】本発明の一実施例の遅延装置の回路図である。
【図２】図１の遅延装置の動作を説明するためのタイム
チャート図である。
チャート図である。
【図３】従来の遅延装置の回路図である。
１ 読み出しアドレス用Ｄ−ラッチ群（読み出しタイ
ミング付与手段） ２ メモリセル群（記憶手段） ３ 書き込みアドレス用Ｄ−ラッチ群（書き込みタイ
ミング付与手段） ４ １段目〜（ｎ−１）段目の書き込みアドレス用Ｄ
−ラッチ群 ５ ｎ段目の書き込みアドレス用Ｄ−ラッチ（特定の
ラッチ） ６ 初期化用Ｄ−ラッチ（初期化用ラッチ） ７ バッファ ８ ＡＮＤゲート ９ 初期化手段 １１ 外部初期化入力端子 １２ クロック入力端子 １３ データ入力端子 １４ データ出力端子
ミング付与手段） ２ メモリセル群（記憶手段） ３ 書き込みアドレス用Ｄ−ラッチ群（書き込みタイ
ミング付与手段） ４ １段目〜（ｎ−１）段目の書き込みアドレス用Ｄ
−ラッチ群 ５ ｎ段目の書き込みアドレス用Ｄ−ラッチ（特定の
ラッチ） ６ 初期化用Ｄ−ラッチ（初期化用ラッチ） ７ バッファ ８ ＡＮＤゲート ９ 初期化手段 １１ 外部初期化入力端子 １２ クロック入力端子 １３ データ入力端子 １４ データ出力端子
Claims (1)
- 【請求項１】 各々１ビットのデータを記憶するための
書き込み及び読み出しが可能なｎ個（ｎは２以上の整
数）のメモリセルを有する記憶手段と、 各々共通のクロックに同期して順次入力を保持出力し、
かつ各々の出力が前記記憶手段のｎ個のメモリセルの各
々へデータの書き込みタイミングを与えるために供給さ
れるｎ個のラッチを有する書き込みタイミング付与手段
と、 各々前記共通のクロックに同期して順次入力を保持出力
し、かつ各々の出力が前記記憶手段のｎ個のメモリセル
の各々へデータの読み出しタイミングを与えるために供
給される他のｎ個のラッチを有する読み出しタイミング
付与手段とを備え、 前記書き込みタイミング付与手段のｎ個のラッチのうち
のｉ（１≦ｉ≦ｎ−１）段目のラッチの出力は前記読み
出しタイミング付与手段のｎ個のラッチのうちの（ｉ＋
１）段目のラッチに入力として与えられ、かつ前記書き
込みタイミング付与手段のｎ段目のラッチの出力は前記
読み出しタイミング付与手段の１段目のラッチに入力と
して与えられ、かつ前記読み出しタイミング付与手段の
ｎ個のラッチのうちのｊ（１≦ｊ≦ｎ）段目のラッチの
出力は前記書き込みタイミング付与手段のｎ個のラッチ
のうちのｊ段目のラッチに入力として与えられて、前記
記憶手段のｎ個のメモリセルの各々に対して順次データ
の読み出しに引き続いてデータの書き込みが行われる遅
延装置において、 前記読み出しタイミング付与手段のｎ個のラッチは各々
リセット端子を、前記書き込みタイミング付与手段のｎ
個のラッチのうちの特定の１つのラッチはセット端子
を、該書き込みタイミング付与手段のｎ個のラッチのう
ちの該特定のラッチを除く他の全てのラッチは各々セッ
ト端子とリセット端子との双方をそれぞれ有し、 外部初期化入力が与えられ、かつ前記共通のクロックに
同期して保持した該外部初期化入力が前記書き込みタイ
ミング付与手段のｎ個のラッチの各々のセット端子に与
えられる初期化用ラッチと、 前記共通のクロックを遅延させるためのバッファと、 前記書き込みタイミング付与手段のｎ個のラッチのうち
の前記特定のラッチの出力と前記バッファの出力との論
理積出力を、該書き込みタイミング付与手段のｎ個のラ
ッチのうちの該特定のラッチを除く他の全てのラッチと
前記読み出しタイミング付与手段のｎ個のラッチとの各
々のリセット端子に与えるためのＡＮＤゲートとを有す
る初期化手段を更に備えたことを特徴とする遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272718A JPH05114840A (ja) | 1991-10-21 | 1991-10-21 | 遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272718A JPH05114840A (ja) | 1991-10-21 | 1991-10-21 | 遅延装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114840A true JPH05114840A (ja) | 1993-05-07 |
Family
ID=17517822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3272718A Withdrawn JPH05114840A (ja) | 1991-10-21 | 1991-10-21 | 遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1983001403A1 (en) * | 1981-10-19 | 1983-04-28 | Johnson, Romain, H. | Die forming method and machine |
-
1991
- 1991-10-21 JP JP3272718A patent/JPH05114840A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1983001403A1 (en) * | 1981-10-19 | 1983-04-28 | Johnson, Romain, H. | Die forming method and machine |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |