JPH07175648A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は簡単なハードウェア構成により制御記
憶装置の記憶容量を削減することを目的とする。 【構成】圧縮されたマイクロプログラムを格納する制御
記憶装置１と、制御記憶装置１から読み出されたマイク
ロプログラムを一時的に格納するマイクロ命令レジスタ
２と、マイクロプログラムの各フィールドが有効である
か否かを示す有効フラグ２５ないし２８と、これら有効
フラグに基づいて圧縮されたマイクロプログラムを伸張
する手段（セレクタ３１ないし３３およびＡＮＤゲート
４１ないし４４）とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプログラムを
実行する情報処理装置に関し、特に水平型マイクロプロ
グラムを実行するマイクロプログラム制御装置に関す
る。

【０００２】

【従来の技術】最近の大型情報処理装置では、処理を高
速化するため複数のマイクロ命令を１ステップで実行す
る水平型マイクロプログラムを用いている。

【０００３】このような情報処理装置では、処理の並列
度を高めるために、制御記憶装置に格納するマイクロプ
ログラムの１ステップ当たりのビット幅を増加させる傾
向にある。

【０００４】また、上記情報処理装置では、演算実行制
御だけでなく、例えば例外処理制御等のあらゆる制御を
行うため、制御記憶装置に格納するマイクロプログラム
のステップ数も増加する傾向にある。

【０００５】このように、上記情報処理装置では、マイ
クロプログラム自体の容量が増加するため、マイクロプ
ログラムを格納する制御記憶装置自体の容量を大きくす
ることになり、上記情報処理装置を小型にすることが困
難となっている。

【０００６】このような情報処理装置の問題点を解決す
るため、従来いくつかの提案がなされている。

【０００７】図３を参照すると、第１の従来技術（実開
昭６２−１７５３５２号公報参照）には、マイクロプロ
グラムを構成するマイクロ命令を格納する制御記憶装置
３１と、制御記憶装置３１に対するアドレス情報を格納
するアドレスレジスタ３２と、制御記憶装置３１から読
み出されたマイクロ命令を一時的に格納するバッファレ
ジスタ３３と、制御記憶装置３１に対するアドレス情報
から制御情報を生成する制御信号生成回路３４と、制御
信号生成回路３４で生成された制御情報を一時的に格納
する複数のレジスタ３５と、制御信号生成回路３４で生
成された制御情報と制御記憶装置３１に格納されている
マイクロプログラム内の制御情報とを合成して作られた
制御情報を受信する複数のハードウェア３６とを備えた
装置が開示されている。

【０００８】図４を参照すると、第２の従来技術（特開
平１−９６７３３号公報）には、水平型マイクロプログ
ラムを構成する水平型マイクロ命令を、次命令のアドレ
スを示すネクストアドレスと、各命令で一部異なるフィ
ールドと、各命令で重複するフィールドとに分けて、ネ
クストアドレスを格納する第１のメモリ４１と、この第
１のメモリ４１に対するアドレス情報を格納するアドレ
スレジスタ４２と、各命令で一部異なるフィールドを格
納する第２のメモリ４３と、各命令で重複するフィール
ドを格納する第３のメモリ４４と、第２のメモリ４３か
ら読み出したフィールド情報を格納するレジスタ４５
と、第３のメモリ４４から読み出したフィールド情報を
格納するレジスタ４６とを備え、マイクロ命令を複数の
メモリに階層的に格納する装置が開示されている。

【０００９】

【発明が解決しようとする課題】この第１の従来技術で
は、制御記憶装置に対するアドレス情報から制御情報を
生成するため、制御記憶装置のアドレス割付が制限され
ることになり、マイクロプログラムを設計する際の柔軟
さがないという問題点がある。

【００１０】また、上記第２の従来技術では、マイクロ
プログラムが階層構造になっているため、各メモリから
制御情報を読み出すのに時間がかかり、情報処理装置全
体の性能を低下させるという問題点がある。

【００１１】本発明は、上記問題点を解消するととも
に、制御記憶装置の記憶容量を削減するマイクロプログ
ラム制御装置を提供することを目的としている。

【００１２】

【課題を解決するための手段】本発明のマイクロプログ
ラム制御装置は、前記各フィールドが有効であるか否か
を示す情報に基づいて、前記情報が有効であるフィール
ドのマイクロ命令および前記情報から成る圧縮命令を格
納する記憶手段と、前記記憶手段から読み出した前記圧
縮命令を前記情報に基づいて伸張する手段とを備えてい
る。

【００１３】

【作用】一般に水平型マイクロプログラムは、各ステッ
プにおいて全フィールドを使用することは少ないため、
マイクロ命令が定義されていないフィールド、すなわち
未使用フィールドが多く存在する。

【００１４】本発明は、この点に着目し、制御記憶装置
に書き込む場合未使用フィールドを省略して格納すると
ともに、制御記憶装置から読み出す場合未使用フィール
ドを元の状態に戻すことにより、制御記憶装置の容量を
削減しようとするものである。

【実施例】本発明を図面を参照して詳細に説明する。

【００１５】図１を参照すると、本発明の一実施例は、
制御記憶装置１と、マイクロ命令レジスタ２と、複数の
セレクタ３１ないし３３と、複数のＡＮＤゲート４１な
いし４４と、複数のデコーダ５１ないし５４とから構成
される。

【００１６】制御記憶装置１は、圧縮されたマイクロプ
ログラムが格納されている。

【００１７】このマイクロプログラムの圧縮の様子を図
２を参照して説明する。

【００１８】今、マイクロプログラムの１ステップが、
第１のフィールド２１、第２のフィールド２２、第３の
フィールド２３および第４のフィールドからなる４つの
フィールドで構成されていると仮定する。

【００１９】また、第１のフィールド２１および第３の
フィールド２３にはそれぞれマイクロ命令Ａおよびマイ
クロ命令Ｂが定義されているとともに、第２のフィール
ド２２および第４のフィールドは未使用であると仮定す
る。

【００２０】本実施例では、各フィールドに対応する有
効フラグを設けて、マイクロプログラム内に未使用フィ
ールドが存在する場合、該当するフィールドの有効フラ
グを無効にセットする。

【００２１】ここで、各フィールドに有効フラグは、
“１”のとき有効を、“０”のとき無効を表している。

【００２２】図２に示した例の場合、第１のフィールド
２１および第３のフィールドはマイクロ命令が定義され
ているので、対応する有効フラグ２５および２７は
“１”にセットされ、第２のフィールド２２および第４
のフィールド２４は未使用なので、対応する有効フラグ
２６および２８は“０”にセットされる。

【００２３】すなわち、制御記憶装置１には、複数の有
効フラグ２５ないし２８と、第１のフィールド２１およ
び第３のフィールド２３にそれぞれ定義されているマイ
クロ命令Ａおよびマイクロ命令Ｂとが一緒に格納され、
未使用の第２のフィールド２２および第４のフィールド
２４は削除される。

【００２４】このようなマイクロプログラムの各ステッ
プに対する圧縮は、マイクロプログラムの設計完了と同
時に行われる。

【００２５】次に、本実施例の動作について図面を参照
して詳細に説明する。

【００２６】制御記憶装置１から読み出された有効フラ
グ２５ないし２８およびマイクロ命令ＡおよびＢは、マ
イクロ命令レジスタ２に格納される。

【００２７】ここで、マイクロ命令レジスタ２は、全フ
ィールドが有効な場合でも格納できるビット幅を有して
いる。

【００２８】マイクロ命令レジスタ２に格納された第１
のフィールド２１に対応する有効フラグ２５は、信号線
２１１を介してＡＮＤゲート４１に供給されるととも
に、セレクタ３１ないし３３に選択信号として供給され
る。

【００２９】第２のフィールド２２に対応する有効フラ
グ２６は、信号線２１２を介してＡＮＤゲート４２に供
給されるとともに、セレクタ３２および３３に選択信号
として供給される。

【００３０】第３のフィールド２３に対応する有効フラ
グ２７は、信号線２１３を介してＡＮＤゲート４３に供
給されるとともに、セレクタ３３に選択信号として供給
される。

【００３１】第４のフィールド２４に対応する有効フラ
グ２８は、信号線２１４を介してＡＮＤゲート４４に供
給される。

【００３２】セレクタ３１は、第１のフィールド２１に
対応する有効フラグ２５が“１”の場合、信号線２０２
のデータを選択し、有効フラグ２５が“０”の場合、信
号線２０１のデータを選択してＡＮＤゲート４２に出力
する。ここで、第２のフィールド２２に対応する有効フ
ラグ２６が“０”の場合、ＡＮＤゲート４２でセレクタ
３１の出力は抑止される。

【００３３】セレクタ３２は、第１のフィールド２１お
よび第２のフィールド２２に対応する有効フラグ２５お
よび２６に基づいて、信号線２０１、２０２および２０
３のいずれかのデータを選択し、ＡＮＤゲート４３に出
力する。ここで、第３のフィールド２３に対応する有効
フラグ２７が“０”の場合、ＡＮＤゲート４３でセレク
タ３２の出力は抑止される。

【００３４】セレクタ３３は、第１のフィールド２１、
第２のフィールド２２および第３のフィールド２３に対
応する有効フラグ２５、２６および２７に基づいて、信
号線２０１、２０２、２０３および２０４のいずれかの
データを選択し、ＡＮＤゲート４４に出力する。ここ
で、第４のフィールド２４に対応する有効フラグ２８が
“０”の場合、ＡＮＤゲート４４でセレクタ３３の出力
は抑止される。

【００３５】第１のフィールド２１のデータは、信号線
２０１を介して直接ＡＮＤゲート４１に供給され、この
第１のフィールドに対応する有効フラグ２８が“０”の
場合、ＡＮＤゲート４１で信号線２０１の出力は抑止さ
れる。

【００３６】ＡＮＤゲート４１ないし４４から出力され
るデータは、それぞれデコーダ５１ないし５４で解析さ
れ、それぞれマイクロ命令を実行するための制御信号５
０１ないし５０４として出力される。

【００３７】このような動作を繰り返してマイクロプロ
グラムの伸張が行われる。

【００３８】

【発明の効果】以上説明したように、本発明のマイクロ
プログラム制御装置は、マイクロプログラムを圧縮して
制御記憶装置に格納し、読み出す際に伸張するため、マ
イクロプログラム１ステップのフィールド分割方法が同
一であれば、制御記憶装置の容量を小さくすることがで
き、この結果、情報処理装置を小型化することができ
る。

【００３９】また、同一容量の制御記憶装置でもフィー
ルドの数を増やして並列度を上げることができ、この結
果、マイクロプログラムの設計が柔軟になり、情報処理
装置全体の性能を向上させることができる。

【００４０】さらに、簡単なハードウェアで実現できる
ため、マイクロ命令処理動作を高速化できるとともに、
制御記憶装置のアドレス割付に対する制約がないため、
マイクロプログラムの設計を容易に行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図。

【図２】本実施例のマイクロプログラム圧縮動作の説明
図。

【図３】第１の従来技術のブロック図。

【図４】第２の従来技術のブロック図。

【符号の説明】

１ 制御記憶装置 ２ マイクロ命令レジスタ ２１〜２４ フィールド ２５〜２８ 有効フラグ ３１〜３３ セレクタ ４１〜４４ ＡＮＤゲート ５１〜５４ デコーダ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のフィールドから構成され、該各フ
   ィールドにマイクロ命令が定義される水平型マイクロプ
   ログラムを実行する情報処理装置において、前記各フィ
   ールドが有効であるか否かを示す情報に基づいて、該情
   報が有効であるフィールドのマイクロ命令および前記情
   報から成る圧縮命令を格納する記憶手段と、 前記記憶手段から読み出した前記圧縮命令を前記情報に
   基づいて伸張する手段とを備えたことを特徴とするマイ
   クロプログラム制御装置。