JPH05298086A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05298086A JPH05298086A JP8435692A JP8435692A JPH05298086A JP H05298086 A JPH05298086 A JP H05298086A JP 8435692 A JP8435692 A JP 8435692A JP 8435692 A JP8435692 A JP 8435692A JP H05298086 A JPH05298086 A JP H05298086A
- Authority
- JP
- Japan
- Prior art keywords
- control memory
- main control
- read
- sub
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- Prior art date
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- 238000001514 detection method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 2
Abstract
(57)【要約】
【目的】マイクロプログラムの変更が可能な制御記憶の
ゲート量を小さくする。 【構成】主制御記憶１はＲＯＭで構成され、マイクロ命
令から構成される主マイクロプログラムが格納されてい
る。副制御記憶２はＲＡＭで構成され、マイクロ命令と
主制御記憶１のアドレスから構成される副マイクロプロ
グラムが格納されている。副制御記憶２から読出された
主制御記憶１のアドレスは、アドレスレジスタ３が保持
するアドレスとアドレス一致検出回路５で比較され、セ
レクタ４は、一致が検出されない場合は主制御記憶１の
マイクロ命令を選択し、また一致が検出された場合は副
制御記憶２のマイクロ命令を選択する。
ゲート量を小さくする。 【構成】主制御記憶１はＲＯＭで構成され、マイクロ命
令から構成される主マイクロプログラムが格納されてい
る。副制御記憶２はＲＡＭで構成され、マイクロ命令と
主制御記憶１のアドレスから構成される副マイクロプロ
グラムが格納されている。副制御記憶２から読出された
主制御記憶１のアドレスは、アドレスレジスタ３が保持
するアドレスとアドレス一致検出回路５で比較され、セ
レクタ４は、一致が検出されない場合は主制御記憶１の
マイクロ命令を選択し、また一致が検出された場合は副
制御記憶２のマイクロ命令を選択する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプログラムを用
いた情報処理装置の制御記憶に関する。
いた情報処理装置の制御記憶に関する。
【０００２】
【従来の技術】近年の大型情報処理装置では、高速化の
ため複数のマイクロ命令を１ステップで実行する水平型
マイクロプログラム方式が用いられているが、さらに並
列度を高めるためにマイクロプログラム１ステップ当り
のビット幅が増加する傾向にある。
ため複数のマイクロ命令を１ステップで実行する水平型
マイクロプログラム方式が用いられているが、さらに並
列度を高めるためにマイクロプログラム１ステップ当り
のビット幅が増加する傾向にある。
【０００３】また、演算の実行だけでなく、例えば例外
処理など、さまざまな制御をマイクロプログラムで行う
ために、マイクロプログラムのステップ数も増加する傾
向にある。このようにマイクロプログラムの容量が増加
するため、マイクロプログラムを格納する制御記憶も大
型化している。
処理など、さまざまな制御をマイクロプログラムで行う
ために、マイクロプログラムのステップ数も増加する傾
向にある。このようにマイクロプログラムの容量が増加
するため、マイクロプログラムを格納する制御記憶も大
型化している。
【０００４】従来のこの主の制御記憶はＲＯＭ（リード
オンメモリ）またはＲＡＭ（ランダムアクセスメモリ）
で構成される。制御記憶をＲＯＭで構成すると、ゲート
量が小さくなり、またＲＡＭで構成すると、マイクロプ
ログラムの変更が容易になるという利点がある。
オンメモリ）またはＲＡＭ（ランダムアクセスメモリ）
で構成される。制御記憶をＲＯＭで構成すると、ゲート
量が小さくなり、またＲＡＭで構成すると、マイクロプ
ログラムの変更が容易になるという利点がある。
【０００５】
【発明が解決しようとする課題】上述した従来のＲＯＭ
で構成された制御記憶では、マイクロプログラムが固定
されてしまい、ダイナミックマイクロプログラミング等
が不可能となる問題点があった。また、ＲＡＭで構成さ
れた制御記憶では、ゲート量が大きいため、制御記憶を
ＬＳＩに内蔵することが困難となり、装置の小型化の妨
げとなってしまうという問題点があった。
で構成された制御記憶では、マイクロプログラムが固定
されてしまい、ダイナミックマイクロプログラミング等
が不可能となる問題点があった。また、ＲＡＭで構成さ
れた制御記憶では、ゲート量が大きいため、制御記憶を
ＬＳＩに内蔵することが困難となり、装置の小型化の妨
げとなってしまうという問題点があった。
【０００６】
【課題を解決するための手段】本発明の装置は、マイク
ロ命令から構成される主マイクロプログラムを格納する
ＲＯＭで構成される主制御記憶と、マイクロ命令と前記
主制御記憶のアドレスとで構成される副マイクロプログ
ラムを格納するＲＡＭで構成され、かつそのアドレスが
前記主制御記憶のいずれかのアドレスと対応づけられて
おり、前記主制御記憶と同時に読み出される副制御記憶
と、前記主制御記憶のアドレスと前記副制御記憶から読
み出された主制御記憶のアドレスとを比較するアドレス
一致検出手段と、この比較の結果、一致が検出されない
場合には前記主制御記憶から読み出されたマイクロ命令
を選択し、また一致が検出された場合には前記副制御記
憶から読み出されたマイクロ命令を選択する選択手段と
を有することを特徴とする。
ロ命令から構成される主マイクロプログラムを格納する
ＲＯＭで構成される主制御記憶と、マイクロ命令と前記
主制御記憶のアドレスとで構成される副マイクロプログ
ラムを格納するＲＡＭで構成され、かつそのアドレスが
前記主制御記憶のいずれかのアドレスと対応づけられて
おり、前記主制御記憶と同時に読み出される副制御記憶
と、前記主制御記憶のアドレスと前記副制御記憶から読
み出された主制御記憶のアドレスとを比較するアドレス
一致検出手段と、この比較の結果、一致が検出されない
場合には前記主制御記憶から読み出されたマイクロ命令
を選択し、また一致が検出された場合には前記副制御記
憶から読み出されたマイクロ命令を選択する選択手段と
を有することを特徴とする。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】本発明の第１の実施例のブロック図を示す
図１を参照すると、本実施例は、主制御記憶１，副制御
記憶２，アドレスレジスタ３，セレクタ４およびアドレ
ス一致検出回路５からなる。
図１を参照すると、本実施例は、主制御記憶１，副制御
記憶２，アドレスレジスタ３，セレクタ４およびアドレ
ス一致検出回路５からなる。
【０００９】主制御記憶１はＲＯＭで構成されている。
主制御記憶１中に記憶された主マイクロプログラムを構
成するマイクロ命令は、アドレスレジスタ３に記憶され
たアドレスに従って読出され、セレクタ４を経て実行に
移される。
主制御記憶１中に記憶された主マイクロプログラムを構
成するマイクロ命令は、アドレスレジスタ３に記憶され
たアドレスに従って読出され、セレクタ４を経て実行に
移される。
【００１０】副制御記憶２はＲＡＭで構成されている。
副制御記憶２中にはマイクロ命令と主制御記憶１のアド
レスとで構成される副マイクロプログラムが格納されて
いる。この副制御記憶２へのアクセスはアドレスレジス
タ３に記憶されたアドレスの一部を用いて行われ、主制
御記憶１の全てのアドレスが、副制御記憶２のいずれか
のアドレスに対応づけられている。
副制御記憶２中にはマイクロ命令と主制御記憶１のアド
レスとで構成される副マイクロプログラムが格納されて
いる。この副制御記憶２へのアクセスはアドレスレジス
タ３に記憶されたアドレスの一部を用いて行われ、主制
御記憶１の全てのアドレスが、副制御記憶２のいずれか
のアドレスに対応づけられている。
【００１１】副制御記憶２の読出しは、主制御記憶１の
読出しと同時に行われる。副制御記憶２から読出された
主制御記憶１のアドレスは、アドレスレジスタ３に格納
されたアドレスとアドレス一致検出回路５で比較され、
この比較結果がセレクタ４のセレクト信号となる。ま
た、副制御記憶２から読出されたマイクロ命令はセレク
タ４に入力される。
読出しと同時に行われる。副制御記憶２から読出された
主制御記憶１のアドレスは、アドレスレジスタ３に格納
されたアドレスとアドレス一致検出回路５で比較され、
この比較結果がセレクタ４のセレクト信号となる。ま
た、副制御記憶２から読出されたマイクロ命令はセレク
タ４に入力される。
【００１２】アドレス一致検出回路５で一致が検出する
と、セレクタ４は副制御記憶２のマイクロ命令を選択
し、一致が検出されない場合には主制御記憶１のマイク
ロを選択する。
と、セレクタ４は副制御記憶２のマイクロ命令を選択
し、一致が検出されない場合には主制御記憶１のマイク
ロを選択する。
【００１３】従って主制御記憶１に格納された主マイク
ロプログラムの変更を行う場合には、変更するステップ
の主制御記憶１のアドレスと変更後のマイクロ命令とを
副制御記憶２に格納すればよい。大容量ＲＯＭと小容量
ＲＡＭを本実施例のように組合わせることにより、マイ
クロプログラムの変更を可能としつつ、ゲート量を小さ
くすることが出来る。
ロプログラムの変更を行う場合には、変更するステップ
の主制御記憶１のアドレスと変更後のマイクロ命令とを
副制御記憶２に格納すればよい。大容量ＲＯＭと小容量
ＲＡＭを本実施例のように組合わせることにより、マイ
クロプログラムの変更を可能としつつ、ゲート量を小さ
くすることが出来る。
【００１４】本発明の第２の実施例のフロック図を示す
図２を参照すると、本実施例は、第１の実施例における
アドレス一致検出回路５の代りに有効フラグ記憶回路６
が設けられている。副制御記憶２０にはマイクロ命令か
ら構成される副マイクロプログラムが格納されている。
図２を参照すると、本実施例は、第１の実施例における
アドレス一致検出回路５の代りに有効フラグ記憶回路６
が設けられている。副制御記憶２０にはマイクロ命令か
ら構成される副マイクロプログラムが格納されている。
【００１５】有効フラグ記憶回路６には主制御記憶１の
各ステップが有効か無効かを示す有効フラグが記憶され
ており、本実施例では１ビット×主制御記憶のステップ
数のＲＡＭで実現している。
各ステップが有効か無効かを示す有効フラグが記憶され
ており、本実施例では１ビット×主制御記憶のステップ
数のＲＡＭで実現している。
【００１６】この有効フラグ記憶回路６へのアクセス
は、主制御記憶１へのアクセスと同時に、同一アドレス
で行われ、読出された有効フラグはセレクタ４のセレク
ト信号となる。セレクタ４では有効フラグが有効を示す
場合には主制御記憶１のマイクロ命令が選択され、有効
フラグが無効を示す場合には副制御記憶２のマイクロ命
令が選択される。
は、主制御記憶１へのアクセスと同時に、同一アドレス
で行われ、読出された有効フラグはセレクタ４のセレク
ト信号となる。セレクタ４では有効フラグが有効を示す
場合には主制御記憶１のマイクロ命令が選択され、有効
フラグが無効を示す場合には副制御記憶２のマイクロ命
令が選択される。
【００１７】従って主制御記憶１に格納された主マイク
ロプログラムの変更を行う場合には、変更するステップ
の有効フラグを無効にセットし、変更後のマイクロ命令
を副制御記憶２に格納すればよい。このようにしてマイ
クロプログラムの変更を可能としつつ、ゲート量を小さ
くすることが出来る。
ロプログラムの変更を行う場合には、変更するステップ
の有効フラグを無効にセットし、変更後のマイクロ命令
を副制御記憶２に格納すればよい。このようにしてマイ
クロプログラムの変更を可能としつつ、ゲート量を小さ
くすることが出来る。
【００１８】特に、本実施例では副制御記憶２に主制御
記憶１のアドレスを格納する必要がないので、副制御記
憶２のビット幅を小さくすることが出来、副制御記憶２
のステップ数が比較的多い場合にはゲート量削減の効果
が大きくなる。
記憶１のアドレスを格納する必要がないので、副制御記
憶２のビット幅を小さくすることが出来、副制御記憶２
のステップ数が比較的多い場合にはゲート量削減の効果
が大きくなる。
【００１９】本発明の第３の実施例のブロック図を示す
図３を参照すると、本実施例は、主制御記憶１，副制御
記憶２，アドレスレジスタ３，セレクタ４，有効フラグ
記憶回路６、デコーダ７からなる。
図３を参照すると、本実施例は、主制御記憶１，副制御
記憶２，アドレスレジスタ３，セレクタ４，有効フラグ
記憶回路６、デコーダ７からなる。
【００２０】主制御記憶１０には、４つのマイクロ命令
を１ステップで実行する水平型マイクロプログラムが格
納されている。
を１ステップで実行する水平型マイクロプログラムが格
納されている。
【００２１】また、副制御記憶２１には、１つのマイク
ロ命令とそのフィールド情報が格納されている。ここで
フィールド情報とは、１ステップで同時動作する４つの
マイクロ命令のどれに該当するかを示す情報である。
ロ命令とそのフィールド情報が格納されている。ここで
フィールド情報とは、１ステップで同時動作する４つの
マイクロ命令のどれに該当するかを示す情報である。
【００２２】副制御記憶２１から読出されたマイクロ命
令は、各フィールド別の４つのセレクタ４１〜４４のす
べてに入力される。副制御記憶２１から読み出されたフ
ィールド情報は、デコーダ７でデコードされて、セレク
タ４１〜４４のセレクタ信号となる。
令は、各フィールド別の４つのセレクタ４１〜４４のす
べてに入力される。副制御記憶２１から読み出されたフ
ィールド情報は、デコーダ７でデコードされて、セレク
タ４１〜４４のセレクタ信号となる。
【００２３】有効フラグ記憶回路６から読出された有効
フラグはデコーダ７のイネーブル信号として入力されて
いる。有効フラグが無効を示す場合には、セレクタ４１
〜４４のうちの１つのセレクタが副制御記憶２１から読
出されたマイクロ命令を選択し、残りの３つのセレクタ
は主制御記憶１０から読出されたマイクロ命令を選択す
る。
フラグはデコーダ７のイネーブル信号として入力されて
いる。有効フラグが無効を示す場合には、セレクタ４１
〜４４のうちの１つのセレクタが副制御記憶２１から読
出されたマイクロ命令を選択し、残りの３つのセレクタ
は主制御記憶１０から読出されたマイクロ命令を選択す
る。
【００２４】すなわち主制御記憶１０から読出された１
ステップの４つのマイクロ命令の中で副制御記憶２１か
ら読出されたフィールド情報に従って、１つのマイクロ
命令のみが副制御記憶２１から読出されたマイクロ命令
と置換される。有効フラグ記憶回路６から読出された有
効フラグが有効を示す場合には、すべてのセレクタが主
制御記憶１０から読出されたマイクロ命令を選択する。
従って主制御記憶１０に格納された主マイクロプログラ
ムの変更を行う場合には、変更するステップの有効フラ
グを無効にセットし、変更後のマイクロ命令とそのフィ
ールド情報とを副制御記憶２１に格納すればよい。この
ようにしてマイクロプログラムの変更を可能としつつ、
ゲート量を小さくることが出来る。
ステップの４つのマイクロ命令の中で副制御記憶２１か
ら読出されたフィールド情報に従って、１つのマイクロ
命令のみが副制御記憶２１から読出されたマイクロ命令
と置換される。有効フラグ記憶回路６から読出された有
効フラグが有効を示す場合には、すべてのセレクタが主
制御記憶１０から読出されたマイクロ命令を選択する。
従って主制御記憶１０に格納された主マイクロプログラ
ムの変更を行う場合には、変更するステップの有効フラ
グを無効にセットし、変更後のマイクロ命令とそのフィ
ールド情報とを副制御記憶２１に格納すればよい。この
ようにしてマイクロプログラムの変更を可能としつつ、
ゲート量を小さくることが出来る。
【００２５】特に、本実施例では副制御記憶２１に１ス
テップの全マイクロ命令を格納する必要がないので、副
制御記憶２１のビット幅を小さくすることが出来、水平
型マイクロプログラムの一部のフィールドのみの変更の
場合にはゲート量削減の効果が大きくなる。
テップの全マイクロ命令を格納する必要がないので、副
制御記憶２１のビット幅を小さくすることが出来、水平
型マイクロプログラムの一部のフィールドのみの変更の
場合にはゲート量削減の効果が大きくなる。
【００２６】
【発明の効果】以上説明したように本発明は制御記憶を
ＲＯＭとＲＡＭを組合せて構成したので、マイクロプロ
グラムの変更を可能としつつゲート量を小さくすること
ができるという効果がある。
ＲＯＭとＲＡＭを組合せて構成したので、マイクロプロ
グラムの変更を可能としつつゲート量を小さくすること
ができるという効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】本発明の第３の実施例のブロック図である。
１，１０ 主制御記憶 ２，２０，２１ 副制御記憶 ３ アドレスレジスタ ４ セレクタ ５ アドレス一致検出回路 ６ 有効フラグ記憶回路 ７ デコーダ
Claims (3)
- 【請求項１】 マイクロ命令から構成される主マイクロ
プログラムを格納するＲＯＭで構成される主制御記憶
と、 マイクロ命令と前記主制御記憶のアドレスとで構成され
る副マイクロプログラムを格納するＲＡＭで構成され、
かつそのアドレスが前記主制御記憶のいずれかのアドレ
スと対応づけられており、前記主制御記憶と同時に読み
出される副制御記憶と、 前記主制御記憶のアドレスと前記副制御記憶から読み出
された主制御記憶のアドレスを比較するアドレス一致検
出手段と、 この比較の結果、一致が検出されない場合には前記主制
御記憶から読み出されたマイクロ命令を選択し、また一
致が検出された場合には前記副制御記憶から読み出され
たマイクロ命令を選択する選択手段とを有することを特
徴とする制御記憶。 - 【請求項２】 前記副制御記憶は前記副マイクロプログ
ラムを格納することと、 前記アドレス一致検出手段に代えて、前記主制御記憶の
各ステップが有効か無効かを示す有効フラグを格納して
おり、前記主制御記憶と同時に読み出される有効フラグ
記憶手段を設け、該読み出された有効フラグが有効を示
す場合には前記主制御記憶から読み出されたマイクロ命
令を選択し、また無効を示す場合には前記副制御記憶か
ら読み出されたマイクロ命令を選択することを特徴とす
る請求項１記載の制御記憶。 - 【請求項３】 前記主制御記憶は複数のマイクロ命令を
１ステップで実行する水平型マイクロプログラムを格納
することと、 前記副制御記憶は、１つのマイクロ命令とそのフィール
ド位置情報で構成される副マイクロプログラムを格納す
ることと、 前記セレクタに代えて、前記複数のマイクロ命令のうち
の一つと前記副制御記憶から読み出されたマイクロ命令
のいずれかを選択するための前記マイクロ命令数と同数
のセレクタを設けたことと、 前記読み出された有効フラグが有効を示す場合には前記
主制御記憶から読み出されたマイクロ命令数と同数のセ
レクタを設けたことと、 フィールド位置情報によって定められたフィールドのみ
について前記副制御記憶から読み出されたマイクロ命令
を前記セレクタで選択することを特徴とする請求項２記
載の制御記憶。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084356A JP3052556B2 (ja) | 1992-04-07 | 1992-04-07 | 制御記憶 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084356A JP3052556B2 (ja) | 1992-04-07 | 1992-04-07 | 制御記憶 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05298086A true JPH05298086A (ja) | 1993-11-12 |
| JP3052556B2 JP3052556B2 (ja) | 2000-06-12 |
Family
ID=13828244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4084356A Expired - Fee Related JP3052556B2 (ja) | 1992-04-07 | 1992-04-07 | 制御記憶 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052556B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08292903A (ja) * | 1995-04-21 | 1996-11-05 | Nec Corp | 情報処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288036A (ja) * | 1985-10-14 | 1987-04-22 | Nec Corp | マイクロプログラム制御装置 |
| JPH04140841A (ja) * | 1990-10-01 | 1992-05-14 | Shikoku Nippon Denki Software Kk | マイクロプログラム格納方式 |
| JPH04245537A (ja) * | 1991-01-31 | 1992-09-02 | Nec Corp | 情報処理装置 |
-
1992
- 1992-04-07 JP JP4084356A patent/JP3052556B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6288036A (ja) * | 1985-10-14 | 1987-04-22 | Nec Corp | マイクロプログラム制御装置 |
| JPH04140841A (ja) * | 1990-10-01 | 1992-05-14 | Shikoku Nippon Denki Software Kk | マイクロプログラム格納方式 |
| JPH04245537A (ja) * | 1991-01-31 | 1992-09-02 | Nec Corp | 情報処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08292903A (ja) * | 1995-04-21 | 1996-11-05 | Nec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3052556B2 (ja) | 2000-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000307 |
|
| LAPS | Cancellation because of no payment of annual fees |