JPH0512141A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPH0512141A JPH0512141A JP3161194A JP16119491A JPH0512141A JP H0512141 A JPH0512141 A JP H0512141A JP 3161194 A JP3161194 A JP 3161194A JP 16119491 A JP16119491 A JP 16119491A JP H0512141 A JPH0512141 A JP H0512141A
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- 230000010365 information processing Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【構成】時刻情報保持レジスタ５４は時刻情報１１を受
信して保持する。記憶回路５２は時刻情報保持レジスタ
５４出力の時刻情報と、アドレスデータ１３に基づいて
外部装置と他の入出力制御装置等との間のデータ転送の
トレース情報とを記憶する。外部インタフェース回路５
３は外部インタフェース１５を介して外部装置を制御す
る。主制御回路５１は制御信号１２に基づいて各回路５
２，５３，５４の制御を行う。 【効果】情報処理システムにおいてシステムダウン等の
障害が発生した場合に一連の動作を時間間係から解析で
きるので、障害解析が極めて容易になる。
信して保持する。記憶回路５２は時刻情報保持レジスタ
５４出力の時刻情報と、アドレスデータ１３に基づいて
外部装置と他の入出力制御装置等との間のデータ転送の
トレース情報とを記憶する。外部インタフェース回路５
３は外部インタフェース１５を介して外部装置を制御す
る。主制御回路５１は制御信号１２に基づいて各回路５
２，５３，５４の制御を行う。 【効果】情報処理システムにおいてシステムダウン等の
障害が発生した場合に一連の動作を時間間係から解析で
きるので、障害解析が極めて容易になる。
Description
【０００１】
【産業上の利用分野】本発明は入出力制御装置に関し、
特にシステムバスからの時刻情報をタイムスタンプする
入出力制御装置に関する。
特にシステムバスからの時刻情報をタイムスタンプする
入出力制御装置に関する。
【０００２】
【従来の技術】従来の入出力制御装置は、システムバス
に接続されているタイマー装置からの時刻情報を受信し
て、内部の記憶回路に上位装置（主記憶装置等）と下位
装置（外部装置等）の割込み，データ転送情報のトレー
スと同時にタイムスタンプする機能を有していなかっ
た。
に接続されているタイマー装置からの時刻情報を受信し
て、内部の記憶回路に上位装置（主記憶装置等）と下位
装置（外部装置等）の割込み，データ転送情報のトレー
スと同時にタイムスタンプする機能を有していなかっ
た。
【０００３】
【発明が解決しようとする課題】この従来の入出力制御
装置は、システムバスに接続されているタイマー装置か
らの時刻情報を記憶回路にトレースと同時にタイムスタ
ンプしなかったので、複数台の入出力制御装置が接続さ
れている状態でシステムダウン等の障害が発生した場合
には、システムバスに接続されている主記憶装置のトレ
ースからどの入出力制御装置で障害が発生したかを切り
分け、次にこの障害が発生した入出力制御装置の記憶回
路のトレース情報から障害を解析していく。従って動作
の流れを一目で見ることが難しく、障害解析が容易でな
いという問題点があった。
装置は、システムバスに接続されているタイマー装置か
らの時刻情報を記憶回路にトレースと同時にタイムスタ
ンプしなかったので、複数台の入出力制御装置が接続さ
れている状態でシステムダウン等の障害が発生した場合
には、システムバスに接続されている主記憶装置のトレ
ースからどの入出力制御装置で障害が発生したかを切り
分け、次にこの障害が発生した入出力制御装置の記憶回
路のトレース情報から障害を解析していく。従って動作
の流れを一目で見ることが難しく、障害解析が容易でな
いという問題点があった。
【０００４】
【課題を解決するための手段】本発明の入出力制御装置
は、システムバスに接続されているタイマー装置からの
時刻情報を受信して保持する時刻情報保持レジスタと、
この時刻情報保持レジスタ出力の時刻情報と，下位の外
部装置と上位の主記憶装置または他の入出力制御装置と
の間のデータ転送のトレース情報とを記憶する記憶回路
と、前記外部装置を制御する外部インタフェース回路
と、前記システムバスに接続されている主制御装置との
間の制御を行う主制御回路とを備えている。
は、システムバスに接続されているタイマー装置からの
時刻情報を受信して保持する時刻情報保持レジスタと、
この時刻情報保持レジスタ出力の時刻情報と，下位の外
部装置と上位の主記憶装置または他の入出力制御装置と
の間のデータ転送のトレース情報とを記憶する記憶回路
と、前記外部装置を制御する外部インタフェース回路
と、前記システムバスに接続されている主制御装置との
間の制御を行う主制御回路とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す入出力制御回路のブ
ロック図、図２は図１に示す実施例の一適用例を示す情
報システムのブロック図、図３は図１における時刻情報
の一例を示すタイムチャート、図４は図１における記憶
回路のトレース情報の一例を示す図、図５は図２におけ
る主記憶装置のトレース情報の一例を示す図である。
る。図１は本発明の一実施例を示す入出力制御回路のブ
ロック図、図２は図１に示す実施例の一適用例を示す情
報システムのブロック図、図３は図１における時刻情報
の一例を示すタイムチャート、図４は図１における記憶
回路のトレース情報の一例を示す図、図５は図２におけ
る主記憶装置のトレース情報の一例を示す図である。
【０００６】図２に示すように本発明を適用した情報処
理システムはシステムバス１４を介して互いに接続され
た入出力制御装置（以下ＩＯＣ）１，６と、タイマー装
置（以下ＴＭ）２と、主制御装置（以下ＣＰＵ）３と、
主記憶装置（以下ＭＭ）４とを備え、ＩＯＣ１は外部装
置（以下ＩＯＥ）５と接続されている。ＴＭ２は基本ク
ロック２２をカウントして時刻情報１１を出力する計時
カウンタ２１を備えている。
理システムはシステムバス１４を介して互いに接続され
た入出力制御装置（以下ＩＯＣ）１，６と、タイマー装
置（以下ＴＭ）２と、主制御装置（以下ＣＰＵ）３と、
主記憶装置（以下ＭＭ）４とを備え、ＩＯＣ１は外部装
置（以下ＩＯＥ）５と接続されている。ＴＭ２は基本ク
ロック２２をカウントして時刻情報１１を出力する計時
カウンタ２１を備えている。
【０００７】例えばＩＯＣ１では図２に示すように、時
刻情報保持レジスタ５４は時刻情報１１を受信して保持
する。記憶回路５２は時刻情報保持レジスタ５４出力の
時刻情報と、アドレスデータ１３に基づいて外部装置と
他の入出力制御装置等との間のデータ転送のトレース情
報とを記憶する。外部インタフェース回路５３は外部イ
ンタフェース１５を介して外部装置を制御する。主制御
回路５１は制御信号１２に基づいて各回路５２，５３，
５４の制御を行う。
刻情報保持レジスタ５４は時刻情報１１を受信して保持
する。記憶回路５２は時刻情報保持レジスタ５４出力の
時刻情報と、アドレスデータ１３に基づいて外部装置と
他の入出力制御装置等との間のデータ転送のトレース情
報とを記憶する。外部インタフェース回路５３は外部イ
ンタフェース１５を介して外部装置を制御する。主制御
回路５１は制御信号１２に基づいて各回路５２，５３，
５４の制御を行う。
【０００８】続いて本実施例の動作について説明する。
ＣＰＵ３は初期状態で割込み可能とする。ＩＯＥ５がＩ
ＯＣ１へ外部インタフェース１５を通じて割込んでデー
タ転送を要求すると、外部インタフェース回路５３は割
込みを検出して主制御回路５１へ通知する。次に、主制
御回路５１は割込みの内容を解析してＩＯＥ５からＭＭ
４へのデータ転送を判断する。
ＣＰＵ３は初期状態で割込み可能とする。ＩＯＥ５がＩ
ＯＣ１へ外部インタフェース１５を通じて割込んでデー
タ転送を要求すると、外部インタフェース回路５３は割
込みを検出して主制御回路５１へ通知する。次に、主制
御回路５１は割込みの内容を解析してＩＯＥ５からＭＭ
４へのデータ転送を判断する。
【０００９】ＴＭ２から図３に示すような時刻情報１１
（ｔ０，ｔ１, 〜ｔ７，〜）が送られて来ると、時刻情
報保持レジスタ５４はこれを受信して保持する。同時に
主制御回路５１は図４に示すように、ＩＯＥ５からＭＭ
４へのデータ転送要求情報ａと時刻情報ｔ０とを記憶回
路５２のトレースエリア１２０へ記録（タイムスタン
プ）する。
（ｔ０，ｔ１, 〜ｔ７，〜）が送られて来ると、時刻情
報保持レジスタ５４はこれを受信して保持する。同時に
主制御回路５１は図４に示すように、ＩＯＥ５からＭＭ
４へのデータ転送要求情報ａと時刻情報ｔ０とを記憶回
路５２のトレースエリア１２０へ記録（タイムスタン
プ）する。
【００１０】次に、主制御回路５１はアドレスデータ１
３，制御信号１２に基づいてＣＰＵ３に、ＩＯＣ１から
ＭＭ４へのデータ転送要求情報ｂを送って割込み要求す
る。この時、主制御回路５１はデータ転送要求情報ｂと
時間経過後の時刻情報ｔ１とを記憶回路５２のトレース
エリア１２１へ記録する。主制御装置３はＩＯＣ１から
のデータ転送要求情報ｂの解析を行うと共に、図５に示
すようにＭＭ４のトレースエリア１３０にデータ転送要
求情報ｂと時刻情報ｔ２を記録する。ＴＭ２はＭＭ４に
システムバス１４を介して時刻情報１１を与えている。
３，制御信号１２に基づいてＣＰＵ３に、ＩＯＣ１から
ＭＭ４へのデータ転送要求情報ｂを送って割込み要求す
る。この時、主制御回路５１はデータ転送要求情報ｂと
時間経過後の時刻情報ｔ１とを記憶回路５２のトレース
エリア１２１へ記録する。主制御装置３はＩＯＣ１から
のデータ転送要求情報ｂの解析を行うと共に、図５に示
すようにＭＭ４のトレースエリア１３０にデータ転送要
求情報ｂと時刻情報ｔ２を記録する。ＴＭ２はＭＭ４に
システムバス１４を介して時刻情報１１を与えている。
【００１１】次に、ＣＰＵ３はＩＯＣ１からのデータ転
送要求割込みを許可すると割込み許可情報ｃをＩＯＣ１
へ通知する。この時もＭＭ４のトレースエリア１３１へ
時刻情報ｔ３を記録する。ＩＯＣ１では記憶回路５２に
おける割込み許可情報ｃと時刻情報ｔ４とを主制御回路
５１で解析し、トレースエリア１２２へ記録する。
送要求割込みを許可すると割込み許可情報ｃをＩＯＣ１
へ通知する。この時もＭＭ４のトレースエリア１３１へ
時刻情報ｔ３を記録する。ＩＯＣ１では記憶回路５２に
おける割込み許可情報ｃと時刻情報ｔ４とを主制御回路
５１で解析し、トレースエリア１２２へ記録する。
【００１２】主制御回路５１はＭＭ４へのデータ転送が
許可されたことをデータ転送許可通知情報ｄによりＩＯ
Ｅ５へ通知すると、これを時刻情報１０５と共にトレー
スエリア１２３へ記録する。以上の動作により、ＩＯＥ
５とＭＭ４はレディ状態となっているので、ＩＯＥ５か
らのデータ転送出力により、ＭＭ４へのデータ転送が開
始される。そして、ＩＯＥ５からデータ転送終了情報ｅ
をＩＯＣ１に通知することによりデータ転送は終了す
る。主制御回路５１はデータ転送終了情報ｅと時刻情報
ｔ６とを解析して記憶回路５２のトレースエリア１２４
に記録する。
許可されたことをデータ転送許可通知情報ｄによりＩＯ
Ｅ５へ通知すると、これを時刻情報１０５と共にトレー
スエリア１２３へ記録する。以上の動作により、ＩＯＥ
５とＭＭ４はレディ状態となっているので、ＩＯＥ５か
らのデータ転送出力により、ＭＭ４へのデータ転送が開
始される。そして、ＩＯＥ５からデータ転送終了情報ｅ
をＩＯＣ１に通知することによりデータ転送は終了す
る。主制御回路５１はデータ転送終了情報ｅと時刻情報
ｔ６とを解析して記憶回路５２のトレースエリア１２４
に記録する。
【００１３】最後にＩＯＣ１はＭＭ４へのデータ終了情
報ｆをＣＰＵ３へ通知し、一連のデータ転送シーケンス
を終了する。この時もＣＰＵ３は記憶回路５２のトレー
スエリア１２５にデータ終了情報ｆと時刻情報ｔ７とを
記録する。
報ｆをＣＰＵ３へ通知し、一連のデータ転送シーケンス
を終了する。この時もＣＰＵ３は記憶回路５２のトレー
スエリア１２５にデータ終了情報ｆと時刻情報ｔ７とを
記録する。
【００１４】以上のように本実施例では、データ転送や
非同期割込み処理等において、ＩＯＣ１とＭＭ４との
間，ＩＯＣ１とＩＯＣ６との間等の一連の動作毎に、Ｔ
Ｍ２からの時刻情報を記憶回路５２およびＭＭ４のトレ
ースエリアへタイムスタンプする。
非同期割込み処理等において、ＩＯＣ１とＭＭ４との
間，ＩＯＣ１とＩＯＣ６との間等の一連の動作毎に、Ｔ
Ｍ２からの時刻情報を記憶回路５２およびＭＭ４のトレ
ースエリアへタイムスタンプする。
【００１５】
【発明の効果】以上説明したように本発明は、システム
バスと接続されているタイマー装置からの時刻情報を受
信，保持し、主記憶装置と外部装置との間の割込み処理
やデータ転送情報と同時に記憶回路へタイムスタンプす
ることにより、情報処理システムにおいてシステムダウ
ン等の障害が発生した場合に一連の動作を時間間係から
解析できるので、障害解析が極めて容易になるという効
果を有する。
バスと接続されているタイマー装置からの時刻情報を受
信，保持し、主記憶装置と外部装置との間の割込み処理
やデータ転送情報と同時に記憶回路へタイムスタンプす
ることにより、情報処理システムにおいてシステムダウ
ン等の障害が発生した場合に一連の動作を時間間係から
解析できるので、障害解析が極めて容易になるという効
果を有する。
【図１】本発明の一実施例を示す入出力制御回路のブロ
ック図である。
ック図である。
【図２】図１に示す実施例の一適用例を示す情報処理シ
ステムのブロック図である。
ステムのブロック図である。
【図３】図１における時刻情報の一例を示すタイムチャ
ートである。
ートである。
【図４】図１における記憶回路のトレース情報の一例を
示す図である。
示す図である。
【図５】図２における主記憶装置のトレース情報の一例
を示す図である。
を示す図である。
１，６ 入出力制御装置（ＩＯＣ） ２ タイマー装置（ＴＭ） ３ 主制御装置（ＣＰＵ） ４ 主記憶装置（ＭＭ） ５ 外部装置（ＩＯＥ） １１ 時刻情報 １２ 制御信号 １３ アドレスデータ １４ システムバス １５ 外部インタフェース ２１ 計時カウンタ ２２ 基本クロック ５１ 主制御回路 ５２ 記憶回路 ５３ 外部インタフェース回路 ５４ 時刻情報保持レジスタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 システムバスに接続されているタイマー
装置からの時刻情報を受信して保持する時刻情報保持レ
ジスタと、この時刻情報保持レジスタ出力の時刻情報
と，下位の外部装置と上位の主記憶装置または他の入出
力制御装置との間のデータ転送のトレース情報とを記憶
する記憶回路と、前記外部装置を制御する外部インタフ
ェース回路と、前記システムバスに接続されている主制
御装置との間の制御を行う主制御回路とを備えることを
特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161194A JPH0512141A (ja) | 1991-07-02 | 1991-07-02 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161194A JPH0512141A (ja) | 1991-07-02 | 1991-07-02 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512141A true JPH0512141A (ja) | 1993-01-22 |
Family
ID=15730376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161194A Pending JPH0512141A (ja) | 1991-07-02 | 1991-07-02 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512141A (ja) |
-
1991
- 1991-07-02 JP JP3161194A patent/JPH0512141A/ja active Pending
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