JPH05121457A - 細線電界効果トランジスタ - Google Patents
細線電界効果トランジスタInfo
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- JPH05121457A JPH05121457A JP27954291A JP27954291A JPH05121457A JP H05121457 A JPH05121457 A JP H05121457A JP 27954291 A JP27954291 A JP 27954291A JP 27954291 A JP27954291 A JP 27954291A JP H05121457 A JPH05121457 A JP H05121457A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】微細に分割された導電チャネルを備えた化合物
ヘテロ接合電界効果トランジスタのソース電極とゲート
電極との間の直列抵抗を低減した、高性能ＦＥＴを歩留
良く製造する。 【構成】ソース電極１１とドレイン電極１２との間の導
電チャネル領域６以外の領域に選択的に11Ｂ+ などのイ
オンを注入して、ヘテロ接合界面に生じる電子蓄積層３
を消滅させる。さらに高濃度Ｎ型ＧａＡｓ層５を選択エ
ッチングしたリセス８にゲート電極１０が形成されてい
る。 【効果】ゲート−ソース間の直列抵抗が小さく、電子が
１次元に近い分布をもった高性能ヘテロ接合ＦＥＴが実
現した。
ヘテロ接合電界効果トランジスタのソース電極とゲート
電極との間の直列抵抗を低減した、高性能ＦＥＴを歩留
良く製造する。 【構成】ソース電極１１とドレイン電極１２との間の導
電チャネル領域６以外の領域に選択的に11Ｂ+ などのイ
オンを注入して、ヘテロ接合界面に生じる電子蓄積層３
を消滅させる。さらに高濃度Ｎ型ＧａＡｓ層５を選択エ
ッチングしたリセス８にゲート電極１０が形成されてい
る。 【効果】ゲート−ソース間の直列抵抗が小さく、電子が
１次元に近い分布をもった高性能ヘテロ接合ＦＥＴが実
現した。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体ヘテロ接合
を用いた半導体装置に関し、特に極微細幅に分割された
導電チャネルを有するヘテロ接合電界効果トランジスタ
に関するものである。
を用いた半導体装置に関し、特に極微細幅に分割された
導電チャネルを有するヘテロ接合電界効果トランジスタ
に関するものである。
【０００２】
【従来の技術】近年、化合物半導体結晶成長技術、例え
ば分子線エピタキシーなどの発展により原子層単位で層
厚を制御することが可能となっている。また、この結晶
成長技術を用い、異なる半導体のヘテロ接合を形成し、
電子親和力のより小さい半導体に選択的に不純物をドー
プして、ヘテロ界面近傍の電子親和力の大きな半導体中
に高移動度の電子蓄積層を得ることができる。この電子
蓄積層を電流チャネルとして利用する電界効果トランジ
スタ（ＦＥＴ）は、ヘテロ接合ＦＥＴあるいは選択ドー
プＦＥＴなどの名称で知られており、高周波特性の優れ
たものが実用化されている。
ば分子線エピタキシーなどの発展により原子層単位で層
厚を制御することが可能となっている。また、この結晶
成長技術を用い、異なる半導体のヘテロ接合を形成し、
電子親和力のより小さい半導体に選択的に不純物をドー
プして、ヘテロ界面近傍の電子親和力の大きな半導体中
に高移動度の電子蓄積層を得ることができる。この電子
蓄積層を電流チャネルとして利用する電界効果トランジ
スタ（ＦＥＴ）は、ヘテロ接合ＦＥＴあるいは選択ドー
プＦＥＴなどの名称で知られており、高周波特性の優れ
たものが実用化されている。
【０００３】この電子蓄積層には電子が２次元的に分布
しているが、これを１次元的な分布とすることで、さら
に電子が高移動度となることが期待され、これを電流チ
ャネルとした電界効果トランジスタを作る試みがなされ
ている。最近、超高周波電界効果トランジスタとして非
常に良好な特性が得られる。
しているが、これを１次元的な分布とすることで、さら
に電子が高移動度となることが期待され、これを電流チ
ャネルとした電界効果トランジスタを作る試みがなされ
ている。最近、超高周波電界効果トランジスタとして非
常に良好な特性が得られる。
【０００４】従来の細線電界効果トランジスタとして、
恩田らが１９８９ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄ
ｉｇｅｓｔ，ｐｐ．１２５〜１２８で報告した内容につ
いて、図４（ａ）の平面図、そのＡ−Ｂ断面図である図
４（ｂ）、そのＣ−Ｄ断面図である図４（ｃ）を参照し
て説明する。
恩田らが１９８９ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄ
ｉｇｅｓｔ，ｐｐ．１２５〜１２８で報告した内容につ
いて、図４（ａ）の平面図、そのＡ−Ｂ断面図である図
４（ｂ）、そのＣ−Ｄ断面図である図４（ｃ）を参照し
て説明する。
【０００５】ソース電極１１とドレイン電極１２との間
の電子蓄積層３がメサ１４と呼ばれる溝によって０．１
〜１μｍ程度の幅で細線チャネル領域１３に細かく分割
されている。
の電子蓄積層３がメサ１４と呼ばれる溝によって０．１
〜１μｍ程度の幅で細線チャネル領域１３に細かく分割
されている。
【０００６】ソース電極１１とドレイン電極１２との間
にはゲート電極１０が形成されている。
にはゲート電極１０が形成されている。
【０００７】ゲート電極１０はＮ型ＧａＡｓ層５上にあ
り、その下には電子蓄積層３に電子を供給するためのＮ
型ＡｌＧａＡｓ層４がある。ゲート電極１０はＮ型Ｇａ
Ａｓ層５およびＮ型ＡｌＧａＡｓ層４のポテンシャルを
変調することにより導電チャネル３を流れる電流を制御
する。
り、その下には電子蓄積層３に電子を供給するためのＮ
型ＡｌＧａＡｓ層４がある。ゲート電極１０はＮ型Ｇａ
Ａｓ層５およびＮ型ＡｌＧａＡｓ層４のポテンシャルを
変調することにより導電チャネル３を流れる電流を制御
する。
【０００８】恩田らは、導電チャネルを細かく分割しな
い素子と比較して低温における相互コンダクタンス（ｇ
m ）の著しい増大や、遮断周波数（ｆT ）の向上を報告
している。導電チャネルの細線化による電子蓄積層の１
次元化はヘテロ接合ＦＥＴの高周波特性向上に有効な方
法である。
い素子と比較して低温における相互コンダクタンス（ｇ
m ）の著しい増大や、遮断周波数（ｆT ）の向上を報告
している。導電チャネルの細線化による電子蓄積層の１
次元化はヘテロ接合ＦＥＴの高周波特性向上に有効な方
法である。
【０００９】
【発明が解決しようとする課題】従来の電界効果トラン
ジスタでは、エッチングで形成したメサと称する溝によ
って、導電チャネルを細線化している。よりいっそう微
細に導電チャネルを細線化し、電子の量子干渉効果が生
じる０．１μｍ程度以下の幅の導電チャネルを形成し、
さらに素子の性能を向上させることは困難である。
ジスタでは、エッチングで形成したメサと称する溝によ
って、導電チャネルを細線化している。よりいっそう微
細に導電チャネルを細線化し、電子の量子干渉効果が生
じる０．１μｍ程度以下の幅の導電チャネルを形成し、
さらに素子の性能を向上させることは困難である。
【００１０】しかもメサ段差が生じるので、ゲート電極
形成の歩留低下など、微細加工上の問題がある。さらに
直列抵抗を下げるために通常用いられるリセス構造と称
する溝をソース電極とドレイン電極との間に形成するこ
とは困難である。
形成の歩留低下など、微細加工上の問題がある。さらに
直列抵抗を下げるために通常用いられるリセス構造と称
する溝をソース電極とドレイン電極との間に形成するこ
とは困難である。
【００１１】ゲート電極がＮ型ＧａＡｓ層とショットキ
接合をなすので、ゲート電極のリーク電流を抑えるため
にＮ型ＧａＡｓ層の不純物濃度を高くすることはできな
い。そのため導電チャネルを細線化していないヘテロ接
合ＦＥＴと比較して、ソース電極とゲート電極との間の
直列抵抗が大きく、期待されていた素子性能が得られて
いない。
接合をなすので、ゲート電極のリーク電流を抑えるため
にＮ型ＧａＡｓ層の不純物濃度を高くすることはできな
い。そのため導電チャネルを細線化していないヘテロ接
合ＦＥＴと比較して、ソース電極とゲート電極との間の
直列抵抗が大きく、期待されていた素子性能が得られて
いない。
【００１２】
【課題を解決するための手段】本発明の細線電界効果ト
ランジスタは、半導体基板の一主面に互に電子親和力の
異なる第１の半導体層と第２の半導体層とが順次形成さ
れ、前記第１の半導体層に生じる電子蓄積層を量子干渉
効果が現われる程度以下に細かく分割するように、スト
ライプ状の損傷層が前記第２の半導体層に形成され、前
記損傷層を横切って前記電子蓄積層に達しない深さに形
成されたリセス領域内にゲート電極が形成されたもので
ある。
ランジスタは、半導体基板の一主面に互に電子親和力の
異なる第１の半導体層と第２の半導体層とが順次形成さ
れ、前記第１の半導体層に生じる電子蓄積層を量子干渉
効果が現われる程度以下に細かく分割するように、スト
ライプ状の損傷層が前記第２の半導体層に形成され、前
記損傷層を横切って前記電子蓄積層に達しない深さに形
成されたリセス領域内にゲート電極が形成されたもので
ある。
【００１３】
【実施例】本発明の第１の実施例について、図３（ａ）
の平面図、そのＡ−Ｂ断面図である図３（ｂ）、そのＣ
−Ｄ断面図である図３（ｃ）を参照して説明する。
の平面図、そのＡ−Ｂ断面図である図３（ｂ）、そのＣ
−Ｄ断面図である図３（ｃ）を参照して説明する。
【００１４】ＡｕＧｅＮｉからなるソース電極１１およ
びドレイン電極１２はＮ型ＧａＡｓ層５とオーミック接
合を形成している。Ａｌからなるゲート電極１０は、リ
セス８と称する溝に形成され、Ｎ型ＡｌＧａＡｓ層６と
ショットキ接合をなす。ゲート電極１０のバイアス電圧
により、電子蓄積層３の電子濃度を変調し、ソース電極
１１とドレイン電極１２との間の電流を制御する。
びドレイン電極１２はＮ型ＧａＡｓ層５とオーミック接
合を形成している。Ａｌからなるゲート電極１０は、リ
セス８と称する溝に形成され、Ｎ型ＡｌＧａＡｓ層６と
ショットキ接合をなす。ゲート電極１０のバイアス電圧
により、電子蓄積層３の電子濃度を変調し、ソース電極
１１とドレイン電極１２との間の電流を制御する。
【００１５】ソース電極１１とドレイン電極１２との間
の導電チャネル領域６には、電子蓄積層３があり、電子
蓄積層３のない損傷領域９で分割されている。
の導電チャネル領域６には、電子蓄積層３があり、電子
蓄積層３のない損傷領域９で分割されている。
【００１６】つぎにその製造工程について、図１（ａ）
の断面図、図１（ｂ）の平面図、そのＡ−Ｂ断面図であ
る図１（ｃ）、図２（ａ）の平面図、そのＡ−Ｂ断面図
である図２（ｂ）を参照して説明する。
の断面図、図１（ｂ）の平面図、そのＡ−Ｂ断面図であ
る図１（ｃ）、図２（ａ）の平面図、そのＡ−Ｂ断面図
である図２（ｂ）を参照して説明する。
【００１７】はじめに図１（ａ）に示すように、半絶縁
性ＧａＡｓ基板１上に分子線エピタキシ法により厚さ１
μｍの高純度（アンドープ）ＧａＡｓ層２、Ｓｉを２×
１０18ｃｍ-3ドープした厚さ４０ｎｍのＮ型Ａｌ0.25Ｇ
ａ0.75Ａｓ層４、Ｓｉを５×１０18ｃｍ-3ドープした厚
さ４０ｎｍのＮ型ＧａＡｓ層５を順次成長する。電子親
和力の差によって、Ｎ型ＡｌＧａＡｓ層４と高純度Ｇａ
Ａｓ層２とのヘテロ接合界面近傍の高純度ＧａＡｓ層２
側に、電子濃度が約１×１０12ｃｍ-2の電子蓄積層３が
形成される。
性ＧａＡｓ基板１上に分子線エピタキシ法により厚さ１
μｍの高純度（アンドープ）ＧａＡｓ層２、Ｓｉを２×
１０18ｃｍ-3ドープした厚さ４０ｎｍのＮ型Ａｌ0.25Ｇ
ａ0.75Ａｓ層４、Ｓｉを５×１０18ｃｍ-3ドープした厚
さ４０ｎｍのＮ型ＧａＡｓ層５を順次成長する。電子親
和力の差によって、Ｎ型ＡｌＧａＡｓ層４と高純度Ｇａ
Ａｓ層２とのヘテロ接合界面近傍の高純度ＧａＡｓ層２
側に、電子濃度が約１×１０12ｃｍ-2の電子蓄積層３が
形成される。
【００１８】通常のヘテロ接合ＦＥＴは、ヘテロ接合界
面近傍に２次元分布する電子蓄積層３をそのまま導電チ
ャネルとして用いる。これに対して、電子の分布をでき
るだけ１次元的分布に近づけ、電子の移動度などの輸送
特性を向上させるため、ソース電極１１とドレイン電極
１２との間の導電チャネル領域６以外の電子蓄積層３を
なくす必要がある。
面近傍に２次元分布する電子蓄積層３をそのまま導電チ
ャネルとして用いる。これに対して、電子の分布をでき
るだけ１次元的分布に近づけ、電子の移動度などの輸送
特性を向上させるため、ソース電極１１とドレイン電極
１２との間の導電チャネル領域６以外の電子蓄積層３を
なくす必要がある。
【００１９】つぎに図１（ｂ）および図１（ｃ）に示す
ように、高解像度の電子線リソグラフィ法によりレジス
ト７をパターニングして、図３（ａ）に示す幅０．１μ
ｍの導電チャネル予定領域６を選択的にカバーする。つ
ぎに11Ｂ+ （硼素イオン）を加速エネルギー３０ｋｅ
Ｖ、注入量（ドース）１×１０13ｃｍ-2の条件でイオン
注入した。11Ｂ+ イオンによって損傷を受けたＮ型Ｇａ
Ａｓ層５およびＮ型ＡｌＧａＡｓ層４のＳｉは活性化し
なくなる。そのため損傷領域９の直下の電子蓄積層７が
消滅する。
ように、高解像度の電子線リソグラフィ法によりレジス
ト７をパターニングして、図３（ａ）に示す幅０．１μ
ｍの導電チャネル予定領域６を選択的にカバーする。つ
ぎに11Ｂ+ （硼素イオン）を加速エネルギー３０ｋｅ
Ｖ、注入量（ドース）１×１０13ｃｍ-2の条件でイオン
注入した。11Ｂ+ イオンによって損傷を受けたＮ型Ｇａ
Ａｓ層５およびＮ型ＡｌＧａＡｓ層４のＳｉは活性化し
なくなる。そのため損傷領域９の直下の電子蓄積層７が
消滅する。
【００２０】ここで結晶に損傷を与えるために本実施例
で用いた11Ｂ+ イオンの代りに、16Ｏ+ 、40Ａｒ+ 、20
Ｎｅ+ などの中性原子を用いることもできる。
で用いた11Ｂ+ イオンの代りに、16Ｏ+ 、40Ａｒ+ 、20
Ｎｅ+ などの中性原子を用いることもできる。
【００２１】つぎに図２（ａ）および図２（ｂ）に示す
ように、レジスト７を除去したのち、再び電子線レジス
ト７を塗布し、高解像度の電子線リソグラフィ法で幅約
０．１μｍの開口パターンを形成する。つぎに低損傷の
結晶のエッチング方法として開口部のＮ型ＧａＡｓ層５
を、Ｈ2 ＳＯ4 、Ｈ2 Ｏ2 、Ｈ2 Ｏの混合液を用いてウ
ェットエッチングしてリセス８を形成する。つぎに図３
（ａ）〜（ｃ）に示すように、Ａｌ（アルミニウム）を
厚さ３００ｎｍ真空蒸着したのち、電子線レジスト７と
ともに、不要のＡｌをリフトオフしてゲート電極１０を
形成する。
ように、レジスト７を除去したのち、再び電子線レジス
ト７を塗布し、高解像度の電子線リソグラフィ法で幅約
０．１μｍの開口パターンを形成する。つぎに低損傷の
結晶のエッチング方法として開口部のＮ型ＧａＡｓ層５
を、Ｈ2 ＳＯ4 、Ｈ2 Ｏ2 、Ｈ2 Ｏの混合液を用いてウ
ェットエッチングしてリセス８を形成する。つぎに図３
（ａ）〜（ｃ）に示すように、Ａｌ（アルミニウム）を
厚さ３００ｎｍ真空蒸着したのち、電子線レジスト７と
ともに、不要のＡｌをリフトオフしてゲート電極１０を
形成する。
【００２２】つぎにゲート電極１０から０．５μｍの間
隔でレジスト（図示せず）をパターニングしたのち、Ａ
ｕＧｅ／Ｎｉを蒸着して、リフトオフ法によりソース電
極１１およびドレイン電極１２を形成して、Ｈ2 雰囲気
で４００℃の熱処理を行なって素子部が完成する。
隔でレジスト（図示せず）をパターニングしたのち、Ａ
ｕＧｅ／Ｎｉを蒸着して、リフトオフ法によりソース電
極１１およびドレイン電極１２を形成して、Ｈ2 雰囲気
で４００℃の熱処理を行なって素子部が完成する。
【００２３】導電チャネル領域６の本数を１５０本、す
なわち全体の導電チャネル幅が１５μｍの素子を試作し
て従来のメサ型素子と比べて、ゲート電極１０とソース
電極１１との間の直列抵抗ＲS を１Ω・ｍｍから０．４
Ω・ｍｍに低減することができた。遮断周波数は従来の
４０ＧＨZ から７０ＧＨZ に向上した。さらに導電チャ
ネル領域およびゲート電極形成工程の歩留は著しく改善
された。
なわち全体の導電チャネル幅が１５μｍの素子を試作し
て従来のメサ型素子と比べて、ゲート電極１０とソース
電極１１との間の直列抵抗ＲS を１Ω・ｍｍから０．４
Ω・ｍｍに低減することができた。遮断周波数は従来の
４０ＧＨZ から７０ＧＨZ に向上した。さらに導電チャ
ネル領域およびゲート電極形成工程の歩留は著しく改善
された。
【００２４】つぎに本発明の第２の実施例について説明
する。
する。
【００２５】第１の実施例ではレジスト７をマスクとし
て、11Ｂ+ を選択的にイオン注入したが、本実施例では
集束イオンビーム（ＦＩＢ）法によりレジストマスクを
用いることなく、直接11Ｂ+ イオンを注入して損傷領域
を形成した。
て、11Ｂ+ を選択的にイオン注入したが、本実施例では
集束イオンビーム（ＦＩＢ）法によりレジストマスクを
用いることなく、直接11Ｂ+ イオンを注入して損傷領域
を形成した。
【００２６】本実施例においても、第１の実施例とほぼ
同等の素子特性が得られ、レジスト７をパターニングす
る工程がなく、製造工程を短縮することができた。
同等の素子特性が得られ、レジスト７をパターニングす
る工程がなく、製造工程を短縮することができた。
【００２７】以上、Ｎ型ＧａＡｓ層と高純度ＧａＡｓ層
とのヘテロ接合を用いたＦＥＴについて説明したが、他
のヘテロ接合としてＡｌＩｎＡｓ層とＧａＩｎＡｓ層と
のヘテロ接合やＡｌＧａＡｓ層とＩｎＧａＡｓ層とのヘ
テロ接合などを用いた細線電界効果トランジスタにも本
発明を適用することができる。
とのヘテロ接合を用いたＦＥＴについて説明したが、他
のヘテロ接合としてＡｌＩｎＡｓ層とＧａＩｎＡｓ層と
のヘテロ接合やＡｌＧａＡｓ層とＩｎＧａＡｓ層とのヘ
テロ接合などを用いた細線電界効果トランジスタにも本
発明を適用することができる。
【００２８】
【発明の効果】半導体ヘテロ接合によって生じる導電チ
ャネルとなる電子蓄積層に選択的に損傷を与えて電子蓄
積層を消滅させる。その結果、０．１μｍ以下に分割し
た微細な導電チャネルを形成することができた。電子が
１次元に近い分布を持った高移動度の電子蓄積層を導電
チャネルとする、高性能のヘテロ接合ＦＥＴを歩留良く
製造することが可能になった。
ャネルとなる電子蓄積層に選択的に損傷を与えて電子蓄
積層を消滅させる。その結果、０．１μｍ以下に分割し
た微細な導電チャネルを形成することができた。電子が
１次元に近い分布を持った高移動度の電子蓄積層を導電
チャネルとする、高性能のヘテロ接合ＦＥＴを歩留良く
製造することが可能になった。
【００２９】さらに高濃度Ｎ型ＧａＡｓ層とリセス構造
とを備えることにより、直列抵抗が大幅に低減された。
とを備えることにより、直列抵抗が大幅に低減された。
【図１】（ａ）は本発明の第１の実施例を示す断面図で
ある。（ｂ）は本発明の第１の実施例を示す平面図であ
る。（ｃ）は（ｂ）のＡ−Ｂ断面図である。
ある。（ｂ）は本発明の第１の実施例を示す平面図であ
る。（ｃ）は（ｂ）のＡ−Ｂ断面図である。
【図２】（ａ）は本発明の第１の実施例を示す平面図で
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。
【図３】（ａ）は本発明の第１の実施例を示す平面図で
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。（ｃ）は
（ａ）のＣ−Ｄ断面図である。
ある。（ｂ）は（ａ）のＡ−Ｂ断面図である。（ｃ）は
（ａ）のＣ−Ｄ断面図である。
【図４】（ａ）は従来の細線電界効果トランジスタを示
す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図であ
る。（ｃ）は（ａ）のＣ−Ｄ断面図である。
す平面図である。（ｂ）は（ａ）のＡ−Ｂ断面図であ
る。（ｃ）は（ａ）のＣ−Ｄ断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ 高純度ＧａＡｓ層 ３ 電子蓄積層 ４ Ｎ型ＡｌＧａＡｓ層 ５ Ｎ型ＧａＡｓ層 ６ 導電チャネル領域 ７ レジスト ８ リセス ９ 損傷領域 １０ ゲート電極 １１ ソース電極 １２ ドレイン電極 １３ 細線チャネル領域 １４ メサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/804
Claims (1)
- 【請求項１】 半導体基板の一主面に互に電子親和力の
異なる第１の半導体層と第２の半導体層とが順次形成さ
れ、前記第１の半導体層に生じる電子蓄積層を量子干渉
効果が現われる程度以下に細かく分割するように、スト
ライプ状の損傷層が前記第２の半導体層に形成され、前
記損傷層を横切って前記電子蓄積層に達しない深さに形
成されたリセス領域内にゲート電極が形成された細線電
界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27954291A JPH05121457A (ja) | 1991-10-25 | 1991-10-25 | 細線電界効果トランジスタ |
| US08/562,640 US6242765B1 (en) | 1991-05-21 | 1995-11-27 | Field effect transistor and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27954291A JPH05121457A (ja) | 1991-10-25 | 1991-10-25 | 細線電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121457A true JPH05121457A (ja) | 1993-05-18 |
Family
ID=17612444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27954291A Pending JPH05121457A (ja) | 1991-05-21 | 1991-10-25 | 細線電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0642174A1 (en) * | 1993-08-03 | 1995-03-08 | Sumitomo Electric Industries, Ltd. | MESFET with low ohmic resistance |
-
1991
- 1991-10-25 JP JP27954291A patent/JPH05121457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0642174A1 (en) * | 1993-08-03 | 1995-03-08 | Sumitomo Electric Industries, Ltd. | MESFET with low ohmic resistance |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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