JPH0512146A - データ伝送装置 - Google Patents

Abstract

(57)【要約】 【目的】 入力データを一旦スキャンメモリに記憶し、
後から規定周期で前記データをスキャンメモリから読出
して伝送路を介して送信する場合に、伝送路全体の伝送
効率を向上させる。 【構成】 スキャンメモリに記憶されているデータが新
規入力されたデータに更新されたことを記憶し、規定周
期毎に前記データ更新が記憶されているか否かを判断
し、データ更新されていないと判断したとき、この周期
におけるデータ送信を中止し、判断後にデータ更新の情
報を消去している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は外部装置から不定期に入
力されるデータを一旦スキャンメモリに書込んだのち一
定周期で読出して送信するデータ伝送装置に関する。

【０００２】

【従来の技術】例えば工場における各種機器の動作を制
御する制御システムにおいては、機器から出力される機
器の動作状態を示すデータを制御コンピュータで取込ん
で制御演算を実行して、演算結果を操作量として該当機
器へ印加して、この機器を制御する。

【０００３】このような制御システムにおいて、制御対
象の機器から出力されるデータの出力タイミングと制御
コンビュータの制御演算タイミングが全く非同期の場合
がある。すなわち、制御コンピュータは予め定められた
規定周期でデータを取込んで演算処理を実行するのに対
して、制御対象機器は異なる周期でデータを出力した
り、または、データ値に変化が生じた時のみデータを出
力したりする。

【０００４】このような制御システムにおいては、機器
と制御コンピュータとの間に、制御対象機器から不定期
に入力されるデータを一旦スキャンメモリに書込んだの
ち一定周期で読出して制御コンピュータへ送信する機能
を有するデータ伝送装置を介挿するようにしている。

【０００５】したがって、制御コンピュータとしてはデ
ータ伝送装置から自己の演算処理の周期と同一の規定周
期で送信される各データに対して正常に演算処理を実施
できる。

【０００６】

【発明が解決しようとする課題】しかしながら上述した
ような機能を有するデータ伝送装置においてもまだ次の
ような課題があった。

【０００７】すなわち、スキャンメモリに記憶されたデ
ータは前述した規定周期で読出されて送信される。しか
し、このスキャンメモリに前記規定周期と全く非同期で
データが入力され、記憶データがこの新規に入力された
データへ更新される。その結果、頻繁にデータが更新さ
れたり、逆に長期間に亘って更新されない場合が発生す
る。

【０００８】長期間に亘ってデータ更新されない場合に
は、同一データが繰返し送信されることになる。すなわ
ち、同一データがこのデータ伝送装置と制御コンピュー
タとを接続する伝送路に繰返し出力される。一般に伝送
路は他のデータ伝送装置や他の制御コンピュータも使用
されるので、一つのデータ伝送装置が伝送路を使用して
いる期間は他のデータ伝送装置はこの伝送路を使用でき
ない。したがって、一つのデータ伝送装置から同一デー
タが繰返し伝送路へ出力されると、伝送路全体としての
データ伝送効率が低下する。

【０００９】本発明はこのような事情に鑑みてなされた
ものであり、スキャンメモリに記憶されているデータが
更新されたときのみデータを送信することによって、同
一データが連続して送信されることを防止でき、伝送路
全体のデータ伝送効率を向上できるデータ伝送装置を提
供することを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解消するため
に本発明は、外部から順次入力されるデータを一旦スキ
ャンメモリに書込み、その後、このスキャンメモリに書
込まれたデータを規定周期で順次読出して送信するデー
タ伝送装置において、

【００１１】スキャンメモリに記憶されているデータが
新規入力されたデータに更新されたことを記憶するデー
タ更新記憶手段と、規定周期毎にデータ更新記憶手段に
データ更新が記憶されているか否かを判断するデータ更
新判断手段と、このデータ更新判断手段がデータ更新さ
れていないと判断したとき、該当周期におけるデータ送
信を中止するデータ送信中止手段と、データ更新判断手
段における判断後にデータ更新記憶手段の記憶内容をク
リアするクリア手段とを備えたものである。

【００１２】

【作用】このように構成されたデータ伝送装置であれ
ば、スキャンメモリに記憶されているデータは、外部か
ら一定周期で又はデータに変更があった場合にのみ入力
されるデータによって更新される。一方、このスキャン
メモリの記憶データは一定周期で読出されて送信され
る。したがって、スキャンメモリにおけるデータの更新
タイミングとデータの読出タイミングとは全く非同期で
ある。

【００１３】そして、この発明においては、データが更
新されたことを次の読出周期、すなわち次の読出タイミ
ングまで記憶される。そして、規定周期毎にデータ更新
がなされたか否かが判断され、データ更新がなされてい
た場合には、そのデータは読出されて送信される。しか
し、データ更新がなされていなかった場合には、今回の
周期においてデータ送信が中止される。その結果、同一
データが連続する場合はデータ送信されないので、この
データ伝送装置による伝送路の使用時間が短縮され、伝
送路全体のデータ伝送効率が向上する。

【００１４】なお、このデータ伝送装置からのデータを
受信して演算処理を行う例えば制御コンピュータにおい
て、一つの周期においてデータ受信がない場合、前の周
期で受信したデータを使用する演算処理を行うようにプ
ログラム構成すればよい。

【００１５】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００１６】図１は実施例のデータ伝送装置の概略構成
を示すブロック図である。このデータ伝送装置は、大き
く別けて、データ書込制御部１、スキャンメモリ２，デ
ータ更新情報記憶回路３，通信制御部４．送信回路５，
伝送路６に接続されたモデム７で構成されている。

【００１７】前記スキャンメモリ２内にはそれぞれアド
レスが付されたＮ個の領域２ａが形成されている。さら
に、データ更新情報記憶回路３内には、スキャンメモリ
２のＮ個の各領域２ａ毎に、各領域２ａのアドレスの先
頭を示す読出ポイントが記憶される。なお、各領域２ａ
のデータが入力された時、すなわちデータ更新された周
期を過ぎて次の周期にデータが再度更新されなければ読
出ポイントはクリアされる。したがって、この各読出ポ
イントはデータ更新の有無情報を示す。

【００１８】データ書込制御部１は一種のマイクロコン
ピュータで構成されており、制御対象としての各種機器
から出力される例えばＮ個のデータ信号ａが入される。
データ書込制御部１から出力されるアドレス信号ｂは前
記スキャンメモリ２のアドレス端子へ印加されると共
に、データ更新情報記憶回路３へ印加される。また、デ
ータ書込制御部１から出力されるデータ信号ｃは前記ス
キャンメモリ２のデータ端子へ印加される。さらに、デ
ータ書込制御部１から出力される書込信号ＷＲは前記ス
キャンメモリ２およびデータ更新情報記憶回路３へ印加
される。

【００１９】また、通信制御部４も一種のマイクロコン
ピュータで構成されており、予め定められた規定周期で
データ更新情報記憶回路３に対して読出参照信号ｄを送
出して、読出ポイントが記憶されているか否かを調べ
る。そして、記憶されていれば、その読出ポイントを読
出して送信回路５へ送信バッファポインタ設定信号ｆと
して送出する。その後、送信回路５に対して送信要求信
号ｇを送出する。また、読出ポイントの読出処理が終了
すると、データ更新情報記憶回路３へクリア信号ｅを送
出する。

【００２０】送信要求信号ｇを受領した送信回路５は、
前記読出ポイントを組込んだスキャンデータ読出信号ｈ
をスキャンメモリ２へ送出して、スキャンメモリ２の読
出ポイントの指定する領域２ａに記憶されているデータ
を読出す。そして、伝送路６に対する送信権を確保した
時点で、スキャンキャンメモリ２の各領域２から読出し
た各データをモデム７を介して伝送路６へ送出する。

【００２１】図２は前記データ更新情報記憶回路３の詳
細回路図である。データ書込制御部１から入力されアド
レス信号ｂはアドレスデコーダ回路８でもって、データ
ビット位置指定信号ｂ1 とＮ個の選択信号ｂ2 とに分割
される。データビット位置指定信号ｂ1 は前記スキャン
メモリ２の各領域２ａを特定するアドレス、すなわち読
出ポイントを示す。このデータビット位置指定信号ｂ1
は１番からＮ番までの番号が付された各データラッチ回
路９へ入力される。

【００２２】アドレスデコーダ回路８から出力される各
選択信号ｂ2 は前記データ書込制御部１から出力される
書込信号ＷＲとアンドゲート１０でもって論理積演算さ
れて各データラッチ回路９の書込制御端子へ入力され
る。したがって、各データラッチ回路９には書込信号Ｗ
Ｒが出力された状態で、かつ該当データラッチ回路９を
指定する選択信号ｂ2 がハイ（Ｈ）レベル状態になった
時のみ、データビット位置指定信号ｂ1 の読出ポイント
が書込まれる。各データラッチ回路９に書込まれた読出
ポイントはそれぞれ対応する次段の３ステートゲート１
１に入力される。

【００２３】前記通信制御部４から出力される読出参照
信号ｄには、図示するように、各データラッチ回路９に
記憶された各読出ポイントを各３ステートゲート１１を
介して読出すためのゲート選択信号ｄ2 と、このゲート
選択信号ｄ2 にて順番に指定された３ステートゲート１
１を介して該当するデータラッチ回路９から読出された
読出ポイントを含む読出ポイント信号ｄ1 とで構成され
ている。また、通信制御部４から、規定周期毎に出力さ
れるクリア信号ｅは各データラッチ回路９のクリア端子
に印加される。

【００２４】このように構成されたデータ伝送装置にお
いて、外部から一つのデータ信号ａが入力されると、デ
ータ書込制御部１はそのデータ信号ａのデータを書込む
べきアドレスを指定したアドレス信号ｂを出力し、同時
に該当データをデータ信号ｃにて出力する。そしてアド
レスとデータとを出力した状態で書込信号ＷＲをハイ
（Ｈ）レベルにすると、そのデータはスキャンメモリ２
のアドレスで指定された領域２ａに書込まれる。

【００２５】同時に、データ更新情報記憶回路３におい
ては、入力されたアドレス信号ｂはアドレスデコーダ回
路８によって、該当データを書込んだ領域２ａの読出ポ
イントを示すデータビット位置指定信号ｂ1 と該当領域
２ａに対応するデータラッチ回路９を選択する選択信号
ｂ2 とに変換される。この状態で書込信号ＷＲがハイ
（Ｈ）レベルに変化すると、該当領域２ａに対応するデ
ータラッチ回路９のアンドケート１０が成立して、該当
領域２ａの読出ポイントは、該当領域２ａに対応するデ
ータラッチ回路９にラッチされる。

【００２６】このように、データ書込制御部１にデータ
信号ａが入力される毎に、このデータ信号ａに含まれる
データがスキャンメモリ２の対応する領域２ａに書込ま
れる。同時に、データ更新情報記憶回路３内の対応する
データラッチ回路９に読出ポイントが記憶される。

【００２７】そして、通信制御部４は、予め定められた
規定周期で定まる送信タイミングが到来する毎に、読出
参照信号ｄのうちの各ゲート選択信号ｄ2 を１番からＮ
番まで順番に微小時間だけ順番にハイ（Ｈ）レベルにし
ていく。すると、読出ポイント信号ｄ1 に１番からＮ番
までの各データラッチ回路９に記憶されている各読出ポ
イントが順番に組込まれる。

【００２８】通信制御譜４は読出ポイント信号ｄ1 に含
まれる各読出ポイントを送信バッファポイント設定信号
ｆに組込んで送信回路５へ送信する。そして、送信要求
信号ｇを出力する。以上の処理が終了するとデータ更新
情報記憶装置３へクリア信号ｅを送出して各データラッ
チ回路９の記憶内容をクリアする。

【００２９】送信要求信号ｇを受領した送信回路５は、
送信バッファポイント設定信号ｆに含まれる各読出ポイ
ントをスキャンデータ読出信号ｈに組込んでスキャンメ
モリ２へ送出して、スキャンメモリ２の各読出ポイント
の指定する領域２ａに記憶されている各データを読出
す。そして、伝送路６に対する送信権を確保した時点
で、スキャンメモリ２の各領域２ａから読出した各デー
タをモデム７を介して伝送路６へ送出する。以上で１規
定周期内における通信制御部４によるデータ通信処理を
終了する。

【００３０】ここで、データ書込制御１に入力する各デ
ータ信号ａのうち例えばｉ番目のデータ信号ａの信号受
信間隔が前記規定周期より長くなった場合は、スキャン
メモリ２のｉ番目の領域２ａのデータは長期に亘ってデ
ータ更新されない。一方、データ更新情報記憶回路３内
の該当するｉ番目のデータラッチ回路９に、一旦ｉ番目
の領域２ａを指定する読出ポイントが記憶される。しか
し、次の周期においてこの読出ボイントはクリアされ
る。したがって、読出ポイント信号ｄ1 において、最初
の周期以外に該当領域２ａに対応する読出ポイントが含
まれない。その結果、送信バッファポイント設定信号ｆ
にｉ番目の読出ポイントは含まれないので、スキャンメ
モリ２のｉ番目の領域２ａに記憶されている同一データ
が複数周期に亘って連続して読出されることはない。送
信回路５は、１周期内で送信すべきデータ数が減少する
ので、伝送路６の使用時間が低減する。一般に、伝送路
６には多数のデータ伝送装置や制御コンピュータが接続
されているので、伝送路６全体の伝送効率が向上する。

【００３１】なお、本発明は上述した実施例に限定され
るものではない。実施例装置においては、データ更新記
憶手段として、データ更新情報記憶回路３を設け、この
データ更新記憶回路内に、各領域２ａ毎にデータ更新の
有無情報を記憶するようにしたが、このデータ更新情報
記憶回路３を省略することが可能である。

【００３２】すなわち、通信制御部４内に、データ書込
制御部１から出力された書込信号ＷＲを１周期分だけ記
憶するメモリを設け、このメモリに書込信号ＷＲをデー
タ更新情報として記憶する。そして、このメモリにデー
タ更新情報が記憶されている時のみ、スキャンメモリ２
の各領域２ａに記憶されている各データを読出して伝送
路６へ送信することも可能である。

【００３３】この場合、スキャンメモリ２のＮ個の領域
２ａのうちたとえ１個の領域２ａのデータが更新された
のみであっても、更新されない他の領域２ａのデータを
含めて、Ｎ個全てのデータが送信される。その結果、伝
送路全体の伝送効率改善の度合いは前述した実施例に比
較して低下するが、回路構成を簡素化できる効果を有す
る。

【００３４】

【発明の効果】以上説明したように本発明のデータ伝送
装置においては、入力したデータをスキャンメモリに順
次書込んでいき、規定周期でもってこのスキャンメモリ
に記憶されているデータを読出して送信する場合に、ス
キャンメモリに記憶されているデータが更新されたとき
のみデータを送信し、データが更新されない場合はデー
タ送信を中止している。したがって、同一データが複数
周期に亘って送信されることを未然に防止でき、伝送路
全体のデータ伝送効率を向上できる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係わるデータ伝送装置の
概略構成を示すブロック図、

【図２】 同実施例装置におけるデータ更新情報記憶回
路の詳細回路図。

【符号の説明】

１…データ書込制御部、２…スキャンメモリ，２ａ…領
域、３…データ更新情報記憶部、４…通信制御部、５…
送信回路、６…伝送路、７…モデム、８…アドレスデコ
ーダ回路、９…データラッチ回路、１０…アンドゲー
ト、１１…３ステートゲート、ａ…データ信号、ｂ…ア
ドレス信号、ｃ…データ信号、ｄ…読出参照信号、ｅ…
クリア信号、ｆ…送信バッファポイント設定信号、ｇ…
送信要求信号、ｈ…スキャンデータ読出信号、ＷＲ…書
込信号。

Claims (1)

1. 【特許請求の範囲】 【請求項１】 外部から順次入力されるデータを一旦ス
   キャンメモリに書込み、その後、このスキャンメモリに
   書込まれたデータを規定周期で順次読出して送信するデ
   ータ伝送装置において、 前記スキャンメモリに記憶されているデータが新規入力
   されたデータに更新されたことを記憶するデータ更新記
   憶手段と、前記規定周期毎に前記データ更新記憶手段に
   データ更新が記憶されているか否かを判断するデータ更
   新判断手段と、このデータ更新判断手段がデータ更新さ
   れていないと判断したとき、該当周期におけるデータ送
   信を中止するデータ送信中止手段と、前記データ更新判
   断手段における判断後に前記データ更新記憶手段の記憶
   内容をクリアするクリア手段とを備えたデータ伝送装
   置。