JPH0335335A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0335335A JPH0335335A JP17007689A JP17007689A JPH0335335A JP H0335335 A JPH0335335 A JP H0335335A JP 17007689 A JP17007689 A JP 17007689A JP 17007689 A JP17007689 A JP 17007689A JP H0335335 A JPH0335335 A JP H0335335A
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- Japan
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- storage
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 101150065817 ROM2 gene Proteins 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に関し、特に読出し専用記憶デバイス
のすべてのアドレスに対応して等速呼出し記憶デバイス
を設けた記憶装置に関する。
のすべてのアドレスに対応して等速呼出し記憶デバイス
を設けた記憶装置に関する。
従来の記憶装置は、読出し専用記憶デバイスと等速呼出
し記憶デバイスとをそれぞれの特性に対し、回路上必要
とする機能を主体とし、さらにアクセス時間や経済性等
も合せて考慮して選択の上、使用していた。
し記憶デバイスとをそれぞれの特性に対し、回路上必要
とする機能を主体とし、さらにアクセス時間や経済性等
も合せて考慮して選択の上、使用していた。
上述した従来の記憶装置は、読出し専用記憶デバイスと
等速呼出し記憶デバイスとをそれぞれの特性を考慮して
選択していたので、固定的なプログラムやデータを記憶
するために、不揮発性の記憶素子を必要とするところに
は、通常、読出し専用記憶デバイスを選択して使用して
いる。しがしながら、読出し専用記憶デバイスは、動作
特性上アクセス時間が長いので、制御装置の処理能力を
充分に発揮させることができないという問題点や、試験
中等には、固定的なプログラムやデータであっても変更
したいことがあり、変更した記憶素子を入手するまで試
験を停止したり、臨時に書換え可能な記憶素子を使用し
なければならないという問題点がある。
等速呼出し記憶デバイスとをそれぞれの特性を考慮して
選択していたので、固定的なプログラムやデータを記憶
するために、不揮発性の記憶素子を必要とするところに
は、通常、読出し専用記憶デバイスを選択して使用して
いる。しがしながら、読出し専用記憶デバイスは、動作
特性上アクセス時間が長いので、制御装置の処理能力を
充分に発揮させることができないという問題点や、試験
中等には、固定的なプログラムやデータであっても変更
したいことがあり、変更した記憶素子を入手するまで試
験を停止したり、臨時に書換え可能な記憶素子を使用し
なければならないという問題点がある。
本発明の目的は、読出し専用記憶デバイスのアドレスに
対応して等速呼出し記憶デバイスを設け、制御装置が読
出し専用記憶デバイスに対する最初の読出し動作時に読
出した記憶内容を、等速呼出し記憶デバイスに再度記憶
させ、以後の読出し専用記憶デバイスに対する読出し動
作時には、等速呼出し記憶デバイスから記憶内容を読出
すことにより、読出し専用記憶デバイスに記憶した固定
的なプログラムやデータを処理能力の低下とならない短
い時間で読出し、かつ変更の行える書換え可能な高速記
憶デバイスのプログラムやデータとして扱うことができ
る記憶装置を提供することにある。
対応して等速呼出し記憶デバイスを設け、制御装置が読
出し専用記憶デバイスに対する最初の読出し動作時に読
出した記憶内容を、等速呼出し記憶デバイスに再度記憶
させ、以後の読出し専用記憶デバイスに対する読出し動
作時には、等速呼出し記憶デバイスから記憶内容を読出
すことにより、読出し専用記憶デバイスに記憶した固定
的なプログラムやデータを処理能力の低下とならない短
い時間で読出し、かつ変更の行える書換え可能な高速記
憶デバイスのプログラムやデータとして扱うことができ
る記憶装置を提供することにある。
本発明の記憶装置は、制御装置から制御される読出し専
用記憶デバイスを含む記憶装置において、前記読出し専
用記憶デバイスのアドレスに対応して等速呼出し記憶デ
バイスを設け、前記制御装置は前記読出し専用記憶デバ
イスに対する最初の読出し動作時に読出した記憶内容を
前記等速呼出し記憶デバイスに記憶させ、以後の前記読
出し専用記憶デバイスに対する読出し動作時には前記等
速呼出し記憶デバイスから前記記憶内容を読出す構成で
ある。
用記憶デバイスを含む記憶装置において、前記読出し専
用記憶デバイスのアドレスに対応して等速呼出し記憶デ
バイスを設け、前記制御装置は前記読出し専用記憶デバ
イスに対する最初の読出し動作時に読出した記憶内容を
前記等速呼出し記憶デバイスに記憶させ、以後の前記読
出し専用記憶デバイスに対する読出し動作時には前記等
速呼出し記憶デバイスから前記記憶内容を読出す構成で
ある。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
記憶装置１は、基本構成である読出し専用記憶デバイス
（以下ＲＯＭと記す〉２と等速呼出し記憶デバイス（以
下高速ＲＡＭと記す）３とに、ＲＯＭ２のアドレスに対
応して設けられた高速ＲＡＭ４を含んで構成される。記
憶装置１を制御するプロセッサ５は、記憶装置１との間
にデータを送受するデータバス６と、アドレスデータを
送受するアドレスバス７とを設けである。アドレスバス
７は、記憶装置１に含まれるＲＯＭ２と高速ＲＡＭ３と
のいずれを使用するかを選択するための記憶部選択回路
（以下メモリ選択回路と記す）８にも接続しアドレスデ
ータを送出する。メモリ選択回路８は、ＲＯＭ２を選択
する場合にはＲＯＭエリアセレクト信号９を、高速ＲＡ
Ｍ３を選択する場合にはＲＡＭエリアセレクト信号１０
を送出する。ＲＯＭエリアセレクト信号９は、ＲＯＭ２
の選択が最初の場合と二回目以降の場合とで制御を変え
る機能を持つ記憶部制御回路（以下メモリ制御回路と記
す）１１に入力される。メモリ制御回路１１は、ＲＯＭ
２に対する選択が最初の場合には直接ＲＯＭ２にＲＯＭ
セレクト信号１２を送出し、二回目以降の場合にはＲＯ
Ｍ２の内容を記憶している高速ＲＡＭ４にＲＡＭセレク
ト信号１３を送出する。
（以下ＲＯＭと記す〉２と等速呼出し記憶デバイス（以
下高速ＲＡＭと記す）３とに、ＲＯＭ２のアドレスに対
応して設けられた高速ＲＡＭ４を含んで構成される。記
憶装置１を制御するプロセッサ５は、記憶装置１との間
にデータを送受するデータバス６と、アドレスデータを
送受するアドレスバス７とを設けである。アドレスバス
７は、記憶装置１に含まれるＲＯＭ２と高速ＲＡＭ３と
のいずれを使用するかを選択するための記憶部選択回路
（以下メモリ選択回路と記す）８にも接続しアドレスデ
ータを送出する。メモリ選択回路８は、ＲＯＭ２を選択
する場合にはＲＯＭエリアセレクト信号９を、高速ＲＡ
Ｍ３を選択する場合にはＲＡＭエリアセレクト信号１０
を送出する。ＲＯＭエリアセレクト信号９は、ＲＯＭ２
の選択が最初の場合と二回目以降の場合とで制御を変え
る機能を持つ記憶部制御回路（以下メモリ制御回路と記
す）１１に入力される。メモリ制御回路１１は、ＲＯＭ
２に対する選択が最初の場合には直接ＲＯＭ２にＲＯＭ
セレクト信号１２を送出し、二回目以降の場合にはＲＯ
Ｍ２の内容を記憶している高速ＲＡＭ４にＲＡＭセレク
ト信号１３を送出する。
次に動作について説明する。
プロセッサ５が記憶装置１を起動すると、メモリ選択回
路８は、アドレスバス７を介して受信したアドレス情報
から起動するものが、ＲＯＭ２であるか高速ＲＡＭ３で
あるかを判断し、高速ＲＡＭ３を選択する場合には、高
速ＲＡＭ３に対しＲＡＭエリアセレクト信号１０を送出
し、ＲＯＭ２を選択する場合にはＲＯＭエリアセレクト
信号９をメモリ制御回路１１に送出する。高速ＲＡＭ３
を選択する場合は、従来の記憶装置の制御動作と同一で
あるので説明を省略する。ＲＯＭエリアセレクト信号９
を受信したメモリ制御回路１１は、起動が第一回目でか
つ読出し命令であれば、ＲＯＭ２にＲＯＭセレクト信号
１２を送出する。この制御動作により、ＲＯＭ２から読
出されたデータは、アドレスバス７を介してプロセッサ
５に送出される。プロセッサ５は、ＲＯＭ２からの読出
しが第一回目であることを知り、読出したデータを高速
ＲＡＭ４に転送し記憶させるよう制御する。ＲＯＭエリ
アセレクト信号９を受信したメモリ制御回路１１は、起
動が第二回目以降であれば、高速ＲＡＭ４にＲＡＭセレ
クト信号１３を送出する。この制御動作により、高速Ｒ
ＡＭ４から読出されたデータは、アドレスバス７を介し
てプロセッサ５に送出される。
路８は、アドレスバス７を介して受信したアドレス情報
から起動するものが、ＲＯＭ２であるか高速ＲＡＭ３で
あるかを判断し、高速ＲＡＭ３を選択する場合には、高
速ＲＡＭ３に対しＲＡＭエリアセレクト信号１０を送出
し、ＲＯＭ２を選択する場合にはＲＯＭエリアセレクト
信号９をメモリ制御回路１１に送出する。高速ＲＡＭ３
を選択する場合は、従来の記憶装置の制御動作と同一で
あるので説明を省略する。ＲＯＭエリアセレクト信号９
を受信したメモリ制御回路１１は、起動が第一回目でか
つ読出し命令であれば、ＲＯＭ２にＲＯＭセレクト信号
１２を送出する。この制御動作により、ＲＯＭ２から読
出されたデータは、アドレスバス７を介してプロセッサ
５に送出される。プロセッサ５は、ＲＯＭ２からの読出
しが第一回目であることを知り、読出したデータを高速
ＲＡＭ４に転送し記憶させるよう制御する。ＲＯＭエリ
アセレクト信号９を受信したメモリ制御回路１１は、起
動が第二回目以降であれば、高速ＲＡＭ４にＲＡＭセレ
クト信号１３を送出する。この制御動作により、高速Ｒ
ＡＭ４から読出されたデータは、アドレスバス７を介し
てプロセッサ５に送出される。
第２図は第１図のメモリ制御回路１１の一実施例の回路
図である。
図である。
第２図には第１図に記載されていない制御線として、Ｒ
ＯＭ２に対する読出しを命令する読出し命令（以下メモ
リリードと記す〉１４と、記憶を命令する記憶命令（以
下メモリライトと記す）１５とがある。又、ＲＯＭ ２
に対する起動が第一回目であるか否かを判定するための
メモリ選択レジスタ１６と、ＲＯＭ２に対する起動が第
二回目以降であって記憶命令１５を受信することが可能
か否かを決めるＲＡＭライト制御レジスタ１７とを設け
である。メモリ制御回路１１は、メモリ選択レジスタ１
６およびＲＡＭライト制御レジスタ１７の出力と、ＲＯ
Ｍエリアセレクト信号９と、メモリリード１４とメモリ
ライト１５との組合せにより、アンドゲート１８，１９
．２０とオアゲート２１とで構成するゲート回路から、
ＲＯＭセレクト信号１２あるいはＲＡＭセレクト信号１
３を送出する機能を持たせている。
ＯＭ２に対する読出しを命令する読出し命令（以下メモ
リリードと記す〉１４と、記憶を命令する記憶命令（以
下メモリライトと記す）１５とがある。又、ＲＯＭ ２
に対する起動が第一回目であるか否かを判定するための
メモリ選択レジスタ１６と、ＲＯＭ２に対する起動が第
二回目以降であって記憶命令１５を受信することが可能
か否かを決めるＲＡＭライト制御レジスタ１７とを設け
である。メモリ制御回路１１は、メモリ選択レジスタ１
６およびＲＡＭライト制御レジスタ１７の出力と、ＲＯ
Ｍエリアセレクト信号９と、メモリリード１４とメモリ
ライト１５との組合せにより、アンドゲート１８，１９
．２０とオアゲート２１とで構成するゲート回路から、
ＲＯＭセレクト信号１２あるいはＲＡＭセレクト信号１
３を送出する機能を持たせている。
以上説明したように、本発明は、読出し専用記憶デバイ
スのアドレスに対応して等速呼出し記憶デバイスを設け
、制御装置が読出し専用記憶デバイスに対する最初の読
出し動作時に読出した記憶内容を、等速呼出し記憶デバ
イスに再度記憶させ、以後の読出し専用記憶デバイスに
対する読出し動作時には、等速呼出し記憶デバイスから
記憶内容を読出すことにより、読出し専用記憶デバイス
に記憶した固定的なプログラムやデータを処理能力の低
下とならない短い時間で読出し、かつ変更の行える書換
え可能な高速記憶デバイスのプログラムやデータとして
扱うことができる効果が有る。
スのアドレスに対応して等速呼出し記憶デバイスを設け
、制御装置が読出し専用記憶デバイスに対する最初の読
出し動作時に読出した記憶内容を、等速呼出し記憶デバ
イスに再度記憶させ、以後の読出し専用記憶デバイスに
対する読出し動作時には、等速呼出し記憶デバイスから
記憶内容を読出すことにより、読出し専用記憶デバイス
に記憶した固定的なプログラムやデータを処理能力の低
下とならない短い時間で読出し、かつ変更の行える書換
え可能な高速記憶デバイスのプログラムやデータとして
扱うことができる効果が有る。
第１図は本発明の一実施例のブロック図、第２図は第１
図のメモリ制御回路の一実施例の回路図である。 １・・・・・・記憶装置、２・・・・・・続出し専用記
憶デバイス（ＲＯＭ）、３．４・・・・・・等速呼出し
記憶デバイス（高速ＲＡＭ）、５・・・・・・プロセッ
サ、６・・・・・・データバス、７・・・・・・アドレ
スバス、８・・・・・・記憶部選択回路（メモリ選択回
路〉、９・・・・・・ＲＯＭエリアセレクト信号、１０
・・・・・・ＲＡＭエリアセレクト信号、１１・・・・
・・記憶部制御回路（メモリ制御回路〉、１２・・・・
・・ＲＯＭセレクト信号、１３・・・・・・ＲＡＭセレ
クト信号、１４−・・・・・読出し命令（メモリリード
）、１５・・・・・・記憶を命令する記憶命令（メモリ
ライト）、１６・・・・・・メモリ選択レジスタ、■７
・・・・・・ＲＡＭライト制御レジスタ、１８，１９゜
２０・・・・・・アンドゲート、２１・・・・・・オア
ゲート。
図のメモリ制御回路の一実施例の回路図である。 １・・・・・・記憶装置、２・・・・・・続出し専用記
憶デバイス（ＲＯＭ）、３．４・・・・・・等速呼出し
記憶デバイス（高速ＲＡＭ）、５・・・・・・プロセッ
サ、６・・・・・・データバス、７・・・・・・アドレ
スバス、８・・・・・・記憶部選択回路（メモリ選択回
路〉、９・・・・・・ＲＯＭエリアセレクト信号、１０
・・・・・・ＲＡＭエリアセレクト信号、１１・・・・
・・記憶部制御回路（メモリ制御回路〉、１２・・・・
・・ＲＯＭセレクト信号、１３・・・・・・ＲＡＭセレ
クト信号、１４−・・・・・読出し命令（メモリリード
）、１５・・・・・・記憶を命令する記憶命令（メモリ
ライト）、１６・・・・・・メモリ選択レジスタ、■７
・・・・・・ＲＡＭライト制御レジスタ、１８，１９゜
２０・・・・・・アンドゲート、２１・・・・・・オア
ゲート。
Claims (1)
- 制御装置から制御される読出し専用記憶デバイスを含む
記憶装置において、前記読出し専用記憶デバイスのアド
レスに対応して等速呼出し記憶デバイスを設け、前記制
御装置は前記読出し専用記憶デバイスに対する最初の読
出し動作時に読出した記憶内容を前記等速呼出し記憶デ
バイスに記憶させ、以後の前記読出し専用記憶デバイス
に対する読出し動作時には前記等速呼出し記憶デバイス
から前記記憶内容を読出すことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17007689A JPH0335335A (ja) | 1989-06-30 | 1989-06-30 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17007689A JPH0335335A (ja) | 1989-06-30 | 1989-06-30 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335335A true JPH0335335A (ja) | 1991-02-15 |
Family
ID=15898197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17007689A Pending JPH0335335A (ja) | 1989-06-30 | 1989-06-30 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335335A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015041261A1 (ja) | 2013-09-17 | 2015-03-26 | 三菱瓦斯化学株式会社 | ビス（アミノメチル）シクロヘキサンの製造方法 |
-
1989
- 1989-06-30 JP JP17007689A patent/JPH0335335A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015041261A1 (ja) | 2013-09-17 | 2015-03-26 | 三菱瓦斯化学株式会社 | ビス（アミノメチル）シクロヘキサンの製造方法 |
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