JPH05121749A

JPH05121749A - 電気的に書込みおよび消去可能な半導体記憶装置およびその製造方法

Info

Publication number: JPH05121749A
Application number: JP28008991A
Authority: JP
Inventors: Natsuo Ajika; 夏夫味香; Makoto Oi; 誠大井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-10-25
Filing date: 1991-10-25
Publication date: 1993-05-18

Abstract

(57)【要約】【目的】選択したメモリセルに書込みを行なう際に非
選択のメモリセルに蓄えられたデータが破壊されること
を防止する。【構成】第１導電型の半導体基板１の主表面には、第
１と第２の第２導電型不純物領域８ａ、１０ａが形成さ
れ、これらの間にはチャネル領域が形成されている。チ
ャネル領域上には第１の誘電体膜３が形成されており、
この第１の誘電体膜３上には電荷蓄積電極４が形成され
ている。この電荷蓄積電極４上には、第２の誘電体膜５
を介して制御電極６が形成されている。そして、電荷蓄
積電極４の端縁直下における第１の誘電体膜３の膜厚
は、第１の不純物領域８ａ側よりも第２の不純物領域１
０ａ側で厚くなっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般的には電気的に
書込みおよび消去を行なうことが可能な不揮発性半導体
記憶装置およびその製造方法に関し、特に書込まれた情
報電荷を電気的に一括消去することが可能なＥＥＰＲＯ
Ｍ（Electrically Erasable and Programmable Read On
ly Memory ）いわゆる、フラッシュＥＥＰＲＯＭの構造
およびその製造方法に関するものである。

【０００２】

【従来の技術】データを自由にプログラムすることがで
き、しかも電気的に書込みおよび消去可能な構造のメモ
リデバイスとしてＥＥＰＲＯＭが知られている。以下
に、図１８ないし図２１を用いて、１つのトランジスタ
で構成され、書込まれた情報電荷を電気的に一括して消
去可能なＥＥＰＲＯＭ、いわゆるフラッシュＥＥＰＲＯ
Ｍについて説明する。

【０００３】図１８は、フラッシュＥＥＰＲＯＭの一般
的な構成を示すブロック図である。図１８に示すよう
に、このフラッシュＥＥＰＲＯＭは、行列上に配置され
たメモリセルマトリックス１００と、Ｘアドレスデコー
ダ２００と、Ｙゲートセンスアンプ３００と、Ｙアドレ
スデコーダ４００と、アドレスバッファ５００と、入出
力バッファ６００と、コントロールロジック７００とを
含んでいる。

【０００４】メモリセルマトリックス１００は、内部に
行列状に配置された複数個のメモリトランジスタを有し
ている。メモリセルマトリックス１００の行および列を
選択するために、Ｘアドレスデコーダ２００とＹゲート
センスアンプ３００とが接続されている。Ｙゲートセン
スアンプ３００には、列の選択情報を与えるＹアドレス
デコーダ４００が接続されている。Ｘアドレスデコーダ
２００とＹアドレスデコーダ４００には、それぞれアド
レス情報が一時格納されるアドレスバッファ５００が接
続されている。

【０００５】Ｙゲートセンスアンプ３００には、入出力
データを一時格納する入出力バッファ６００が接続され
ている。アドレスバッファ５００と入出力バッファ６０
０には、フラッシュＥＥＰＲＯＭの動作を制御するため
のコントロールロジック７００が接続されている。コン
トロールロジック７００は、チップイネーブル信号、ア
ウトプットイネーブル信号およびプログラム信号に基づ
いた制御を行なう。

【０００６】図１９は、図１８に示したメモリセルマト
リックス１００の概略構成を示す等価回路図である。図
１９に示すように、行方向に延びる複数本のワード線Ｗ
Ｌ₁、ＷＬ₂、…ＷＬ_iと、列方向に延びる複数本のビ
ット線ＢＬ₁、ＢＬ₂、…ＢＬ_iとが互いに直交するよ
うに配置され、それによりマトリックスを構成してい
る。各ワード線と各ビット線の交点には、それぞれフロ
ーティングゲート電極を有するメモリトランジスタ
Ｑ₁₁、Ｑ₁₂…Ｑ_iiが配設されている。

【０００７】各メモリトランジスタのドレイン拡散領域
は各ビット線に接続されており、メモリトランジスタの
コントロールゲート電極は各ワード線に接続されてい
る。メモリトランジスタのソース拡散領域は、各ソース
線Ｓ₁、Ｓ₂、…に接続されている。同一の行に属する
メモリトランジスタのソース拡散領域は、図に示すよう
に相互に接続され、両側に配置されたソース線Ｓ₁、Ｓ
₂、…に接続されている。

【０００８】図２０は、従来のスタックゲート型フラッ
シュＥＥＰＲＯＭと呼ばれるフラッシュＥＥＰＲＯＭを
示す平面概略図である。図２１は、図２０のＡ−Ａ線に
沿って見た断面図である。これらの図を参照して、従来
のフラッシュＥＥＰＲＯＭの構造について説明する。

【０００９】図２０を参照して、コントロールゲート電
極３７は相互に接続されて横方向（行方向）に伸びるよ
うにワード線として形成されている。ビット線３９はワ
ード線３７と直交するように配置され、縦方向（列方
向）に並ぶドレイン拡散領域３２を相互に接続してい
る。ビット線３９は、ドレインコンタクト４０によって
各ドレイン拡散領域３２に電気的に接続されている。図
２１を参照して、ビット線３９は、スムースコート膜４
１の上に形成されている。図２０を参照して、ソース拡
散領域３３は、ワード線３７が延びる方向に沿って延在
し、ワード線３７と素子分離酸化膜３０とに囲まれた領
域に形成されている。各ドレイン拡散領域３２は、ワー
ド線３７と素子分離酸化膜３０とによって囲まれた領域
に形成されている。

【００１０】次に図２１を参照して、ｐ型シリコン基板
３１の主表面には、ドレイン拡散領域３２とソース拡散
領域３３とが間隔を隔てて形成されている。これらのド
レイン拡散領域３２とソース拡散領域３３との間に挟ま
れた領域には、チャネル領域が形成されるようにコント
ロールゲート電極３７とフローティングゲート電極３５
とが形成されている。フローティングゲート電極３５
は、ｐ型シリコン基板３１の上に膜厚１００Å程度の薄
い酸化膜３４を介して形成されている。コントロールゲ
ート電極３７は、フローティングゲート電極３５から電
気的に分離されるように、フローティングゲート電極３
５上に層間絶縁層３６を介して形成されている。フロー
ティングゲート電極３５とコントロールゲート電極３７
は、多結晶シリコン層により形成されている。熱酸化膜
３８は、ｐ型シリコン基板３１と、フローティングゲー
ト電極３５やコントロールゲート電極３７を構成する多
結晶シリコン層の表面を熱酸化することによって形成さ
れている。フローティングゲート電極３５やコントロー
ルゲート電極３７を被覆するように、酸化膜等からなる
スムースコート膜４１が形成されている。

【００１１】上記のような構造を有するフラッシュＥＥ
ＰＲＯＭの動作について、以下に説明する。

【００１２】まず、書込み動作においては、ドレイン拡
散領域３２に６〜８Ｖ程度の電圧Ｖ _D、コントロールゲ
ート電極３７に１０〜１５Ｖ程度の電圧Ｖ_Gが印加され
る。この電圧Ｖ_D、Ｖ_Gの印加により、ドレイン拡散領
域３２と酸化膜３４の近傍でアバランシェ降伏現象が引
起こされる。それにより、この近傍で高いエネルギを有
する電子が発生する。この電子の一部は、コントロール
ゲート電極３７に印加された電圧Ｖ_Gによる電界によ
り、フローティングゲート電極３５に引寄せられる。こ
のようにして、フローティングゲート電極３５に電子の
蓄積が行なわれると、コントロールゲートトランジスタ
のしきい値電圧Ｖ_thが高くなる。このしきい値Ｖ_thが所
定の値よりも高くなった状態が書込まれた状態、“０”
と呼ばれる。

【００１３】次に、消去動作においては、ソース拡散領
域３３に１０〜１２Ｖ程度の電圧Ｖ _Sが印加され、コン
トロールゲート電極３７は接地電位、ドレイン拡散領域
３３はフローティングに保持される。ソース拡散領域３
３に印加された電圧Ｖ_Sによる電界により、フローティ
ングゲート電極３５中の電子は、薄い酸化膜３４をＦ−
Ｎ（Fowler-Nordheim ）トンネル現象によって通過す
る。このようにして、フローティングゲート電極３５中
の電子が引抜かれることにより、コントロールゲートト
ランジスタのしきい値電圧Ｖ_thが低くなる。このしきい
値電圧Ｖ_thが所定の値よりも低い状態が、消去された状
態、“１”と呼ばれる。各メモリトランジスタのソース
は、図２０に示すように、相互に接続されているので、
この消去動作によってすべてのメモリセルの一括消去が
行なわれ得る。

【００１４】さらに、読出し動作においては、コントロ
ールゲート電極３７に５Ｖ程度の電圧Ｖ_G′ドレイン拡
散領域３２に１〜２Ｖ程度の電圧Ｖ_D′が印加される。
そのとき、コントロールゲートトランジスタのチャネル
領域に電流が流れるかどうか、すなわちコントロールゲ
ートトランジスタがオン状態かオフ状態かによって上記
の“１”、“０”の判定が行なわれる。

【００１５】

【発明が解決しようとする課題】上述のフラッシュＥＥ
ＰＲＯＭにおいて、図２１を参照して、たとえばメモリ
セル（１）を選択して書込む際には、ドレイン拡散領域
３２に６〜８Ｖ、コントロールゲート電極３７に１０〜
１５Ｖ程度の電圧を印加することによって、メモリセル
（１）のフローティングゲート電極３５に書込みが行な
われる。その後、メモリセル（２）を選択して書込む際
にも、メモリセル（２）におけるドレイン拡散領域３２
およびコントロールゲート電極３７に前述と同様の電圧
が印加される。このとき、メモリセル（１）とメモリセ
ル（２）とは、ドレイン拡散領域３２を共有しており、
メモリセル（２）に書込みを行なう際には、ドレイン拡
散領域３２に６〜８Ｖの電圧が印加される。一方、メモ
リセル（１）のフローティングゲート電極３５には電荷
が蓄積されているため、たとえば約−３Ｖ程度に帯電し
ている。

【００１６】それにより、メモリセル（１）のフローテ
ィングゲート電極３５とドレイン拡散領域３２との間に
は、高電界が生じることになる。そして、書込みのため
の電荷の印加時間がたとえば約１０μ秒とすると、メモ
リセル（１）における酸化膜３４には、メモリセル
（２）に書込みを行なう際に約１０μ秒の時間高電界が
かかることになる。これと同様に、メモリセル（３）、
メモリセル（４）に書込を行なう際にも、非選択のメモ
リセルたとえばメモリセル（１）における酸化膜３４に
は、高電界がかかることになる。

【００１７】一方、フローティングゲート電極３５の下
端コーナー部は尖った形状となっている。このような場
合には、図２１に示すように、その下端コーナー部分で
電界集中が起こりやすい。そのため、上記のように非選
択のフローティングゲート電極３５に蓄えられた電子
が、Ｆ−Ｎ（Fowler-Nordheim ）トンネリングによりド
レイン拡散領域３２に引抜かれるといった事態が起こり
得る。また、上記の高電界のため、ドレイン拡散領域３
２近傍で、バンド間トンネリングにより発生したホール
がフローティングゲート電極３５に注入される等の事態
も起こりやすくなる。その結果、非選択のセルにおける
フローティングゲート電極３５に蓄えられた電子が減少
し、ある確率で、書込まれたデータが破壊されるといっ
た問題が生じる。このような現象を「ドレイン・ディス
ターブ現象」という。

【００１８】一方、特開平２−２８４４７３には、フラ
ッシュＥＥＰＲＯＭにおけるフローティングゲート電極
下端コーナー部を丸めることによって、電界集中を緩和
し、それにより消去特性のばらつきの防止および書換え
回数の増加を図っている旨が記載されているが、前述の
「ドレイン・ディスターブ現象」防止に関する記載はな
い。また、この場合は、図２２に示すように、フローテ
ィングゲート電極５７における下端コーナー部５７Ｅ
は、左右対称に丸められている。なお、図２２に示すよ
うに、このフラッシュＥＥＰＲＯＭは、ｐ型半導体基板
５１と、ｎ型半導体領域５２と、ｐ型ウェル領域５３
と、ｎ⁺型半導体領域５４と、ｐ型半導体領域５５と、
ｎ⁺半導体領域５６と、フローティングゲート電極５７
と、第２ゲート酸化膜５８と、コントロールゲート電極
５９と、サイドウォール６０とを備えている。

【００１９】この発明は、上記の課題を解決するために
なされたものであり、上記の「ドレイン・ディスターブ
現象」を効果的に阻止し得る、電気的に書込みおよび消
去可能な半導体記憶装置およびその製造方法を提供する
ことを目的とする。

【００２０】

【課題を解決するための手段】この発明に基づく半導体
記憶装置は、主表面を有する第１導電型の半導体基板を
有しており、この半導体基板の主表面に所定のチャネル
領域を形成するように間隔を隔てて第１と第２の第２導
電型の不純物領域が形成されている。そして、チャネル
領域の上には第１の誘電体膜が形成されており、この第
１の誘電体膜の上には電荷蓄積電極層が形成されてい
る。この電荷蓄積電極層の上には第２の誘電体膜を介在
して制御電極層が形成されている。そして、電荷蓄積電
極層の端縁直下における第１の誘電体膜の膜厚は、第１
の不純物領域側よりも第２の不純物領域側で厚くなって
いる。

【００２１】この発明に基づく半導体記憶装置の製造方
法は、第１導電型の半導体基板の主表面の上に第１の誘
電体膜を形成する工程と、第１の誘電体膜の上に電荷蓄
積電極層を形成する工程と、この電荷蓄積電極層の上に
第２の誘電体膜を介在して制御電極層を形成する工程
と、この制御電極層をマスクとして用いて第１と第２の
第２導電型の不純物領域を間隔を隔てて半導体基板の主
表面に形成する工程と、電荷蓄積電極層の端縁直下であ
って第１の不純物領域側で第１の膜厚を有するように第
１の誘電体膜の膜厚を増加させる工程と、電荷蓄積電極
層の端縁直下であって、第２の不純物領域側で第１の膜
厚よりも厚い第２の膜厚を有するように第１の誘電体膜
の膜厚を増加させる工程とを備えている。

【００２２】

【作用】この発明に基づく半導体記憶装置によれば、電
荷蓄積電極下に形成されている第１の誘電体膜の膜厚
は、第１および第２の不純物領域側で異なっている。そ
のため、それぞれの不純物領域に要求される機能に応じ
て、第１の誘電体膜の膜厚を異ならせることができる。
これにより、その一方の不純物領域に高電界が印加さ
れ、隣接する電荷蓄積電極の一方に書込みを行なう際
に、その他方が非選択の状態にあっても、その非選択の
電荷蓄積電極に蓄えられた電子に悪影響を及ぼさないよ
うに、第１の誘電体膜の膜厚を設定することができる。
したがって、非選択のメモリセルにおける「ドレイン・
ディスターブ現象」が効果的に阻止される。

【００２３】

【実施例】以下に、この発明に基づく一実施例につい
て、図１ないし図１７を用いて説明する。図１は、この
発明に基づく一実施例の半導体記憶装置におけるメモリ
セルの断面図である。図１に示すように、ｐ型シリコン
基板１の主表面には、チャネル領域を挟んでドレイン拡
散領域１０およびソース拡散領域８が形成されている。
そして、チャネル領域上には、酸化膜３が形成されてお
り、酸化膜３上にはフローティングゲート電極４が形成
されている。

【００２４】この酸化膜３の膜厚は、ソース拡散領域８
側とドレイン拡散領域１０側とで異なっているため、フ
ローティングゲート電極４の下端コーナー部の形状は、
ソース拡散領域８側とドレイン拡散領域１０側とで異な
った非対称形状となっている。フローティングゲート電
極４の上には、層間絶縁層５を介してコントロールゲー
ト電極６が形成されている。また、コントロールゲート
電極６およびフローティングゲート電極４の側部には、
周辺回路形成時に形成される側壁酸化膜１１が形成され
ている。

【００２５】ドレイン拡散領域１０上における所定領域
を除き、コントロールゲート電極６、側壁酸化膜１１お
よびソース拡散領域８上には、酸化膜１２が形成されて
おり、その上には窒化膜１３が形成されている。窒化膜
１３上には、層間平坦化膜１４が形成されている。この
層間平坦化膜１４およびドレイン拡散領域１０上には、
チタン膜１８が形成されている。このチタン膜１８上に
は、アルミニウム配線層１９が形成されている。このチ
タン膜１８とアルミニウム配線層１９とでビット線が形
成されている。

【００２６】次に、図２ないし図１５を用いて、上記の
実施例の製造工程の第１〜第１４工程について説明す
る。

【００２７】まず、図２に示すように、ｐ型シリコン基
板１に、ボロン（Ｂ）を１００ＫｅＶ、１．０×１０¹³
／ｃｍ²の条件で注入する。そして、１１８０℃で６時
間不純物ドライブすることによりウェル（図示せず）を
形成する。その後、活性領域を分離する領域に、分離特
性を確保するためのボロン（Ｂ）を８０ＫｅＶ、２．５
×１０¹³／ｃｍ²の条件で注入し、この領域を選択酸化
することによって、厚さ７５００Å程度の素子分離酸化
膜（図示せず）を形成する。

【００２８】次に、図３に示すように、ｐ型シリコン基
板１上全面に１００Å程度の酸化膜３を形成し、メモリ
セルのしきい値電圧Ｖ_thを制御するために、チャネル領
域にチャネルドーピングを行なう。そして、酸化膜３上
に、厚さ１０００Å程度の第１のポリシリコン層４を形
成し、その上にレジスト７ａを堆積する。そして、この
レジスト７ａを用いて、フォトリソグラフィと異方性エ
ッチングによって、第１のポリシリコン層４を一定のピ
ッチでビット線方向にパターニングする。その後、レジ
スト７ａを除去する。

【００２９】次に、図４を参照して、第１のポリシリコ
ン層４上に、ＣＶＤ法を用いて膜厚１００Å程度の酸化
膜を形成し、その上にＣＶＤ法を用いて膜厚１００Å程
度の窒化膜を形成し、さらにその上にＣＶＤ法を用いて
膜厚１００Å程度の酸化膜をを形成する。これらにより
層間絶縁層５は構成されている。そして、この層間絶縁
層５上に厚さ２５００Å程度の第２のポリシリコン層６
を形成し、この第２のポリシリコン層６上にレジスト７
ｂを堆積する。

【００３０】そして、図５に示すように、フォトリソグ
ラフィを用いて、横方向に一定のピッチで線状にレジス
ト７ｂをパターニングする。このレジスト７ｂをマスク
として、第２のポリシリコン層６、その下の層間絶縁層
５および第１のポリシリコン層４を異方性エッチングす
る。これにより、第１のポリシリコン層４によりフロー
ティングゲート電極４が形成され、第２のポリシリコン
層６によりコントロールゲート電極６が形成される。

【００３１】その後、図６に示すように、レジスト７ｂ
を除去した後、ＣＶＤ法により酸化膜２０を全面に形成
し、この上にＣＶＤ法により窒化膜２１を形成する。そ
して、フォトリソグラフィおよび異方性エッチングを用
いてパターニングすることにより、図７に示すように、
ドレイン拡散領域１０となる領域上における窒化膜２１
を除去する。

【００３２】そして、ドレイン拡散領域１０となる領域
に、砒素（Ａｓ）を３５ＫｅＶ、５．０×１０¹⁴／ｃｍ
²の条件で注入し、さらに書込み特性改善のための埋込
みＰ ⁺拡散層形成のためのボロン（Ｂ）を、４５度の斜
め回転イオン注入法を用いて、５０ＫｅＶ、３．０×１
０¹³／ｃｍ²の条件で注入する。それにより、ドレイン
拡散領域１０を形成する。したがって、ドレイン拡散領
域１０は、砒素（Ａｓ）注入によるｎ⁺不純物拡散領域
（図示せず）とボロン（Ｂ）注入によるｐ⁺拡散層（図
示せず）とで構成されている。

【００３３】その後、図８に示すように、熱酸化処理を
行なうことにより、フローティングゲート電極４、コン
トロールゲート電極６、層間絶縁層５および酸化膜３に
おけるドレイン拡散領域１０側は酸化される。それによ
り、層間絶縁層５および酸化膜３は成長し、その厚みは
増加する。そして、図９に示すように、窒化膜２１を除
去する。

【００３４】次に、図１０に示すように、メモリセルに
おけるドレイン拡散領域となる領域をレジスト７ｃで覆
う。そして、このレジスト７ｃをマスクとして、ソース
拡散領域となる領域に、砒素（Ａｓ）を３５ＫｅＶ、
１．０×１０¹⁶／ｃｍ²の条件で注入し、さらにリン
（Ｐ）を５０ＫｅＶ、５．０×１０¹⁴／ｃｍ²の条件で
注入する。それにより、ソース拡散領域８を形成する。
したがって、ソース拡散領域は、砒素（Ａｓ）の注入に
よるｎ⁺不純物拡散領域（図示せず）とリン（Ｐ）の注
入によるｎ^-不純物拡散領域（図示せず）とで構成され
ていることになる。

【００３５】次に、図１１に示すように、上記の酸化膜
２０および窒化膜２１を除去した後に、全面に熱酸化処
理を施す。それにより、ソース拡散領域８側における酸
化膜３および層間絶縁層５も成長し、その厚みは増加す
る。このとき、熱酸化処理の条件やソース拡散領域８お
よびドレイン拡散領域１０の濃度等の条件により、酸化
膜３の酸化のされ方が異なる。すなわち、前記の条件の
いかんによっては、酸化膜３の膜厚は、ソース拡散領域
８側が厚くなる場合も考えられ、ドレイン拡散領域１０
側が厚くなる場合も考えられる。

【００３６】ここで、図１６および図１７を用いて、熱
酸化処理後のフローティングゲート電極４の形状および
酸化膜３の膜厚等についてより詳細に説明する。図１６
および図１７は、メモリセルを模式的に示した断面拡大
図である。なお、便宜上、酸化膜３および層間絶縁層５
のフローティングゲート電極４近傍の境界線は省略して
いる。また、ドレイン拡散領域１０は、ｎ⁺不純物拡散
領域１０ａとｐ⁺拡散領域１０ｂとで構成され、ソース
拡散領域８は、ｎ⁺不純物拡散領域８ａとｎ^-不純物拡
散領域８ｂとで構成されている。

【００３７】図１６は、フローティングゲート電極４の
ドレイン拡散領域１０側の端縁直下における酸化膜３の
膜厚ｔ₁が、ソース拡散領域側の端縁直下における酸化
膜３の膜厚ｔ₂よりも大きい場合を示している。この場
合、図１８に示すように、ドレイン拡散領域１０側のｎ
⁺不純物拡散領域１０ａとｐ⁺拡散層１０ｂとの界面に
おいて、フローティングゲート電極４に最も近い部分に
おける酸化膜３の膜厚ｔ₃は、ソース拡散領域８側のｎ
⁺不純物拡散領域８ａとフローティングゲート電極４が
最も近い部分における酸化膜３の膜厚ｔ₄よりも大きく
なるように、酸化量が設定される。

【００３８】このとき、消去はＦ−Ｎトンネリングによ
り行なうので、ｔ₄はあまり厚くすることができない
が、書込みはアバランシェ降伏現象により行なうのでｔ
₃はｔ ₄よりも厚くすることができる。また、図１７
は、上記のｔ₂がｔ₁よりも大きい場合を想定している
が、この場合においても、不純物拡散領域が形成される
位置の関係上、ｔ₃の方がｔ₄よりも大きくなってい
る。以上より、熱酸化処理等の条件によっては、ｔ₁と
ｔ₂の大小関係が逆になる場合も考えられないではない
が、ｔ₁とｔ₂の大きさは基本的には違っている。すな
わち、フローティングゲート電極４の下端コーナー部の
形状は非対称形状となっている。

【００３９】この場合、本件発明において重要なのは、
ｎ⁺不純物拡散領域１０ａとフローティングゲート電極
４との重なりの部分における酸化膜３の膜厚と、フロー
ティングゲート電極４の下端コーナー部の形状である。
酸化膜３の膜厚は、熱酸化処理による酸化膜３の成長に
より厚くなり、同時にフローティングゲート電極４の下
端コーナー部の形状は丸みを帯びた形状となる。それに
より電界集中は防止でき、かつ酸化膜３の膜厚の増加に
より、その部分の電界も弱められるので、酸化量を適度
に調節することによって、前述の「ドレイン・ディスタ
ーブ現象」を防止することが可能となる。

【００４０】その後、図１２に示すように、ＣＶＤ法を
用いて膜厚１５００Å程度の酸化膜を形成し、異方性エ
ッチングを行なうことにより、フローティングゲート電
極４およびコントロールゲート電極６の側面に側壁酸化
膜１１を形成する。その後、図１３に示すように、膜厚
１５００Å程度の酸化膜１２を全面に形成し、さらに膜
厚５００Å程度の窒化膜１３を形成する。

【００４１】次に、図１４に示すように、窒化膜１３上
に層間平坦化膜１４を形成し、その上にレジスト１５を
堆積する。このレジスト１５をパターニングすることに
よって、開口部１６を形成する。そして、パターニング
されたレジスト１５をマスクとして等方性エッチングを
行なうことにより、テーパ形状の凹部１７を有する層間
平坦化膜１４を形成する。その後、図１５に示すよう
に、レジスト１５をマスクとして異方性エッチングを行
なうことにより、ドレイン拡散領域１０上に開口部を形
成する。

【００４２】次に、図１を参照して、上記開口したドレ
イン拡散領域１０上に、膜厚５００Å程度のチタン膜１
８を形成し、その上に膜厚５０００Å程度のアルミニウ
ム合金膜１９をスパッタリング法を用いて形成する。そ
して、フォトリソグラフィと化学処理とを用いて、チタ
ン膜１８およびアルミニウム合金膜１９をパターニング
することにより、ドレイン拡散領域１０と電気的に接続
されたビット線が形成される。

【００４３】

【発明の効果】この発明によれば、電荷蓄積電極端縁直
下における第１の誘電体膜の膜厚を、それぞれの不純物
領域に要求される機能に応じて異ならせることができ
る。その結果、選択されたメモリセルへのデータの書込
み時に非選択のセルに蓄積されたデータが破壊されると
いった現象を防止でき、半導体記憶装置の信頼性を向上
させることが可能となる。

【図面の簡単な説明】

【図１】この発明に基づく実施例におけるメモリセルを
示す断面図である。

【図２】この発明に基づく実施例の製造工程の第１工程
を示す断面図である。

【図３】この発明に基づく実施例の製造工程の第２工程
を示す断面図である。

【図４】この発明に基づく実施例の製造工程の第３工程
を示す断面図である。

【図５】この発明に基づく実施例の製造工程の第４工程
を示す断面図である。

【図６】この発明に基づく実施例の製造工程の第５工程
を示す断面図である。

【図７】この発明に基づく実施例の製造工程の第６工程
を示す断面図である。

【図８】この発明に基づく実施例の製造工程の第７工程
を示す断面図である。

【図９】この発明に基づく実施例の製造工程の第８工程
を示す断面図である。

【図１０】この発明に基づく実施例の製造工程の第９工
程を示す断面図である。

【図１１】この発明に基づく実施例の製造工程の第１０
工程を示す断面図である。

【図１２】この発明に基づく実施例の製造工程の第１１
工程を示す断面図である。

【図１３】この発明に基づく実施例の製造工程の第１２
工程を示す断面図である。

【図１４】この発明に基づく実施例の製造工程の第１３
工程を示す断面図である。

【図１５】この発明に基づく実施例の製造工程の第１４
工程を示す断面図である。

【図１６】この発明に基づく実施例を模式的に示す断面
概略図である。

【図１７】この発明に基づく実施例を模式的に示す断面
概略図である。

【図１８】従来のフラッシュＥＥＰＲＯＭの一般的な構
成を示すブロック図である。

【図１９】図１８に示すメモリセルマトリックス１００
の概略構成を示す等価回路図である。

【図２０】従来のフラッシュＥＥＰＲＯＭを示す平面概
略図である。

【図２１】図２０におけるＡ−Ａ線に沿って見た断面図
である。

【図２２】従来例の一例として挙げたフラッシュＥＥＰ
ＲＯＭを示す断面図である。

【符号の説明】１、３１、５１ｐ型シリコン基板３、２０、３４、３８酸化膜４、３５、５７フローティングゲート電極５、３６層間絶縁層６、３７、５９コントロールゲート電極８、３３ソース拡散領域１０、３２ドレイン拡散領域１３、２１窒化膜

Claims

【特許請求の範囲】

【請求項１】主表面を有する第１導電型の半導体基板
と、前記半導体基板の主表面に所定のチャネル領域を規定す
るように間隔を隔てて形成された第１と第２の第２導電
型の不純物領域と、前記チャネル領域の上に形成された第１の誘電体膜と、前記チャネル領域の上に前記第１の誘電体膜を介在して
形成された電荷蓄積電極層と、前記電荷蓄積電極層の上に第２の誘電体膜を介在して形
成された制御電極層とを備え、前記電荷蓄積電極層の端縁直下における前記第１の誘電
体膜の膜厚は、前記第１の不純物領域側よりも前記第２
の不純物領域側で厚くなっている、電気的に書込みおよ
び消去可能な半導体記憶装置。
【請求項２】第１導電型の半導体基板の主表面の上に
第１の誘電体膜を形成する工程と、前記第１の誘電体膜の上に電荷蓄積電極層を形成する工
程と、前記電荷蓄積電極層の上に第２の誘電体膜を介在して制
御電極層を形成する工程と、前記制御電極層をマスクとして用いて第１と第２の第２
導電型の不純物領域を間隔を隔てて前記半導体基板の主
表面に形成する工程と、前記電荷蓄積電極層の端縁直下であって前記第１の不純
物領域側で第１の膜厚を有するように前記第１の誘電体
膜の膜厚を増加させる工程と、前記電荷蓄積電極層の端縁直下であって前記第２の不純
物領域側で前記第１の膜厚よりも厚い第２の膜厚を有す
るように前記第１の誘電体膜の膜厚を増加させる工程と
を備えた、電気的に書込みおよび消去可能な半導体記憶装置の製造
方法。