JPH05129614A

JPH05129614A - 電気的に書込および消去可能な半導体記憶装置の製造方法

Info

Publication number: JPH05129614A
Application number: JP28511291A
Authority: JP
Inventors: Natsuo Ajika; 夏夫味香; Makoto Oi; 誠大井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-10-30
Filing date: 1991-10-30
Publication date: 1993-05-25

Abstract

(57)【要約】【目的】フローティングゲート電極下における素子分
離酸化膜間の間隔のばらつきを低減することによって、
データの消去後のしきい値電圧のばらつきを低減する。【構成】ｐ型シリコン基板１上に酸化膜２０、ポリシ
リコン膜２１、素子形成領域を覆うようにパターニング
された窒化膜２２を順に形成し、１０５０℃以上の温度
で熱処理を施すことによって素子分離酸化膜２を形成す
る。その後、窒化膜２２とポリシリコン膜２１を除去す
る。そして、分離酸化膜２間でチャネル領域を規定する
ように第１の誘電体膜を介してフローティングゲート電
極を形成し、その上に第２の誘電体膜を介してコントロ
ールゲート電極を形成する。そして、チャネル領域を挟
むようにｎ⁺型不純物拡散領域を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的に書込および
消去を行なうことが可能な不揮発性半導体記憶装置の製
造方法に関し、特に書込まれた情報電荷を電気的に一括
消去することが可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍ
ａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）いわゆ
る、フラッシュＥＥＰＲＯＭの製造方法に関するもので
ある。

【０００２】

【従来の技術】データを自由にプログラムすることがで
き、かつ電気的に書込および消去可能な構造のメモリデ
バイスとしてＥＥＰＲＯＭは知られている。以下に、図
１９ないし図３６を用いて、１つのトランジスタで構成
され、書込まれた情報電荷を電気的に一括して消去可能
なＥＥＰＲＯＭ、いわゆるフラッシュＥＥＰＲＯＭにつ
いて説明する。

【０００３】図１９は、フラッシュＥＥＰＲＯＭの一般
的な構成を示すブロック図である。図１９に示すよう
に、このフラッシュＥＥＰＲＯＭは、行列上に配置され
たメモリセルマトリックス１００と、Ｘアドレスデコー
ダ２００と、センスアンプ３００と、アドレスデコーダ
４００と、アドレスバッファ５００と、入出力バッファ
６００と、コントロールロジック７００とを含んでい
る。

【０００４】メモリセルマトリックス１００は内部に行
列状に配置された複数個のメモリトランジスタを有して
いる。メモリセルマトリックス１００の行および列を選
択するために、Ｘアドレスデコーダ２００とセンスアン
プ３００とが接続されている。センスアンプ３００に
は、列の選択情報を与えるＹアドレスデコーダ４００が
接続されている。Ｘアドレスデコーダ２００とＹアドレ
スデコーダ４００には、それぞれアドレス情報が一時格
納されるアドレスバッファ５００が接続されている。

【０００５】センスアンプ３００には、入出力データを
一時格納する入出力バッファ６００が接続されている。
アドレスバッファ５００と入出力バッファ６００には、
フラッシュＥＥＰＲＯＭの動作を制御するためのコント
ロールロジック７００が接続されている。このコントロ
ールロジック７００は、チップイネーブル信号、アウト
プットイネーブル信号およびプログラム信号に基づいた
制御を行なう。

【０００６】図２０は、図１９に示したメモリセルマト
リックス１００の概略構成を示す等価回路図である。図
２０に示すように、行方向に延びる複数本のワード線Ｗ
Ｌ₁，ＷＬ₂，…ＷＬ_iと、列方向に延びる複数本のビ
ット線ＢＬ₁，ＢＬ₂，…ＢＬ_iとが互いに直交するよ
うに配置され、マトリックスを構成している。各ワード
線と各ビット線の交点には、それぞれフローティングゲ
ート電極を有するメモリトランジスタＱ_{1 1}，Ｑ_{1 2}…
Ｑ_{i i}が配設されている。各メモリトランジスタのドレ
イン拡散領域は各ビット線に接続されており、メモリセ
ルトランジスタのコントロールゲート電極は各ワード線
に接続されている。メモリトランジスタのソース拡散領
域は、各ソース線Ｓ₁，Ｓ₂，…に接続されている。同
一の行に属するメモリトランジスタのソース拡散領域
は、図に示すように相互に接続され、両側に配設された
ソース線Ｓ₁，Ｓ₂，…に接続されている。

【０００７】図２１は、従来のスタックゲート型フラッ
シュＥＥＰＲＯＭと呼ばれるフラッシュＥＥＰＲＯＭを
示す平面概略図である。図２２は、図２１のＡ−Ａ線に
沿って見た断面図である。これらの図を参照して、従来
のフラッシュＥＥＰＲＯＭの構造について説明する。

【０００８】図２１を参照して、コントロールゲート電
極３７は相互に接続されて横方向（行方向）に延びるよ
うにワード線として形成されている。ビット線３９は、
ワード線３７と直交するように配置され、縦方向（列方
向）に並ぶドレイン拡散領域３２を相互に接続してい
る。ビット線３９は、ドレインコンタクト４０によっ
て、各ドレイン拡散領域３２に電気的に接続されてい
る。

【０００９】図２２を参照して、ビット線３９は、スム
ースコート膜４４の上にチタン膜５１を介して形成され
ている。図２１を参照して、ソース拡散領域３３は、ワ
ード線３７が延びる方向に沿って延在し、ワード線３７
と素子分離酸化膜３０とに囲まれた領域に形成されてい
る。各ドレイン拡散領域３２は、ワード線３７と素子分
離酸化膜３０とによって囲まれた領域に形成されてい
る。

【００１０】次に、図２２を参照して、ｐ型シリコン基
板３１の主表面には、ドレイン拡散領域３２とソース拡
散領域３３とが間隔を隔てて形成されている。ドレイン
拡散領域３２は、ｎ⁺型不純物拡散領域３２ａとｐ⁺型
不純物拡散領域３２ｂとで構成されている。また、ソー
ス拡散領域３３は、ｎ⁺型不純物拡散領域３３ａとｎ ^-
型不純物拡散領域３３ｂとで構成されている。これらの
ドレイン拡散領域３２とソース拡散領域３３との間に挟
まれた領域には、チャネル領域が形成されるようにコン
トロールゲート電極３７とフローティングゲート電極３
５とが形成されている。

【００１１】フローティングゲート電極３５は、ｐ型シ
リコン基板３１の上に膜厚１００Å程度の薄い酸化膜３
４を介して形成されている。コントロールゲート電極３
７は、フローティングゲート電極３５から電気的に分離
されるように、フローティングゲート電極３５上に層間
絶縁層３６を介して形成されている。フローティングゲ
ート電極３５とコントロールゲート電極３７は、多結晶
シリコン層により形成されている。

【００１２】フローティングゲート電極３５およびコン
トロールゲート電極３７の側面には、側壁酸化膜４１が
形成されている。そして、これらの上には、ドレイン拡
散領域３２上の一部を除いて、酸化膜４２が形成されて
いる。この酸化膜４２の上には、窒化膜４３が形成され
ている。この窒化膜４３の上には、スムースコート膜
（層間平坦化膜）４４が形成されており、このスムース
コート膜４４上には、チタン膜５１を介してビット線を
構成するアルミニウム配線層３９が形成されている。

【００１３】上記のような構造を有するフラッシュＥＥ
ＰＲＯＭの動作について、以下に説明する。

【００１４】まず書込動作においては、ドレイン拡散領
域３２に６〜８Ｖ程度の電圧Ｖ_D、コントロールゲート
電極３７に１０〜１５Ｖ程度の電圧Ｖ_Gが印加される。
この電圧Ｖ_D、Ｖ_Gの印加により、ドレイン拡散領域３
２と酸化膜３４の近傍でアバランシェ降伏現象が引き起
こされる。それにより、この近傍で高いエネルギを有す
る電子が発生する。

【００１５】この電子の一部は、コントロールゲート電
極３７に印加された電圧Ｖ_Gによる電界により、フロー
ティングゲート電極３５に引き寄せられる。このように
して、フローティングゲート電極３５に電子の蓄積が行
なわれると、コントロールゲートトランジスタのしきい
値電圧Ｖ_{t h}が高くなる。このしきい値電圧Ｖ_{t h}が所
定の値よりも高くなった状態が書込まれた状態、“０”
と呼ばれる。

【００１６】次に消去動作においては、ソース拡散領域
３３に１０〜１２Ｖ程度の電圧Ｖ_sが印加され、コント
ロールゲート電極３７は接地電位、ドレイン拡散領域３
３はフローティングに保持される。ソース拡散領域３３
に印加された電圧Ｖ_sによる電界により、フローティン
グゲート電極３５中の電子は、薄い酸化膜３４をＦ−Ｎ
（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象によ
って通過する。

【００１７】このようにして、フローティングゲート電
極３５中の電子が引き抜かれることにより、コントロー
ルゲートトランジスタのしきい値電圧Ｖ_{t h}が低くな
る。このしきい値電圧Ｖ_{t h}が所定の値よりも低い状態
が、消去された状態“１”と呼ばれる。各メモリトラン
ジスタのソース拡散領域３３は、図２０に示すように、
相互に接続されているので、この消去動作によってすべ
てのメモリセルの一括消去が行なわれ得る。

【００１８】さらに、読出動作においては、コントロー
ルゲート電極３７に５Ｖ程度の電圧Ｖ_G′ドレイン拡散
領域３２に１〜２Ｖ程度の電圧Ｖ_D′が印加される。そ
のとき、コントロールゲートトランジスタのチャネル領
域に電流が流れるかどうか、すなわちコントロールゲー
トトランジスタがオン状態かオフ状態かによって上記の
“１”，“０”の判定が行なわれる。

【００１９】次に、フラッシュＥＥＰＲＯＭの製造工程
における第１〜第１４工程について、以下に図２３〜図
３６を用いて説明する。なお、図２３〜図３６は、主に
図２１におけるＡ−Ａ線に沿う断面を示している。

【００２０】まず、図２３を参照して、ｐ型シリコン基
板３１に、ボロン（Ｂ）をイオン注入し、その後不純物
ドライブすることによりウェル（図示せず）を形成す
る。そして、図２４に示すように、ｐ型シリコン基板３
１上に、酸化膜５２を形成し、この酸化膜５２の上にポ
リシリコン膜５３を形成する。このポリシリコン膜５３
の上に窒化膜５４を形成し、この窒化膜５４をパターニ
ングすることによって、素子分離領域におけるポリシリ
コン膜５３を露出させる。その後、素子形成領域を分離
する領域に、分離特性を確保するためのボロン（Ｂ）を
注入する。

【００２１】なお、図２４において、（Ｉ）図は、図２
１におけるＡ−Ａ線に沿う断面の一部を示し、（ＩＩ）
図は、図２１におけるＤ−Ｄ線に沿う断面に相当する断
面図である。すなわち、（Ｉ）図は、（ＩＩ）図のＣ−
Ｃ線に沿う断面を示していることになる。以下、図２
５、図２６においても同様とする。

【００２２】次に、図２５に示すように、約９５０℃の
温度で熱酸化処理を施すことによって、素子分離領域
に、素子分離酸化膜３０を形成する。その後、図２６に
示すように、ポリシリコン膜５３および窒化膜５４を除
去する。

【００２３】次に、図２７に示すように、ｐ型シリコン
基板３１上全面に酸化膜３４を形成し、メモリセルのし
きい値電圧Ｖ_{t h}を制御するために、チャネル領域にチ
ャネルドーピングを行なう。そして、酸化膜３４の上
に、第１のポリシリコン層３５を形成し、その上にレジ
スト４５ａを堆積する。そして、このレジスト４５ａを
用いて、フォトリソグラフィと異方性エッチングによっ
て、第１のポリシリコン層３５を一定のピッチで縦方向
（ビット線方向）にパターニングする。その後、レジス
ト４５ａを除去する。

【００２４】次に、図２８に示すように、第１のポリシ
リコン層３５上に、層間絶縁層３６を形成する。そし
て、この層間絶縁層３６上に第２のポリシリコン層３７
を形成し、この第２のポリシリコン層３７上にレジスト
４５ｂを堆積する。そして、図２９に示すように、フォ
トリソグラフィを用いて、横方向に一定のピッチで線状
にレジスト４５ｂをパターニングした後、このレジスト
４５ｂをマスクとして、第２のポリシリコン層３７、層
間絶縁層３６および第１のポリシリコン層３５を異方性
エッチングする。これにより、第１のポリシリコン層３
５によりフローティングゲート電極３５が形成され、第
２のポリシリコン層３７によりコントロールゲート電極
３７が形成される。

【００２５】次に、図３０に示すように、メモリセルに
おけるドレイン拡散領域となる領域をレジスト４５ｃで
覆う。そして、このレジスト４５ｃをマスクとして、ソ
ース拡散領域となる領域に、ひ素（Ａ_s）を注入し、さ
らにリン（Ｐ）を注入する。それにより、ソース拡散領
域３３を形成する。その結果、ソース拡散領域３３は、
ひ素（Ａ_s）の注入によるｎ⁺型不純物拡散領域３３ａ
とリン（Ｐ）の注入によるｎ^-型不純物拡散領域３３ｂ
とで構成されていることになる。

【００２６】次に図３１に示すように、メモリセルのソ
ース拡散領域３３をレジスト４５ｄで覆う。そして、ド
レイン拡散領域３２となる領域に、ひ素（Ａ_s）を注入
し、さらに書込特性改善のための埋込ｐ⁺型不純物拡散
領域３２ｂ形成のためのポロン（Ｂ）を注入する。それ
により、ドレイン拡散領域３２を形成する。その結果、
ドレイン拡散領域３２は、ひ素（Ａ_s）注入によるｎ⁺
型不純物拡散領域３２ａとボロン（Ｂ）注入によるｐ⁺
型不純物拡散領域３２ｂとで構成されている。

【００２７】次に、図３２を参照して、レジスト４５ｄ
を除去した後、膜厚１５００Å程度の酸化膜を形成し、
異方性エッチングを行なうことにより、フローティング
ゲート電極３５およびコントロールゲート電極３７の側
面に側壁酸化膜４１を形成する。その後、図３３に示す
ように、酸化膜４２を全面に形成し、さらにこの酸化膜
４２の上に窒化膜４３を形成する。

【００２８】その後、図３４に示すように、窒化膜４３
の上に層間平坦化膜４４を形成し、その上にレジスト４
８を堆積する。このレジスト４８をパターニングするこ
とによって、開口部４９を形成する。そして、パターニ
ングされたレジスト４８をマスクとして等方性エッチン
グを行なうことにより、テーパ形状の凹部５０を有する
層間平坦化膜４４を形成する。その後、図３５に示すよ
うに、レジスト４８をマスクとして異方性エッチングを
行なうことにより、ドレイン拡散領域３２上に開口部を
形成する。

【００２９】次に、図３６を参照して、開口したドレイ
ン拡散領域３２上にチタン膜５１を形成し、そのチタン
膜５１上にアルミニウム合金膜３９を形成する。そし
て、フォトリソグラフィと化学処理とを用いて、チタン
膜５１およびアルミニウム合金膜３９をパターニングす
ることにより、ドレイン拡散領域３２と電気的に接続さ
れたビット線が形成される。

【００３０】

【発明が解決しようとする課題】上記の工程を経て形成
されるフラッシュＥＥＰＲＯＭには、次に述べる問題点
があった。図３７は、図２０における領域６０を拡大し
た平面図である。従来のように、９５０℃の温度で熱酸
化処理（図２４）を行なうことによって、素子分離酸化
膜３０を形成すると、図３７に示すように、素子分離酸
化膜３０の外周縁形状は、ポリシリコンの結晶形状を反
映した凹凸形状となる。それにより、フローティングゲ
ート電極３５のソース拡散領域３３側で隣り合う素子分
離酸化膜３０の間隔、いわゆるトンネル領域幅Ｗ１の値
がメモリセルごとに違ったものとなる。

【００３１】このトンネル領域幅Ｗ１が広い場合は、ト
ンネル領域幅Ｗ１が狭い場合に比べて、消去時に電子を
引き抜きやすくなる。ソース拡散領域３３への消去時の
電圧の印加時間はほぼ均一であるため、トンネル領域幅
Ｗ１の広いメモリセルと狭いメモリセルとでは、消去時
におけるフローティングゲート電極３５からの電子の引
き抜かれ方が違ってくる。それにより、消去後のフロー
ティングゲート電極３５の電位の差がメモリセル間で生
じ、メモリセル間におけるしきい値電圧Ｖ_{t h}のばらつ
きが生じることになる。その結果、このしきい値電圧Ｖ
_{t h}の値が負になるメモリセルも存在し得ることにな
る。すなわち、過消去状態のメモリセルが存在し得るこ
とになる。

【００３２】上記のように、あるメモリセルのしきい値
電圧Ｖ_{t h}の値が負になると次のような問題が生じる。
図３８は、図２０の一部を拡大した等価回路図である。
図３８に示すように、ビット線ＢＬ₁には１Ｖ程度の電
圧が印加されており、選択したワード線ＷＬ₁には５Ｖ
程度の電圧が印加されている。すなわち、メモリセル
（１）が選択されていることになる。このとき、メモリ
セル（１）のＶ_{t h}は、正常な正の値となっており、非
選択のメモリセル（２）は過消去状態、すなわちＶ_{t h}
の値が負になっているものと仮定する。なお、ビット線
ＢＬ₁，ＢＬ₂は、センスアンプ３００（図示せず）に
接続されており、このセンスアンプ３００により、各々
のメモリセルに電流が流れるかどうかを判断する。

【００３３】そして、上記のメモリセル（１）を選択し
てデータの読出を行なう際には、上述したように、ビッ
ト線ＢＬ₁にたとえば１Ｖ、ワード線ＷＬ₁にたとえば
５Ｖの電圧を印加して、メモリセル（１）に電流が流れ
るかどうかを判断する。すなわち、電流が流れれば消去
状態“１”と判断し、流れなければ書込状態“０”と判
断する。しかし、選択したメモリセル（１）が書込状態
“０”のときでも、非選択のメモリセル（２）のＶ_{t h}
の値は負であるため、非選択のメモリセル（２）には電
流が流れる。

【００３４】そのため、センスアンプ３００は、選択し
たメモリセル（１）の状態を、書込状態・消去状態にか
かわらず、消去状態“１”と見なしてしまう。すなわ
ち、あるメモリセルのＶ_{t h}が負になることにより、同
一のビット線に接続されたメモリセルは、書込状態・消
去状態にかかわらず、センスアンプ３００によって、す
べて消去状態“１”と見なされることになる。このよう
な現象を「オーバーイレーズ現象」という。

【００３５】この発明は、上記の課題を解決するために
なされたものであり、トンネル領域幅のばらつきを低減
し、かつそれにより生じる「オーバーイレーズ」現象を
防止し得るフラッシュＥＥＰＲＯＭの製造方法を提供す
ることを目的とする。

【００３６】

【課題を解決するための手段】この発明に基づく半導体
記憶装置の製造方法は、第１導電型の半導体基板の主表
面の上に順に酸化膜と多結晶シリコン膜とを形成する工
程と、多結晶シリコン膜の一部表面を露出するように多
結晶シリコン膜の上に窒化膜を選択的に形成する工程
と、窒化膜をマスクとして用いて露出した多結晶シリコ
ン膜あるいは酸化膜の表面に１０５０℃以上の温度で熱
処理を施すことにより、素子形成領域を分離する分離酸
化膜を形成する工程と、窒化膜と多結晶シリコン膜とを
除去する工程と、分離酸化膜の外周縁間でチャネル領域
を規定するように、素子形成領域内で半導体基板の主表
面の上に第１の誘電体膜を介在して電荷蓄積電極を選択
的に形成する工程と、電荷蓄積電極の上に第２の誘電体
膜を介在して制御電極を形成する工程と、チャネル領域
を挟むように半導体基板の主表面に一対の第２導電型の
不純物領域を形成する工程とを備えている。

【００３７】

【作用】この発明に基づく半導体記憶装置の製造方法に
よれば、１０５０℃以上の温度で熱処理を行なうことに
より、分離酸化膜を形成する。本件発明者等は、１０５
０℃以上の温度で熱処理を行なうことにより、分離酸化
膜の外周縁における凹凸形状を著しく軽減し得ることを
知得した。それにより、隣り合う分離酸化膜における電
荷蓄積電極直下近傍の素子形成領域での制御電極が延び
る方向の幅、いわゆるトンネル領域幅のばらつきを著し
く低減することが可能となる。

【００３８】これにより、消去時の電荷蓄積電極からの
電子の引き抜き量のばらつきを低減することができ、消
去後の各メモリセルのしきい値電圧のばらつきを低減す
ることが可能となる。その結果、消去後のメモリセルの
しきい値電圧が負になる場合が著しく減少し、いわゆる
「オーバー・イレーズ現象」を効果的に阻止することが
可能となる。

【００３９】

【実施例】以下に、この発明に基づく実施例について、
図１ないし図１８を用いて説明する。図１は、この発明
に基づく第１および第２の実施例におけるメモリセルに
共通の断面図である。図１に示すように、ｐ型シリコン
基板１の主表面には、チャネル領域を挟んでドレイン拡
散領域１０およびソース拡散領域８が形成されている。
ドレイン拡散領域１０は、ｎ⁺型不純物拡散領域１０ａ
とｐ⁺型不純物拡散領域１０ｂとで構成されている。ま
た、ドレイン拡散領域８は、ｎ⁺型不純物拡散領域８ａ
とｎ^-型不純物拡散領域８ｂとで構成されている。

【００４０】チャネル領域上には、酸化膜３が形成され
ており、酸化膜３上にはフローティングゲート電極４が
形成されている。フローティングゲート電極４の上に
は、層間絶縁層５を介してコントロールゲート電極６が
形成されている。また、コントロールゲート電極６およ
びフローティングゲート電極４の側面には、周辺回路形
成時に形成される側壁酸化膜１１が形成されている。

【００４１】ドレイン拡散領域１０上における所定領域
を除き、コントロールゲート電極６、側壁酸化膜１１お
よびソース拡散領域８上には、酸化膜１２が形成されて
おり、その酸化膜１２の上には窒化膜１３が形成されて
いる。窒化膜１３上には、層間平坦化膜１４が形成され
ている。この層間平坦化膜１４およびドレイン拡散領域
１０上には、チタン膜１８が形成されている。このチタ
ン膜１８上には、アルミニウム合金膜１９は形成されて
いる。このチタン膜１８とアルミニウム合金膜１９とで
ビット線が形成されている。

【００４２】次に、図２ないし図１５を用いて、上記の
第１の実施例の製造工程の第１〜第１４工程について説
明する。

【００４３】まず、図２を参照して、ｐ型シリコン基板
１に、ボロン（Ｂ）を１００ＫｅＶ、１．０×１０^{1 3}
／ｃｍ²の条件で注入する。そして、１１８０℃で６時
間不純物ドライブすることによりウェル（図示せず）を
形成する。次に、図３に示すように、ｐ型シリコン基板
１上に、膜厚３００Å程度の酸化膜２０を形成し、その
酸化膜２０の上に膜厚１０００Å程度のポリシリコン膜
２１を減圧ＣＶＤ法により形成する。そして、そのポリ
シリコン膜２１上に、膜厚２０００Å程度の窒化膜２２
を形成し、その窒化膜２２をパターニングすることによ
って、素子分離領域におけるポリシリコン膜２１を露出
させる。

【００４４】この場合、図１６に示すように、窒化膜２
２のパターニングと同時にポリシリコン膜２１をパター
ニングしてもよい。なお、これは、この発明に基づく第
２の実施例の製造工程における第２工程に相当するが、
説明の便宜上、第１の実施例においてこの工程に相当す
る工程と併記した。したがって、第２の実施例の製造工
程における第１および第３工程以降の工程は、以下に説
明する第１の実施例と同様のものとする。

【００４５】次に、図４に示すように、１１００℃の温
度で熱酸化処理を施すことによって、素子分離領域に膜
厚７５００Å程度の素子分離酸化膜２を形成する。その
後、図５に示すように、窒化膜２２およびポリシリコン
膜２１を除去する。なお、図３〜図５は従来例の図２４
〜図２６に相当する図であり、（Ｉ）図は（ＩＩ）図に
おけるＣ−Ｃ線に沿った断面を示している。

【００４６】ここで、図１７および図１８を用いて、上
記の条件で形成された素子分離酸化膜２についてより詳
しく説明する。図１７は、従来例の説明に用いた図３７
に対応する図であり、本件発明に基づいて形成された素
子分離酸化膜の外周形状を模式的に示す平面拡大図であ
る。また、図１８は、分離酸化膜の外周部の凹凸形状に
よる幅Ｘのばらつきと熱処理温度との関係を示した図で
ある。

【００４７】図１８を参照して、素子分離酸化膜２の外
周縁部の幅Ｘには、従来の９５０℃の熱処理温度では、
０．０８μｍ程度のばらつきがあることがわかる。この
値は１つの素子分離酸化膜２にいえることなので、図１
７を参照して、隣り合う２つの素子分離酸化膜２に挟ま
れたトンネル領域幅Ｗ２について考えれば、このＷ２に
は、最大０．１６μｍ程度の幅のばらつきが生じ得るこ
とになる。トンネル領域幅Ｗ２の大きさは、微細化の観
点から約０．５μｍ程度であると考えられることから、
上記のばらつきは、トンネル領域幅Ｗ２の約３０％にも
及ぶもとなる。

【００４８】それに対し、本件発明によれば、熱処理温
度を１１００℃としている。熱処理温度は、図１８に示
すように、１０５０℃以上であれば、素子分離酸化膜２
の幅のばらつきは、ほぼ０．０５μｍ以下に抑えられて
いる。よって、トンネル領域幅Ｗの幅のばらつきは、最
大０．１μｍ以下となり、従来に比して、消去時にフロ
ーティングゲート電極４からの電子の引き抜き量のばら
つきを低減できる。それにより、メモリセルのしきい値
電圧Ｖ_{t h}のばらつきを低減でき、「オーバー・イレー
ズ現象」阻止に効果的に作用する。

【００４９】なお、上記の工程においては、上記の温度
範囲内の好ましい値の一例として１１００℃を挙げてい
る。そして、この温度で熱処理を行なうと、図１８に示
すように、素子分離酸化膜２の幅のばらつきは、０．０
１μｍ以下に抑えられていることがわかる。よって、ト
ンネル領域幅Ｗ２の幅のばらつきは、本件の場合、最大
０．０２μｍ以下となり、従来例に比して著しく減少し
ているのがわかる。それにより、消去時におけるフロー
ティングゲート電極４からの電子の引き抜き量のばらつ
きを低減することができ、メモリセルのしきい値電圧Ｖ
_{t h}のばらつきを低減することができる。その結果、
「オーバー・イレーズ現象」を効果的に阻止し得ること
が可能となる。その後、分離特性を確保するためにボロ
ンを３００ＫｅＶで３．０×１０^{1 2}／ｃｍ²の条件で
注入する。

【００５０】その後、図６に示すように、ｐ型シリコン
基板１上全面に１００Å程度の酸化膜３を形成し、メモ
リセルのしきい値電圧Ｖ_{t h}を制御するために、チャネ
ル領域にチャネルドーピングを行なう。そして、酸化膜
３上に、厚さ１０００Å程度の第１のポリシリコン層４
を形成し、その上にレジスト７ａを堆積する。そして、
このレジスト７ａを用いて、フォトリソグラフィと異方
性エッチングによって、第１のポリシリコン層４を一定
のピッチでビット線方向（縦方向）にパターニングす
る。その後、レジスト７ａを除去する。

【００５１】次に、図７を参照して、第１のポリシリコ
ン層４上に、ＣＶＤ法を用いて膜厚１００Å程度の酸化
膜を形成し、その上にＣＶＤ法を用いて膜厚１００Å程
度の窒化膜を形成し、さらにその上に膜厚１００Å程度
の酸化膜を形成する。これらにより層間絶縁層５は構成
されている。そして、この層間絶縁層５上に、厚さ２５
００Å程度の第２のポリシリコン層６を形成し、この第
２のポリシリコン層６上にレジスト７ｂを堆積する。

【００５２】そして、図８に示すように、フォトリソグ
ラフィを用いて、横方向に一定のピッチで線状にレジス
ト７ｂをパターニングする。このレジスト７ｂをマスク
として、第２のポリシリコン層６、その下の層間絶縁層
５および第１のポリシリコン層４を異方性エッチングす
る。その結果、第１のポリシリコン層４によりフローテ
ィングゲート電極４が形成され、第２のポリシリコン層
６によりコントロールゲート電極６が形成される。

【００５３】次に、図９に示すように、メモリセルにお
けるドレイン拡散領域となる領域をレジスト７ｃで覆
う。そして、このレジスト７ｃをマスクとして、ソース
拡散領域８となる領域に、ひ素（Ａ_s）を３５ＫｅＶ，
１．０×１０^{1 6}／ｃｍ²の条件で注入し、さらにリン
（Ｐ）を５０ＫｅＶ，５．０×１０^{1 4}／ｃｍ²の条件
で注入する。それにより、ソース拡散領域８を形成す
る。したがって、ソース拡散領域８は、ひ素（Ａ_s）の
注入によるｎ⁺型不純物拡散領域８ａとリン（Ｐ）の注
入によるｎ^-型不純物拡散領域８ｂとで構成されている
ことになる。

【００５４】次に、図１０に示すように、メモリセルの
ソース拡散領域８をレジスト７ｅで覆う。そして、ドレ
イン拡散領域１０となる領域に、ひ素（Ａ_s）を３５Ｋ
ｅＶ，５．０×１０^{1 4}／ｃｍ²の条件で注入し、さら
に書込特性改善のための埋込ｐ⁺型不純物拡散領域形成
のためのボロン（Ｂ）を、４５°の斜め回転イオン注入
法を用いて、５０ＫｅＶ，３．０×１０^{1 3}／ｃｍ²の
条件で注入する。それにより、ドレイン拡散領域１０を
形成する。したがって、ドレイン拡散領域１０は、ひ素
（Ａ_s）注入によるｎ⁺型不純物拡散領域１０ａとボロ
ン（Ｂ）注入によるｐ⁺型不純物拡散領域１０ｂとで構
成されている。

【００５５】次に、図１１に示すように、レジスト７ｅ
を除去し、その後、ＣＶＤ法を用いて膜厚１５００Å程
度の酸化膜を形成し、異方性エッチングを行なうことに
よりフローティングゲート電極４およびコントロールゲ
ート電極６の側面に側壁酸化膜１１を形成する。その
後、図１２に示すように、膜厚１５００Å程度の酸化膜
１２を全面に形成し、さらに膜厚５００Å程度の窒化膜
１３を形成する。

【００５６】次に、図１３に示すように、窒化膜１３上
に層間平坦化膜１４を形成し、その上にレジスト１５を
堆積する。このレジスト１５をパターニングすることに
よって、開口部１６を形成する。そして、パターニング
されたレジスト１５をマスクとして等方性エッチングを
行なうことにより、テーパ形状の凹部１７を有する層間
平坦化膜１４を形成する。その後、図１４に示すよう
に、レジスト１５をマスクとして異方性エッチングを行
なうことにより、ドレイン拡散領域１０上に開口部を形
成する。

【００５７】次に、図１５を参照して、上記の開口した
ドレイン拡散領域１０上に、膜厚５００Å程度のチタン
膜１８を形成し、その上に膜厚５０００Å程度のアルミ
ニウム合金膜１９をスパッタリング法を用いて形成す
る。そして、フォトリソグラフィと化学処理とを用い
て、チタン膜１８およびアルミニウム合金膜１９をパタ
ーニングすることにより、ドレイン拡散領域１０と電気
的に接続されたビット線が形成される。

【００５８】

【発明の効果】この発明によれば、隣接する分離酸化膜
と電荷蓄積電極とに囲まれた領域内で制御電極が延びる
方向の幅、いわゆる、トンネル領域幅のばらつきを低減
することが可能となる。それにより、消去時の電子の引
き抜き量のばらつきを低減でき、消去後のしきい値電圧
のばらつきを低減することができる。すなわち、過消去
状態のメモリセルの存在可能性を著しく低減することが
可能となる。その結果、読出時における半導体記憶装置
の誤動作を効果的に防止することかでき、信頼性の高い
半導体記憶装置を提供することが可能となる。

【図面の簡単な説明】

【図１】この発明に基づく第１の実施例におけるメモリ
セルを示す断面図である。

【図２】この発明に基づく第１の実施例の製造工程の第
１工程を示す断面図である。

【図３】この発明に基づく第１の実施例の製造工程の第
２工程を示す断面図（Ｉ），（ＩＩ）である。

【図４】この発明に基づく第１の実施例の製造工程の第
３工程を示す断面図（Ｉ），（ＩＩ）である。

【図５】この発明に基づく第１の実施例の製造工程の第
４工程を示す断面図（Ｉ），（ＩＩ）である。

【図６】この発明に基づく第１の実施例の製造工程の第
５工程を示す断面図である。

【図７】この発明に基づく第１の実施例の製造工程の第
６工程を示す断面図である。

【図８】この発明に基づく第１の実施例の製造工程の第
７工程を示す断面図である。

【図９】この発明に基づく第１の実施例の製造工程の第
８工程を示す断面図である。

【図１０】この発明に基づく第１の実施例の製造工程の
第９工程を示す断面図である。

【図１１】この発明に基づく第１の実施例の製造工程の
第１０工程を示す断面図である。

【図１２】この発明に基づく第１の実施例の製造工程の
第１１工程を示す断面図である。

【図１３】この発明に基づく第１の実施例の製造工程の
第１２工程を示す断面図である。

【図１４】この発明に基づく第１の実施例の製造工程の
第１３工程を示す断面図である。

【図１５】この発明に基づく第１の実施例の製造工程の
第１４工程を示す断面図である。

【図１６】この発明に基づく第２の実施例の製造工程の
第２工程を示す断面図である。

【図１７】この発明に基づいて形成された素子分離酸化
膜の形状を模式的に示す平面概略図である。

【図１８】素子分離酸化膜の外周縁部における凹凸部分
の幅Ｘと熱処理温度との関係を示す図である。

【図１９】従来のフラッシュＥＥＰＲＯＭの一般的な構
成を示すブロック図である。

【図２０】図１８に示すメモリセルマトリックス１００
の概略構成を示す等価回路図である。

【図２１】従来のフラッシュＥＥＰＲＯＭを示す平面概
略図である。

【図２２】図２０におけるＡ−Ａ線に沿って見た断面図
である。

【図２３】従来のフラッシュＥＥＰＲＯＭの第１工程を
示す断面図である。

【図２４】従来のフラッシュＥＥＰＲＯＭの第２工程を
示す断面図（Ｉ），（ＩＩ）である。

【図２５】従来のフラッシュＥＥＰＲＯＭの第３工程を
示す断面図（Ｉ），（ＩＩ）である。

【図２６】従来のフラッシュＥＥＰＲＯＭの第４工程を
示す断面図（Ｉ），（ＩＩ）である。

【図２７】従来のフラッシュＥＥＰＲＯＭの第５工程を
示す断面図である。

【図２８】従来のフラッシュＥＥＰＲＯＭの第６工程を
示す断面図である。

【図２９】従来のフラッシュＥＥＰＲＯＭの第７工程を
示す断面図である。

【図３０】従来のフラッシュＥＥＰＲＯＭの第８工程を
示す断面図である。

【図３１】従来のフラッシュＥＥＰＲＯＭの第９工程を
示す断面図である。

【図３２】従来のフラッシュＥＥＰＲＯＭの第１０工程
を示す断面図である。

【図３３】従来のフラッシュＥＥＰＲＯＭの第１１工程
を示す断面図である。

【図３４】従来のフラッシュＥＥＰＲＯＭの第１２工程
を示す断面図である。

【図３５】従来のフラッシュＥＥＰＲＯＭの第１３工程
を示す断面図である。

【図３６】従来のフラッシュＥＥＰＲＯＭの第１４工程
を示す断面図である。

【図３７】従来のフラッシュＥＥＰＲＯＭにおける素子
分離酸化膜の形状を模式的に示す平面概略図である。

【図３８】図１９に示す等価回路図の部分拡大図であ
る。

【符号の説明】

１，３１ｐ型シリコン基板２，３０素子分離酸化膜３，２０，３４，４２酸化膜４，３５フローティングゲート電極５，３６層間絶縁層（ＯＮＯ膜）６，３７コントロールゲート電極８，３３ソース拡散領域８ａ，３３ａｎ⁺型不純物拡散領域８ｂ，３３ｂｎ^-型不純物拡散領域１０，３２ドレイン拡散領域１０ａ，３２ａｎ⁺型不純物拡散領域１０ｂ，３２ｂｐ⁺型不純物拡散領域２１ポリシリコン膜２２，４３窒化膜

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板の主表面の上
に、順に酸化膜と多結晶シリコン膜とを形成する工程
と、前記多結晶シリコン膜の少なくとも一部表面を露出する
ように前記多結晶シリコン膜の上に窒化膜を選択的に形
成する工程と、前記窒化膜をマスクとして用いて前記露出された多結晶
シリコン膜の表面に１０５０℃以上の温度で熱処理を施
すことにより、素子形成領域を分離する分離酸化膜を形
成する工程と、前記窒化膜と前記多結晶シリコン膜とを除去する工程
と、前記分離酸化膜の外周縁間でチャネル領域を規定するよ
うに前記素子形成領域内で前記半導体基板の主表面の上
に第１の誘電体膜を介在して電荷蓄積電極を選択的に形
成する工程と、前記電荷蓄積電極の上に第２の誘電体膜を介在して制御
電極を形成する工程と、前記チャネル領域を挟むように、前記半導体基板の主表
面に一対の第２導電型の不純物領域を形成する工程と、を備えた電気的に書込および消去可能な半導体記憶装置
の製造方法。
【請求項２】前記多結晶シリコン膜の上に窒化膜を選
択的に形成する工程は、前記酸化膜の一部表面を露出す
るように、前記酸化膜の上に前記多結晶シリコン膜を形
成する工程を含む請求項１に記載の電気的に書込および
消去可能な半導体記憶装置の製造方法。