JPH05122020A - スタテイツク型トランスフアーゲート順序回路 - Google Patents

Abstract

(57)【要約】 【目的】ダイナミック型と同等の高速動作が可能で、し
かも低速動作に対応し得るスタティック型トランスファ
ーゲート順序回路を提供する。 【構成】トランスファーゲートＴＧと、２つのインバー
タＶ１、Ｖ２と、入力端子Ｄ、出力端子ＱＢ、クロック
入力端子ＣＣを有し、入力端子Ｄにトランスファーゲー
トＴＧの一端を接続し、トランスファーゲートＴＧの別
の一端をインバータＶ１の入力端子に、インバータＶ１
の出力端子を出力端子ＱＢとインバータＶ２の入力端子
に、インバータＶ２の出力端子をインバータＶ１の入力
端子にそれぞれ接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速で動作するラッチ回
路、分周器、プリスケーラなどの順序回路に関する。

【０００２】

【従来の技術】どのような順序回路も、基本となるラッ
チ回路を組み合わせて構成する。そのラッチ回路を、ト
ランスファーゲート回路と、例えばＣＭＯＳ技術を用い
て構成する場合、従来、大きくわけて図３のようなダイ
ナミック型のラッチ回路、図４のようなスタティック型
ラッチ回路を用いてきた。スタティック型ラッチ回路
は、電源を入れている限りラッチ情報を記憶するという
長所がある。一方スタティックな記憶動作を実現するた
めに、図４のトランスファーゲートＴＧ２を用いて、出
力端子ＱＢと端子ＱＱの間をオンオフしていたためにラ
ッチ動作全体として、速度が遅いという欠点があった。
また、ダイナミック型のトランスファーゲートラッチ回
路は、使用するトランジスタ数が少なく、かつスタティ
ック型に比べて約２倍の高速動作が可能という長所があ
るが、一方、記憶保持機能を端子ＱＱとグランド端子Ｇ
ＮＤ間の容量Ｃｍの充電電荷の有無によって実現してい
るが、この充電電荷はトランジスタのリーク電流によっ
て揮発してしまうため、長期にわたるラッチ動作ができ
ないという欠点があった。

【０００３】

【発明が解決しようとする課題】順序回路は、従来、上
記のようなスタティック型ラッチ回路またはダイナミッ
ク型ラッチ回路を基本としているから、順序回路として
もスタティック型やダイナミック型のそれぞれのラッチ
回路についての上記のような欠点を有していた。本発明
は、ダイナミック型と同等の高速動作が可能で、しかも
低速動作に対応し得るスタティック型トランスファーゲ
ート順序回路を提供することを目的とする。

【０００４】

【課題を解決するための手段】上記の目的を達成するた
めのスタティック型トランスファーゲート順序回路とし
てのラッチ回路は、例えば図１のラッチ回路ＳＬに示す
ように、入力端子ＤにトランスファーゲートＴＧの一端
を接続し、トランスファーゲートＴＧの別の一端をイン
バータＶ１の入力端子に、インバータＶ１の出力端子を
出力端子ＱＢとインバータＶ２の入力端子に、インバー
タＶ２の出力端子をインバータＶ１の入力端子にそれぞ
れ接続することとする。この場合に、さらに、インバー
タＶ２を構成するＰＭＯＳトランジスタのオン抵抗をＲ
１、トランスファーゲートＴＧと前段の論理ゲートＶＬ
の出力端子とグランド端子ＧＮＤとの間の直列オン抵抗
をＲ２、インバータＶ１の論理しきい値電圧をＶｔｈ、
電源電圧をＶＤとするとき、 （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ の関係を有し、かつ、インバータＶ２を構成するＮＭＯ
Ｓトランジスタのオン抵抗をＲ３、トランスファーゲー
トＴＧと前段の論理ゲートＶＬの出力端子と電源電圧端
子ＶＤＤとの間の直列オン抵抗をＲ４とするとき、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ の関係を有することとすればラッチ動作の確実性が得ら
れる。

【０００５】あるいは上記の目的を達成するための分周
機能を有するスタティック型トラスファーゲート順序回
路は、例えば図５に示すように、ラッチ回路ＳＬ１の出
力端子をラッチ回路ＳＬ２の入力端子に、ラッチ回路Ｓ
Ｌ２の出力端子をインバータＶ３の入力端子に、インバ
ータＶ３の出力端子をラッチ回路ＳＬ１の入力端子と出
力端子ＱＱにそれぞれ接続することとする。

【０００６】また、上記目的を達成するためのプリスケ
ーラ機能を有するスタティック型トランスファーゲート
順序回路は、例えば図８に示すように、２入力ＮＡＮＤ
回路ＮＤの出力端子をラッチ回路ＳＬ３の入力端子に、
ラッチ回路ＳＬ３の出力端子をラッチ回路ＳＬ４の入力
端子にそれぞれ接続し、ラッチ回路ＳＬ４の出力端子を
２入力ＮＡＮＤ回路ＮＤの第１の入力端子とＯＲ回路Ｏ
Ｒの第１の入力端子に接続し、ＯＲ回路の出力端子をラ
ッチ回路ＳＬ５の入力端子に、ラッチ回路ＳＬ５の出力
端子をラッチ回路ＳＬ６の入力端子にそれぞれ接続し、
ラッチ回路ＳＬ６の出力端子を２入力ＮＡＮＤ回路ＮＤ
の第２の入力端子に接続し、ＯＲ回路ＯＲの第２の入力
端子に入力端子Ｍを、ラッチ回路ＳＬ４の出力端子に出
力端子ＱＱをそれぞれ接続することとする。

【０００７】あるいは上記目的を達成するための２分の
１分周機能を有するスタティック型トランスファーゲー
ト順序回路は、例えば図１０に示すように、ラッチ回路
ＳＬ７の出力端子をラッチ回路ＳＬ８の入力端子に、ラ
ッチ回路ＳＬ８の出力端子をラッチ回路ＳＬ９の入力端
子にそれぞれ接続し、ラッチ回路ＳＬ９の出力端子をラ
ッチ回路ＳＬ１０の入力端子に、ラッチ回路ＳＬ１０の
出力端子をラッチ回路ＳＬ７の入力端子にそれぞれ接続
し、ラッチ回路ＳＬ８の出力端子を出力端子ＱＱに、ラ
ッチ回路ＳＬ１０の出力端子を出力端子ＱＢにそれぞれ
接続し、さらに、ラッチ回路ＳＬ７とＳＬ９の出力端子
間、ＳＬ８とＳＬ１０の出力端子間、ＳＬ７とＳＬ９の
各ラッチ回路内のトランスファーゲートの出力端子相互
間、ＳＬ８とＳＬ１０の各ラッチ回路内のトランスファ
ーゲートの出力端子相互間の４対の出力端子間の少なく
とも１対の出力端子間に、該出力端子の電圧レベルを相
互に反対のレベルに初期設定するセット回路ＲＳを接続
することとする。

【０００８】

【作用】本発明の順序回路は、図１のスタティック型ラ
ッチ回路が基本となっている。このラッチ回路は、図３
に示されるような従来のダイナミック型ラッチ回路の出
力に上記のように、あるいは図１に示すようにインバー
タＶ２の回路を付加した構成を有しており、後述におい
てさらに説明するように、この付加回路がスタティック
型としての記憶機能をダイナミック型のラッチ動作に与
えることになる。しかもこの場合のインバータＶ２をで
きるだけ小さく選定することができ、また従来のスタテ
ィック型ラッチ回路のようにトランスファーゲートＴＧ
２を含むこともないから、この付加回路が高速動作を阻
害するようにはならない。すなわち、本発明は高速なダ
イナミック型順序回路にメモリ機能を付加することによ
って、スタティック動作を行い、かつダイナミック型に
ほぼ匹敵する動作速度を有する、高速の順序回路を提供
するものである。上記の手段の中で不等式で示した条件
は、ラッチ動作を確実に行うために必要な条件を与える
ものである。また上記の分周機能を有する本発明の手段
の中で、例えば図１０に示す構成のものは、図５に示す
構成のものより、クリティカルパスに含まれるインバー
タの数が１段分少ないので、一層の高速化をすることが
可能になる。

【０００９】

【実施例】図１は本発明の第１の実施例であって、
（ａ）では論理シンボルにより回路記述しており、
（ｂ）ではＭＯＳトランジスタを用いたシンボルにより
回路記述をしている。図２は図１の入出力波形のタイミ
ング図である。図１で、ＳＬは本発明のスタティック型
ラッチ回路、ＴＧはトランスファーゲート、Ｖ１、Ｖ２
はインバータ、Ｄはデータ入力端子、ＱＢは出力端子、
ＣＣはクロック信号入力端子、ＣＢは逆相のクロック信
号入力端子、ＶＤＤは電源電圧端子、ＧＮＤは回路を接
地するグランド端子、ＶＬは本発明の説明のために付加
した、任意の論理ゲートである。さらにこの回路は、イ
ンバータＶ２のオン抵抗が、入力端子Ｄに印加される論
理結果に影響がない程度に大きいことを特徴としてい
る。以下にこの特徴を具体的なＣＭＯＳ回路によって設
計する際の、回路設計条件を記載する。この条件とは、
インバータＶ２を構成するＰＭＯＳトランジスタのオン
抵抗をＲ１、トランスファーゲートＴＧと前段のＣＭＯ
Ｓ論理ゲートＶＬの出力端子とグド端子ＧＮＤとの間の
直列オン抵抗をＲ２、インバータＶ１の論理しきい値電
圧をＶｔｈ、電源電圧をＶＤとすると、 （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ （１） の関係を有し、かつ、インバータＶ２を構成するＮＭＯ
Ｓトランジスタのオン抵抗をＲ３、トランスファーゲー
トＴＧと前段のＣＭＯＳ論理ゲートＶＬの出力端子と電
源電圧端子ＶＤＤとの間の直列オン抵抗をＲ４とする
と、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ （２） の関係を有することである。以下にこのような条件が必
要なことを、実際のラッチ動作の中で詳細に説明する。
図２において、時間ｔ１にクロック信号がハイレベルに
なると、トランスファーゲートＴＧがオン状態になる。
従って、ＣＭＯＳ論理ゲートＶＬの出力は端子ＱＱを通
過して、インバータＶ１に入力され、出力端子ＱＢより
反転信号となって出力される。次に、この信号がインバ
ータＶ２を通り、端子ＱＱには元の信号レベルが出力さ
れる。次にクロック電圧が立ち下がると、トランスファ
ーゲートＴＧがオフ状態になるが、インバータＶ２のた
めに、端子ＱＱの電位はＤＣ的に保持される。出力端子
ＱＢからは、インバータＶ１とＶ２のデータ記憶作用に
よって、クロックが立ち下がったときの信号が、ｔ２ま
でそのまま保持されて出力され続ける。これはラッチ機
能そのものである。その後、図２のｔ２時刻の場合に
は、出力端子ＱＢの信号はロウレベル、入力端子Ｄの信
号もロウレベルである。ｔ２時刻の直後、トランスファ
ーゲートＴＧとＣＭＯＳ論理ゲートを構成するＮＭＯＳ
がオン状態になる。また、インバータＶ２を構成するＰ
ＭＯＳはｔ２時刻以前からオン状態にある。したがっ
て、端子ＱＱの電位は、インバータＶ２を構成するＰＭ
ＯＳトランジスタのオン抵抗をＲ１、トランスファーゲ
ートＴＧと前段のＣＭＯＳ論理ゲートＶＬの出力端子と
グランド端子ＧＮＤとの間の直列オン抵抗をＲ２、イン
バータＶ１の論理しきい値電圧をＶｔｈ、電源電圧をＶ
Ｄとすると、一旦 Ｖ（ＱＱ）＝（Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ （３） となる。このとき、 Ｖ（ＱＱ）＜Ｖｔｈ （４） であれば、インバータＶ１は反転動作を開始して、出力
端子ＱＢの電位はハイレベル、端子ＱＱの電位はロウレ
ベルに落ち着くことになる。しかし、もし Ｖ（ＱＱ）＞Ｖｔｈ （５） であれば、インバータＶ１は反転動作を実行できず、し
たがって、出力端子ＱＢの電位はロウレベル、端子ＱＱ
の電位もハイレベルのままとなり、ラッチ信号の書換え
は行えなくなってしまう。以上が第１式の条件である。
時刻ｔ４には、全く逆の現象が起きるので、第２式の条
件が導かれることは、明かであろう。このような構成な
ので、本特許のようにインバータＶ２が付加されたトラ
ンスファーゲート型ラッチ回路はスタティック動作を行
うことになる。図３の従来のダイナミック型ラッチ回路
では、インバータＶ２がないためクロックがロウレベル
になると、電位を固定するパスがないために、端子ＱＱ
の電位は次第に変化してしまうため、ダイナミックなラ
ッチ動作しか行うことができない。このインバータＶ２
は、小さければ小さいほど、上記条件を満たし易くなる
ばかりでなく、ＣＭＯＳ論理ゲートＶＬに対する負荷が
軽くなり、ラッチ回路全体として動作速度が向上するこ
とは明かである。インバータＶ１は小さければ小さいほ
ど、ＣＭＯＳ論理ゲートＶＬに対する負荷は軽くなる
が、一方次段へのドライブ能力が低下し、ひいてはラッ
チ回路全体として、動作速度の低下をまねくので、この
かねあいとなる。またインバータＶ２が次第に小さくな
って、寄生容量成分がトランスファーゲートＴＧの持つ
寄生容量に比べて、無視できるほど小さくなった極限状
態では、その動作速度は、図３のダイナミックなラッチ
回路の動作速度に近づくこともまた明かであろう。イン
バータＶ２の大きさの下限は、端子ＱＱに寄生する容量
に充電されている電荷を放電しようとする、ＭＯＳトラ
ンジスタのリーク電流に打ち勝つ電流がインバータＶ２
から供給できることが条件となって決定される。この電
流は現在のＭＯＳトランジスタ製作技術の現状で、ピコ
アンペアオーダーかそれ以下である。このリーク電流は
本発明回路で要求されるものと比べて、ほとんど考慮す
る必要がないほど小さく、実際問題として、インバータ
Ｖ２の設計上の下限を考慮する必要はない。作れるだけ
小さく作っておくことが望ましい。もし、上記第１式、
第２式の条件を満たさない場合には、ラッチ信号の書換
えを行うことはできない。その代表的な例として、トラ
ンスファーゲートＴＧに用いられているＭＯＳトランジ
スタや、ＣＭＯＳ論理ゲートとインバータＶ１、Ｖ２に
用いられているトランジスタに、まったく同じ仕様のも
のを用いた場合を挙げることができる。このような場合
には、本発明のような効果は実現できない。このオン抵
抗を上式の条件に適合するものとする具体的な手段とし
て、最も簡便な方法は、使用しているＭＯＳトランジス
タの幅を変化させることであるが、そのほかにも、トラ
ンジスタのゲート長や、しきい値電圧を変えるなど、様
々な手段によって実現できることは明かである。また現
在ＣＭＯＳメモリなどで試みられている、ポリシリコン
ＦＥＴや、シン・フィルム・トランジスタ（ＴＦＴ）も
使用可能である。また、上記説明のなかでは、ＣＭＯＳ
インバータのみを念頭において説明してきたが、小さな
ＮＭＯＳとポリシリコン等による高抵抗、小さなＰＭＯ
Ｓと高抵抗を組み合わせたインバータなどを使用するこ
とも可能である。また、トランスファーゲートも図１
（ｂ）のようなＣＭＯＳ型のトランスファーゲートのほ
かにも、ＮＭＯＳトランスファーゲートまたはＰＭＯＳ
トランスファーゲートのみで構成できることは明かであ
る。またＭＯＳトランジスタの他にも、ＭＥＳＦＥＴな
どでも同様の回路が実現できることも明かであろう。

【００１０】図５は本発明の第２の実施例であって、第
１の実施例に示したスタティック型ラッチ回路を組み合
わせることによって実現した２分の１分周器の構成例で
ある。ここにＳＬ１、ＳＬ２はスタティック型ラッチ回
路、Ｖ３はＣＭＯＳインバータである。またＣＣはクロ
ック信号入力端子、ＣＢは逆相のクロック信号入力端
子、ＱＱはクロック信号の２分の１周波数を出力する出
力端子である。またＱＱ１、ＱＱ２は各々内部端子を指
している図６は図５の各端子の状態表であり、この分周
器に入力されるクロックが変化するごとに、各端子の電
圧が、ハイ（Ｈ）になるか、ロウ（Ｌ）になるかを示す
ものである。この図からクロックの２倍の周期の、従っ
て２分の１の周波数の信号が出力端子ＱＱから出力され
ることがわかる。この２分の１分周器もラッチ回路と同
じように、ラッチ回路ＳＬ１、ＳＬ２に内臓されてい
る、インバータを極小のものにすることによって、図７
に示したダイナミック型２分の１分周器とほぼ同等の高
速性能を実現できることは明かである。また、トランス
ファーゲートもＣＭＯＳ型のトランスファーゲートのほ
かにも、ＮＭＯＳトランスファーゲートまたはＰＭＯＳ
トランスファーゲートのみで構成できることは明かであ
る。またＮＭＯＳトランスファーゲートをＳＬ１とし
て、ＰＭＯＳトランスファーゲートをＳＬ２として混載
すれば、逆相クロックＣＢを用いずに、クロックＣＣの
みを入力する単相クロック型の分周器を構成できること
もまた明かである。

【００１１】図８は本発明の第３の実施例であって、プ
リスケーラ回路である。ＳＬ３、ＳＬ４、ＳＬ５、ＳＬ
６はスタティック型ＣＭＯＳラッチ回路、ＮＤはＣＭＯ
Ｓ２入力ＮＡＮＤ回路、ＯＲはＣＭＯＳ２入力ＯＲ回
路、ＱＱは出力端子、Ｍは入力端子、ＱＱ３、ＱＱ４、
ＱＱ５、ＱＱ６は内部端子である。

【００１２】図９は図８の各端子の状態表であり、入力
信号Ｍがロウレベルの時に、このプリスケーラ回路に入
力されるクロックが変化するごとに、各端子の電圧が、
ハイレベル（Ｈ）になるか、ロウレベル（Ｌ）になるか
を示すものである。この図からクロックの３倍の周期
の、従って３分の１の周波数の信号が出力端子ＱＱから
出力されることがわかる。入力信号Ｍがハイレベルの時
には、ＯＲ回路ＯＲの出力は常にロウに固定されるの
で、このプリスケーラ回路は、図４の２分の１分周器と
等価になる。このプリスケーラもラッチ回路と同等の条
件で設計を行えば、ダイナミック型とほぼ同等の高速性
能を実現できることは明かである。

【００１３】図１０は本発明の第４の実施例であって、
２分の１分周器である。ＳＬ７、ＳＬ８、ＳＬ９、ＳＬ
１０はスタティック型ＣＭＯＳラッチ回路、ＱＱは出力
端子、ＱＱ７、ＱＱ８、ＱＱ９、ＱＱ１０は内部端子、
ＣＣはクロック入力端子、ＣＢは逆相クロック入力端子
である。またＲＳはこれら内部端子の電圧の初期状態を
セットするためのセット回路である。このセット回路に
よって、内部端子対ＱＱ７とＱＱ９、またはＱＱ８とＱ
Ｑ１０を、逆のレベルにセットする必要がある。あるい
は、ＳＬ７とＳＬ９の出力端子対やＳＬ８とＳＬ１０の
出力端子対も、各端子対の端子間相互に反対の論理レベ
ルにある必要があるので、このような反対の論理レベル
の端子対の１対またはそれ以上の対に対してセット回路
により電圧の初期設定をする。この場合に、複数の端子
対にセット回路を接続すれば、回路の安定度ならびにセ
ット後の収束性を高めることができる。

【００１４】セット回路の具体例としては、例えば、Ｑ
Ｑ９にはＮＭＯＳトランジスタのドレインを接続し、ソ
ースをＧＮＤ端子に接続し、ゲートにセットパルスのハ
イレベル信号を入力する。また端子ＱＱ７にはＰＭＯＳ
トランジスタのドレインを接続し、ソースをＶＤＤ端子
に接続し、ゲートにセットパルスの反転信号（ロウレベ
ル）を入力する。このことによって上記のようなセット
が可能となる。

【００１５】図１１は図１０の入出力波形のタイミング
図で、入力されるクロックが変化するごとに、各端子の
電圧が、ハイレベル（Ｈ）になるか、ロウレベル（Ｌ）
になるかを示す状態図である。この図からクロックの２
倍の周期の、従って２分の１の周波数の信号が出力端子
ＱＱから出力されることがわかる。この第４の実施例は
第２の実施例と同じスタティックな２分の１分周器であ
る。第４の実施例は第２の実施例に比べて、トランジス
タの数や、消費電力は約２倍必要であるが、最高動作周
波数も約２倍の高速であるという特徴がある。高速であ
る理由は、第２の実施例の回路において、最も動作速度
を律しているのが、ラッチ回路ＳＬ２とインバータＶ３
を信号が伝搬する時間であるのに対し、第４の実施例の
回路においては、すべてのラッチ回路ＳＬ７、ＳＬ８、
ＳＬ９、ＳＬ１０のいずれかを信号が伝搬する時間であ
るためである。すなわち、この時間差である、インバー
タＶ３を信号が伝搬する時間分だけ、第４の実施例の速
度が高速になるわけである。このように、第２の実施例
は高速ではあるが、中でも低消費電力用として、第４の
実施例は、より高速動作用としての特徴がある。このほ
か、上記したラッチ回路や分周器、プリスケーラを組み
合わせることによって、スタティック型のＤタイプフリ
ップフロップやシフトレジスタなど、さまざまな順序回
路を実現できることは明かである。

【００１６】

【発明の効果】以上説明したように、本発明によれば、
高速なダイナミック型にほぼ匹敵する動作速度を有す
る、スタティック型の順序回路を実現することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例のスタティック型ラッチ
回路。（ａ）は回路図シンボルにより記述したもの、
（ｂ）はトランジスタを用いた本発明ラッチ回路を記述
したもの。

【図２】図１のラッチ回路の入出力波形のタイミング
図。

【図３】従来のダイナミック型ラッチ回路図。（ａ）は
回路図シンボルにより記述したもの、（ｂ）はトランジ
スタを用いて回路記述をしたもの。

【図４】従来のスタティック型ラッチ回路図。

【図５】本発明の第２の実施例のスタティック型の２分
の１分周器図。

【図６】図５の各端子の状態表図。

【図７】従来のダイナミック型２分の１分周器図。

【図８】本発明の第３の実施例のスタティック型の２分
の１・３分の１プリスケーラ図。

【図９】図８の各端子の状態表図。

【図１０】本発明の第４の実施例のスタティック型２分
の１分周器図。回路図シンボルにより記述している。

【図１１】図１０の入出力波形のタイミング図。

【符号の説明】

Ｄ…データ入力端子 ＱＢ…ラッチされたデータの出力端子 ＣＣ…クロック信号入力端子 ＣＢ…逆相のクロック信号入力端子 ＶＤＤ…電源電圧端子 ＧＮＤ…回路を接地するグランド端子 Ｃｍ…寄生容量 Ｖ１〜Ｖ３…ＣＭＯＳインバータ ＴＧ、ＴＧ１、ＴＧ２…ＣＭＯＳのトランスファーゲー
ト ＶＬ…ＣＭＯＳ論理ゲート ＳＬ１〜ＳＬ１０…スタティック型ラッチ回路 ＱＱ…クロック信号の２分の１周波数を出力する出力端
子 ＱＢ…ＱＱの反転信号を出力する出力端子 ＱＱ１〜ＱＱ１０…内部端子 Ｍ…２分の１、３分の１分周切り替え用の入力端子 ＯＲ…ＯＲ論理回路 ＮＤ…２入力ＮＡＮＤ論理回路 ＲＳ…セット回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】論理ゲートＶＬの出力に接続して、クロッ
   クの入力により該論理ゲートの出力をラッチするラッチ
   回路としてのスタティック型トランスファーゲート順序
   回路において、 トランスファーゲートＴＧと、２つのインバータＶ１、
   Ｖ２と、入力端子Ｄ、出力端子ＱＢ、電源電圧端子ＶＤ
   Ｄ、回路を接地するグランド端子ＧＮＤ、クロック入力
   端子ＣＣを有し、 入力端子ＤにトランスファーゲートＴＧの一端を接続
   し、トランスファーゲートＴＧの別の一端をインバータ
   Ｖ１の入力端子に、インバータＶ１の出力端子を出力端
   子ＱＢとインバータＶ２の入力端子に、インバータＶ２
   の出力端子をインバータＶ１の入力端子にそれぞれ接続
   することを特徴とするスタティック型トランスファーゲ
   ート順序回路。
2. 【請求項２】請求項１において、さらに、インバータＶ
   ２を構成するＰＭＯＳトランジスタのオン抵抗をＲ１、
   トランスファーゲートＴＧと前段の論理ゲートＶＬの出
   力端子とグランド端子ＧＮＤとの間の直列オン抵抗をＲ
   ２、インバータＶ１の論理しきい値電圧をＶｔｈ、電源
   電圧をＶＤとするとき、 （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ の関係を有し、かつ、 インバータＶ２を構成するＮＭＯＳトランジスタのオン
   抵抗をＲ３、トランスファーゲートＴＧと前段の論理ゲ
   ートＶＬの出力端子と電源電圧端子ＶＤＤとの間の直列
   オン抵抗をＲ４とするとき、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ の関係を有することを特徴とするスタティック型トラン
   スファーゲート順序回路。
3. 【請求項３】請求項１または請求項２に記載のスタティ
   ック型トランスファーゲート順序回路としてのラッチ回
   路ＳＬ１、ＳＬ２と、１つのインバータＶ３と、出力端
   子ＱＱを有し、 ラッチ回路ＳＬ１の出力端子をラッチ回路ＳＬ２の入力
   端子に、ラッチ回路ＳＬ２の出力端子をインバータＶ３
   の入力端子に、インバータＶ３の出力端子をラッチ回路
   ＳＬ１の入力端子と上記出力端子ＱＱにそれぞれ接続す
   ることを特徴とする、分周機能を有するスタティック型
   トラスファーゲート順序回路。
4. 【請求項４】請求項１または請求項２に記載のスタティ
   ック型トランスファーゲート順序回路としてのラッチ回
   路ＳＬ３、ＳＬ４、ＳＬ５、ＳＬ６と、１つの２入力Ｎ
   ＡＮＤ回路ＮＤと１つの２入力ＯＲ回路ＯＲと、出力端
   子ＱＱ、入力端子Ｍを有し、 ２入力ＮＡＮＤ回路ＮＤの出力端子をラッチ回路ＳＬ３
   の入力端子に、ラッチ回路ＳＬ３の出力端子をラッチ回
   路ＳＬ４の入力端子にそれぞれ接続し、 ラッチ回路ＳＬ４の出力端子を２入力ＮＡＮＤ回路ＮＤ
   の第１の入力端子とＯＲ回路ＯＲの第１の入力端子に接
   続し、 ＯＲ回路の出力端子をラッチ回路ＳＬ５の入力端子に、
   ラッチ回路ＳＬ５の出力端子をラッチ回路ＳＬ６の入力
   端子にそれぞれ接続し、 ラッチ回路ＳＬ６の出力端子を２入力ＮＡＮＤ回路ＮＤ
   の第２の入力端子に接続し、 ＯＲ回路ＯＲの第２の入力端子に入力端子Ｍを、ラッチ
   回路ＳＬ４の出力端子に出力端子ＱＱをそれぞれ接続す
   ることを特徴とする、プリスケーラ機能を有するスタテ
   ィック型トランスファーゲート順序回路。
5. 【請求項５】請求項１または請求項２に記載のスタティ
   ック型トランスファーゲート順序回路としてのラッチ回
   路ＳＬ７、ＳＬ８、ＳＬ９、ＳＬ１０と、ラッチ回路の
   出力端子、またはラッチ回路内のトランスファーゲート
   の出力端子の初期電圧レベルをセットするためのセット
   回路ＲＳと、出力端子ＱＱおよびＱＢを有し、 ラッチ回路ＳＬ７の出力端子をラッチ回路ＳＬ８の入力
   端子に、ラッチ回路ＳＬ８の出力端子をラッチ回路ＳＬ
   ９の入力端子にそれぞれ接続し、 ラッチ回路ＳＬ９の出力端子をラッチ回路ＳＬ１０の入
   力端子に、ラッチ回路ＳＬ１０の出力端子をラッチ回路
   ＳＬ７の入力端子にそれぞれ接続し、 ラッチ回路ＳＬ８の出力端子を上記出力端子ＱＱに、ラ
   ッチ回路ＳＬ１０の出力端子を上記出力端子ＱＢにそれ
   ぞれ接続し、さらに、 ラッチ回路ＳＬ７とＳＬ９の出力端子間、ＳＬ８とＳＬ
   １０の出力端子間、ＳＬ７とＳＬ９の各ラッチ回路内の
   トランスファーゲートの出力端子相互間、ＳＬ８とＳＬ
   １０の各ラッチ回路内のトランスファーゲートの出力端
   子相互間の４対の出力端子間の少なくとも１対の出力端
   子間に、該出力端子の電圧レベルを相互に反対のレベル
   に初期設定するセット回路ＲＳを接続することを特徴と
   する、２分の１分周機能を有するスタティック型トラン
   スファーゲート順序回路。