JPH0595257A - スタテイツク型クロツクドｃｍｏｓ順序回路 - Google Patents
スタテイツク型クロツクドｃｍｏｓ順序回路Info
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- JPH0595257A JPH0595257A JP3253600A JP25360091A JPH0595257A JP H0595257 A JPH0595257 A JP H0595257A JP 3253600 A JP3253600 A JP 3253600A JP 25360091 A JP25360091 A JP 25360091A JP H0595257 A JPH0595257 A JP H0595257A
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- output terminal
- inverter
- terminal
- circuit
- sequential circuit
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Abstract
(57)【要約】
【目的】ダイナミック型と同等の高速動作が可能で、し
かもスタティック型のクロックドＣＭＯＳ順序回路を提
供する。 【構成】ＣＭＯＳを用いたクロックド論理回路ＣＬにお
いて、２つのＣＭＯＳインバータＶ１、Ｖ２を備え、出
力端子ＱＢにインバータＶ１の入力端子を接続し、該イ
ンバータＶ１の出力端子にインバータＶ２の入力端子を
接続し、該インバータＶ２の出力端子をクロックド論理
回路ＣＬの出力端子ＱＢに接続することを特徴とするス
タティック型クロックドＣＭＯＳ順序回路。
かもスタティック型のクロックドＣＭＯＳ順序回路を提
供する。 【構成】ＣＭＯＳを用いたクロックド論理回路ＣＬにお
いて、２つのＣＭＯＳインバータＶ１、Ｖ２を備え、出
力端子ＱＢにインバータＶ１の入力端子を接続し、該イ
ンバータＶ１の出力端子にインバータＶ２の入力端子を
接続し、該インバータＶ２の出力端子をクロックド論理
回路ＣＬの出力端子ＱＢに接続することを特徴とするス
タティック型クロックドＣＭＯＳ順序回路。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高速で動作するＣＭＯＳ
ラッチ回路、分周器、プリスケーラなどの順序回路に関
するものである。
ラッチ回路、分周器、プリスケーラなどの順序回路に関
するものである。
【０００２】
【従来の技術】順序回路を実現するには、その基本回路
となるラッチ回路を組み合わせて構成する。そしてその
ラッチ回路は、ＣＭＯＳ技術を用いて構成する場合、従
来、大きくわけて図４のようなスタティック型ラッチ回
路、図５のようなダイナミック型のクロックドラッチ回
路をその基本回路として用いていた。なお、本明細書で
Ｃ、Ｃ~はクロックの信号記号を、Ｑ、Ｑ~は出力の信号
記号を示し、Ｃ~およびＱ~はそれぞれＣおよびＱの反転
信号を意味するものとする。
となるラッチ回路を組み合わせて構成する。そしてその
ラッチ回路は、ＣＭＯＳ技術を用いて構成する場合、従
来、大きくわけて図４のようなスタティック型ラッチ回
路、図５のようなダイナミック型のクロックドラッチ回
路をその基本回路として用いていた。なお、本明細書で
Ｃ、Ｃ~はクロックの信号記号を、Ｑ、Ｑ~は出力の信号
記号を示し、Ｃ~およびＱ~はそれぞれＣおよびＱの反転
信号を意味するものとする。
【０００３】スタティック型ラッチ回路は、電源を入れ
ている限りラッチ情報を記憶するという長所があるが、
一方使用するトランジスタ数が多くかつ、速度の遅い２
入力ＮＡＮＤ回路を用いて構成されているためにラッチ
動作全体としても速度が遅いという欠点があった。ま
た、ダイナミック型のクロックドラッチ回路は、使用す
るトランジスタ数が少なく、かつスタティック型に比べ
て約２倍の高速動作が可能という長所があるが、一方、
記憶保持機能を出力端子ＱＢとグランド端子ＧＮＤ間の
容量Ｃｍの充電電荷の有無によって実現しており、トラ
ンジスタのリーク電流によって記憶電荷が揮発してしま
うため、長期にわたるラッチ動作ができないという欠点
があった。
ている限りラッチ情報を記憶するという長所があるが、
一方使用するトランジスタ数が多くかつ、速度の遅い２
入力ＮＡＮＤ回路を用いて構成されているためにラッチ
動作全体としても速度が遅いという欠点があった。ま
た、ダイナミック型のクロックドラッチ回路は、使用す
るトランジスタ数が少なく、かつスタティック型に比べ
て約２倍の高速動作が可能という長所があるが、一方、
記憶保持機能を出力端子ＱＢとグランド端子ＧＮＤ間の
容量Ｃｍの充電電荷の有無によって実現しており、トラ
ンジスタのリーク電流によって記憶電荷が揮発してしま
うため、長期にわたるラッチ動作ができないという欠点
があった。
【０００４】
【発明が解決しようとする課題】以上のように、スタテ
ィック型ラッチ回路やダイナミック型のクロックドラッ
チ回路は、従来、それぞれに上記のような欠点があっ
た。本発明は、このような欠点を克服し、ダイナミック
型と同等の高速動作が可能で、しかもスタティック型の
クロックドＣＭＯＳ順序回路を提供することを目的とす
る。
ィック型ラッチ回路やダイナミック型のクロックドラッ
チ回路は、従来、それぞれに上記のような欠点があっ
た。本発明は、このような欠点を克服し、ダイナミック
型と同等の高速動作が可能で、しかもスタティック型の
クロックドＣＭＯＳ順序回路を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、ＣＭＯＳを用いたクロックド論理回路
ＣＬにおいて、例えば図１に示すように、２つのＣＭＯ
ＳインバータＶ１、Ｖ２を備え、出力端子ＱＢにインバ
ータＶ１の入力端子を接続し、該インバータＶ１の出力
端子にインバータＶ２の入力端子を接続し、該インバー
タＶ２の出力端子を出力端子ＱＢに接続することとす
る。あるいはこの場合にさらに、インバータＶ２を構成
するＰＭＯＳトランジスタのオン抵抗をＲ１、クロック
ド論理回路の出力端子ＱＢとグランド端子ＧＮＤ間のオ
ン抵抗をＲ２、インバータＶ１の論理しきい値電圧をＶ
ｔｈ、電源電圧をＶＤとするとき、 （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ の関係を有し、かつ、インバータＶ２を構成するＮＭＯ
Ｓトランジスタのオン抵抗をＲ３、クロックド論理回路
の出力端子ＱＢと電源電圧端子ＶＤＤ間のオン抵抗をＲ
４とするとき、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ の関係を有することとすれば、動作の一層の確実性が得
られる。また上記の目的を達成するための、分周機能を
有するスタティック型クロックドＣＭＯＳ順序回路とし
ては、例えば図６のように、ラッチ機能を有する２つの
スタティック型クロックドＣＭＯＳ順序回路ＳＬ１、Ｓ
Ｌ２と、１つのＣＭＯＳインバータＶ３、出力端子ＱＣ
を有し、順序回路ＳＬ１の出力端子を順序回路ＳＬ２の
入力端子に接続し、順序回路ＳＬ２の出力端子をインバ
ータＶ３の入力端子に接続し、インバータＶ３の出力端
子を順序回路ＳＬ１の入力端子と上記出力端子ＱＣに接
続するようにすればよい。あるいは上記の目的を達成す
るための、プリスケーラ機能を有するスタティック型ク
ロックドＣＭＯＳ順序回路としては、例えば図８のよう
に、２入力ＮＡＮＤ機能を有する２つのスタティック型
クロックドＣＭＯＳ順序回路ＳＮ１、ＳＮ２と、ラッチ
機能を有する２つのスタティック型クロックドＣＭＯＳ
順序回路ＳＬ３、ＳＬ４と、１つのＣＭＯＳインバータ
Ｖ４、出力端子ＱＣ、入力端子Ｍを有し、順序回路ＳＮ
１の出力端子を順序回路ＳＬ３の入力端子に接続し、順
序回路ＳＬ３の出力端子をインバータＶ４の入力端子に
接続し、インバータＶ４の出力端子を順序回路ＳＮ１の
第１の入力端子に接続するとともに順序回路ＳＬ４の入
力端子に接続し、順序回路ＳＬ４の出力端子を順序回路
ＳＮ２の第１の入力端子に接続するとともに出力端子Ｑ
Ｃに接続し、順序回路ＳＮ２の出力端子を順序回路ＳＮ
１の第２の入力端子に接続し、順序回路ＳＮ２の第２の
入力端子を入力端子Ｍに接続する構成にすればよい。
め、本発明では、ＣＭＯＳを用いたクロックド論理回路
ＣＬにおいて、例えば図１に示すように、２つのＣＭＯ
ＳインバータＶ１、Ｖ２を備え、出力端子ＱＢにインバ
ータＶ１の入力端子を接続し、該インバータＶ１の出力
端子にインバータＶ２の入力端子を接続し、該インバー
タＶ２の出力端子を出力端子ＱＢに接続することとす
る。あるいはこの場合にさらに、インバータＶ２を構成
するＰＭＯＳトランジスタのオン抵抗をＲ１、クロック
ド論理回路の出力端子ＱＢとグランド端子ＧＮＤ間のオ
ン抵抗をＲ２、インバータＶ１の論理しきい値電圧をＶ
ｔｈ、電源電圧をＶＤとするとき、 （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ の関係を有し、かつ、インバータＶ２を構成するＮＭＯ
Ｓトランジスタのオン抵抗をＲ３、クロックド論理回路
の出力端子ＱＢと電源電圧端子ＶＤＤ間のオン抵抗をＲ
４とするとき、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ の関係を有することとすれば、動作の一層の確実性が得
られる。また上記の目的を達成するための、分周機能を
有するスタティック型クロックドＣＭＯＳ順序回路とし
ては、例えば図６のように、ラッチ機能を有する２つの
スタティック型クロックドＣＭＯＳ順序回路ＳＬ１、Ｓ
Ｌ２と、１つのＣＭＯＳインバータＶ３、出力端子ＱＣ
を有し、順序回路ＳＬ１の出力端子を順序回路ＳＬ２の
入力端子に接続し、順序回路ＳＬ２の出力端子をインバ
ータＶ３の入力端子に接続し、インバータＶ３の出力端
子を順序回路ＳＬ１の入力端子と上記出力端子ＱＣに接
続するようにすればよい。あるいは上記の目的を達成す
るための、プリスケーラ機能を有するスタティック型ク
ロックドＣＭＯＳ順序回路としては、例えば図８のよう
に、２入力ＮＡＮＤ機能を有する２つのスタティック型
クロックドＣＭＯＳ順序回路ＳＮ１、ＳＮ２と、ラッチ
機能を有する２つのスタティック型クロックドＣＭＯＳ
順序回路ＳＬ３、ＳＬ４と、１つのＣＭＯＳインバータ
Ｖ４、出力端子ＱＣ、入力端子Ｍを有し、順序回路ＳＮ
１の出力端子を順序回路ＳＬ３の入力端子に接続し、順
序回路ＳＬ３の出力端子をインバータＶ４の入力端子に
接続し、インバータＶ４の出力端子を順序回路ＳＮ１の
第１の入力端子に接続するとともに順序回路ＳＬ４の入
力端子に接続し、順序回路ＳＬ４の出力端子を順序回路
ＳＮ２の第１の入力端子に接続するとともに出力端子Ｑ
Ｃに接続し、順序回路ＳＮ２の出力端子を順序回路ＳＮ
１の第２の入力端子に接続し、順序回路ＳＮ２の第２の
入力端子を入力端子Ｍに接続する構成にすればよい。
【０００６】
【作用】本発明ではクロックド論理回路ＣＬによる、ダ
イナミックラッチ回路の出力端子ＱＢに接続されたイン
バータＶ１、Ｖ２がスタティックに情報を記憶する働き
を持つ。そして従来のダイナミック型では記憶電荷が揮
発してしまうのに対して、本発明のこの構成によればラ
ッチ信号を揮発させずにスタティックに記憶できるよう
になる。またここでインバータＶ１、Ｖ２はクロックド
論理回路ＣＬの負荷となっているが、この負荷を実際問
題としてクロックド論理回路ＣＬに対して十分軽いもの
とすることができる。以上により、本発明の構成によれ
ばダイナミック型と同じように高速動作が可能でありな
がらスタティック動作も可能になる。したがってこのよ
うな本発明の構成を主要な構成として持つ上記の分周機
能やプリスケーラ機能を有するスタティック型クロック
ドＣＭＯＳ順序回路についても同様に本発明の目的が達
成されることになる。また上記の不等式で表される電圧
条件は、以上の順序回路において確実に動作するための
具備条件を与えるものである。
イナミックラッチ回路の出力端子ＱＢに接続されたイン
バータＶ１、Ｖ２がスタティックに情報を記憶する働き
を持つ。そして従来のダイナミック型では記憶電荷が揮
発してしまうのに対して、本発明のこの構成によればラ
ッチ信号を揮発させずにスタティックに記憶できるよう
になる。またここでインバータＶ１、Ｖ２はクロックド
論理回路ＣＬの負荷となっているが、この負荷を実際問
題としてクロックド論理回路ＣＬに対して十分軽いもの
とすることができる。以上により、本発明の構成によれ
ばダイナミック型と同じように高速動作が可能でありな
がらスタティック動作も可能になる。したがってこのよ
うな本発明の構成を主要な構成として持つ上記の分周機
能やプリスケーラ機能を有するスタティック型クロック
ドＣＭＯＳ順序回路についても同様に本発明の目的が達
成されることになる。また上記の不等式で表される電圧
条件は、以上の順序回路において確実に動作するための
具備条件を与えるものである。
【０００７】
【実施例】図１は本発明の概念図であって、ＣＬはクロ
ックド論理回路、Ｄ１、Ｄ２、……はデータ入力端子、
ＱＢは信号Ｑ~を出力する出力端子、ＣＣはクロック信
号Ｃを入力する入力端子、ＣＢは逆相のクロック信号Ｃ
~を入力する入力端子、Ｖ１およびＶ２はインバータで
ある。この回路の動作およびインバータＶ２が具備すべ
き条件については、以下の本発明の具体的な実施例で明
らかにする。図２は本発明の実施例のスタティック型ク
ロックドラッチ回路であって、図２（ａ）は回路シンボ
ルによる記述、図２（ｂ）はこれをＣＭＯＳトランジス
タによってこれを実現した例、図３は各端子の波形であ
る。ここにＤはデータ入力信号、ＱＢはラッチされたデ
ータＱ~を出力する出力端子、ＣＣはクロック信号Ｃを
入力する入力端子、ＣＢは逆相のクロック信号Ｃ~を入
力する入力端子、ＶＤＤは電源電圧端子、ＧＮＤは回路
を接地するグランド端子である。またＣＬ１はＣＭＯＳ
クロックドインバータであり、Ｖ１およびＶ２はインバ
ータである。
ックド論理回路、Ｄ１、Ｄ２、……はデータ入力端子、
ＱＢは信号Ｑ~を出力する出力端子、ＣＣはクロック信
号Ｃを入力する入力端子、ＣＢは逆相のクロック信号Ｃ
~を入力する入力端子、Ｖ１およびＶ２はインバータで
ある。この回路の動作およびインバータＶ２が具備すべ
き条件については、以下の本発明の具体的な実施例で明
らかにする。図２は本発明の実施例のスタティック型ク
ロックドラッチ回路であって、図２（ａ）は回路シンボ
ルによる記述、図２（ｂ）はこれをＣＭＯＳトランジス
タによってこれを実現した例、図３は各端子の波形であ
る。ここにＤはデータ入力信号、ＱＢはラッチされたデ
ータＱ~を出力する出力端子、ＣＣはクロック信号Ｃを
入力する入力端子、ＣＢは逆相のクロック信号Ｃ~を入
力する入力端子、ＶＤＤは電源電圧端子、ＧＮＤは回路
を接地するグランド端子である。またＣＬ１はＣＭＯＳ
クロックドインバータであり、Ｖ１およびＶ２はインバ
ータである。
【０００８】またこの回路は、インバータＶ２を構成す
るＰＭＯＳトランジスタのオン抵抗をＲ１、クロックド
インバータＣＬを構成する２つのＮＭＯＳトランジスタ
の直列オン抵抗をＲ２、インバータＶ１の論理しきい値
電圧をＶｔｈ、電源電圧をＶＤとすると、（Ｒ２／（Ｒ
１＋Ｒ２））×ＶＤ＜Ｖｔｈの関係を有し、かつインバ
ータＶ２を構成するＮＭＯＳトランジスタのオン抵抗を
Ｒ３、クロックドインバータＣＬを構成する２つのＰＭ
ＯＳトランジスタの直列オン抵抗をＲ４とすると、（Ｒ
３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈとなるように設定
されたことを特徴としている。
るＰＭＯＳトランジスタのオン抵抗をＲ１、クロックド
インバータＣＬを構成する２つのＮＭＯＳトランジスタ
の直列オン抵抗をＲ２、インバータＶ１の論理しきい値
電圧をＶｔｈ、電源電圧をＶＤとすると、（Ｒ２／（Ｒ
１＋Ｒ２））×ＶＤ＜Ｖｔｈの関係を有し、かつインバ
ータＶ２を構成するＮＭＯＳトランジスタのオン抵抗を
Ｒ３、クロックドインバータＣＬを構成する２つのＰＭ
ＯＳトランジスタの直列オン抵抗をＲ４とすると、（Ｒ
３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈとなるように設定
されたことを特徴としている。
【０００９】このような構成になっているので、この回
路は以下のようにスタティック型のラッチ回路として動
作する。この回路の特徴は図５のダイナミックラッチ回
路と比較して、出力端子ＱＢにインバータＶ１とＶ２が
付加されたことにある。このようなインバータ２個の並
列接続はスタティックメモリのメモリセル回路と同じ構
成であり、スタティックに情報を記憶することが可能で
ある。これによってダイナミック型では揮発してしまう
ラッチ信号をスタティックに記憶させることができる。
まずこの回路における信号ラッチ動作の概要について説
明する。図３において、時間ｔ１にクロック信号が立ち
上がると、ＮＭＯＳ１とＰＭＯＳ１がオン状態になる。
従って、ＮＭＯＳ２とＰＭＯＳ２によって構成されるイ
ンバータが活性状態になり、データ入力端子から入力さ
れている信号Ｄの逆の電圧が出力端子ＱＢから出力され
る。次に、この信号がインバータＶ１とＶ２を通り、イ
ンバータで保持されていた電圧が書換えられる。そこで
クロック電圧が立ち下がると、ＮＭＯＳ１とＰＭＯＳ１
がオフ状態になり、クロックドインバータＣＬは不活性
状態となる。出力端子ＱＢからは、インバータＶ１とＶ
２のデータ記憶作用によって、クロックが立ち下ったと
きの信号が、ｔ２までそのまま保持されて出力され続け
る。これはラッチ機能そのものである。
路は以下のようにスタティック型のラッチ回路として動
作する。この回路の特徴は図５のダイナミックラッチ回
路と比較して、出力端子ＱＢにインバータＶ１とＶ２が
付加されたことにある。このようなインバータ２個の並
列接続はスタティックメモリのメモリセル回路と同じ構
成であり、スタティックに情報を記憶することが可能で
ある。これによってダイナミック型では揮発してしまう
ラッチ信号をスタティックに記憶させることができる。
まずこの回路における信号ラッチ動作の概要について説
明する。図３において、時間ｔ１にクロック信号が立ち
上がると、ＮＭＯＳ１とＰＭＯＳ１がオン状態になる。
従って、ＮＭＯＳ２とＰＭＯＳ２によって構成されるイ
ンバータが活性状態になり、データ入力端子から入力さ
れている信号Ｄの逆の電圧が出力端子ＱＢから出力され
る。次に、この信号がインバータＶ１とＶ２を通り、イ
ンバータで保持されていた電圧が書換えられる。そこで
クロック電圧が立ち下がると、ＮＭＯＳ１とＰＭＯＳ１
がオフ状態になり、クロックドインバータＣＬは不活性
状態となる。出力端子ＱＢからは、インバータＶ１とＶ
２のデータ記憶作用によって、クロックが立ち下ったと
きの信号が、ｔ２までそのまま保持されて出力され続け
る。これはラッチ機能そのものである。
【００１０】インバータＶ２の具備すべき条件を明らか
にするために、ラッチ信号の書換え動作について、より
詳細に説明する。すなわち入力信号がハイからロウ、あ
るいはロウからハイに切り替わるときには、以下のよう
な回路的な制約が必要になる。例えば、図３のｔ４時刻
の直前の場合には、出力端子ＱＢの信号ハイで入力端子
の信号Ｄもハイである。ｔ４時刻の直後、クロックドイ
ンバータを構成するＮＭＯＳ１とＮＭＯＳ２がオン状態
になる。インバータＶ２を構成するＰＭＯＳ３はｔ４時
刻以前からオン状態にある。したがって、インバータＶ
２を構成するＰＭＯＳトランジスタのオン抵抗をＲ１、
クロックドインバータＣＬ１を構成する２つのＮＭＯＳ
トランジスタの直列オン抵抗をＲ２、インバータＶ１の
論理しきい値電圧をＶｔｈ、電源電圧をＶＤとすると、
ｔ４時刻の直後には、出力端子ＱＢの電圧Ｖ（ＱＢ）は Ｖ（ＱＢ）＝（Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ となる。したがって、もしＶ（ＱＢ）が Ｖ（ＱＢ）＞Ｖｔｈ ならば、インバータＶ１もＶ２も状態を反転させること
ができない。つまりラッチ信号を書き換えることができ
ない。しかし、一方 Ｖ（ＱＢ）＜Ｖｔｈ であれば、インバータＶ１もＶ２も状態を反転させるこ
とができ、ラッチ信号を書き換えることができる。すな
わち、ラッチ信号の書換えの条件は （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ となる。時刻ｔ６では、この逆の動作が行われ、この場
合には、インバータＶ２を構成するＮＭＯＳトランジス
タのオン抵抗をＲ３、クロックドインバータＣＬ１を構
成する２つのＰＭＯＳトランジスタの直列オン抵抗をＲ
４とすると、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ が、ラッチ信号書換え可能の条件となる。
にするために、ラッチ信号の書換え動作について、より
詳細に説明する。すなわち入力信号がハイからロウ、あ
るいはロウからハイに切り替わるときには、以下のよう
な回路的な制約が必要になる。例えば、図３のｔ４時刻
の直前の場合には、出力端子ＱＢの信号ハイで入力端子
の信号Ｄもハイである。ｔ４時刻の直後、クロックドイ
ンバータを構成するＮＭＯＳ１とＮＭＯＳ２がオン状態
になる。インバータＶ２を構成するＰＭＯＳ３はｔ４時
刻以前からオン状態にある。したがって、インバータＶ
２を構成するＰＭＯＳトランジスタのオン抵抗をＲ１、
クロックドインバータＣＬ１を構成する２つのＮＭＯＳ
トランジスタの直列オン抵抗をＲ２、インバータＶ１の
論理しきい値電圧をＶｔｈ、電源電圧をＶＤとすると、
ｔ４時刻の直後には、出力端子ＱＢの電圧Ｖ（ＱＢ）は Ｖ（ＱＢ）＝（Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ となる。したがって、もしＶ（ＱＢ）が Ｖ（ＱＢ）＞Ｖｔｈ ならば、インバータＶ１もＶ２も状態を反転させること
ができない。つまりラッチ信号を書き換えることができ
ない。しかし、一方 Ｖ（ＱＢ）＜Ｖｔｈ であれば、インバータＶ１もＶ２も状態を反転させるこ
とができ、ラッチ信号を書き換えることができる。すな
わち、ラッチ信号の書換えの条件は （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ となる。時刻ｔ６では、この逆の動作が行われ、この場
合には、インバータＶ２を構成するＮＭＯＳトランジス
タのオン抵抗をＲ３、クロックドインバータＣＬ１を構
成する２つのＰＭＯＳトランジスタの直列オン抵抗をＲ
４とすると、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ が、ラッチ信号書換え可能の条件となる。
【００１１】このインバータＶ２は、小さければ小さい
ほど、上記条件を満たし易くなるばかりでなく、クロッ
クドインバータＣＬ１に対する負荷が軽くなり、ラッチ
回路全体として動作速度が向上することは明らかであ
る。インバータＶ１も小さければ小さいほど、クロック
ドインバータＣＬ１に対する負荷が軽くなり、ラッチ回
路全体として動作速度が向上することは明らかである。
その極限状態として、インバータＶ１とＶ２の持つ寄生
容量成分が、クロックドインバータＣＬ１の持つ寄生容
量に比べて、無視できるほど小さくなれば、ダイナミッ
クなラッチ回路の動作速度に近づくこともまた明らかで
ある。インバータＶ１とＶ２の大きさの下限は、出力端
子ＱＢに寄生する容量に充電されている電荷を放電しよ
うとする、ＭＯＳトランジスタのリーク電流に打ち勝つ
電流がインバータＶ２から供給できることが条件となっ
て決定される。この電流は通常ピコアンペアオーダーで
あり、現在のＭＯＳ加工条件からはほとんど考慮する必
要がないほど小さく、実際問題として、インバータＶ１
やＶ２の下限を考慮する必要はない。もし、インバータ
Ｖ２のオン抵抗とクロックドインバータのオン抵抗の関
係が上記式の条件を満たさない場合には、ラッチ信号の
書換えを行うことはできない。その代表的な例として、
クロックドインバータＣＬ１に用いられているＭＯＳト
ランジスタとインバータＶ１、Ｖ２に用いられているト
ランジスタをまったく同じ仕様のものを用いた場合を挙
げることができる。このような場合には、本特許のよう
な効果は実現できない。このオン抵抗を上式の条件に適
合するものとする具体的な手段として、最も簡便な方法
は、使用しているＭＯＳトランジタの幅を変化させるこ
とであるが、そのほかにも、トランジスタのゲート長
や、しきい値電圧を変えるなど、様々な手段によって実
現できることは明らかである。
ほど、上記条件を満たし易くなるばかりでなく、クロッ
クドインバータＣＬ１に対する負荷が軽くなり、ラッチ
回路全体として動作速度が向上することは明らかであ
る。インバータＶ１も小さければ小さいほど、クロック
ドインバータＣＬ１に対する負荷が軽くなり、ラッチ回
路全体として動作速度が向上することは明らかである。
その極限状態として、インバータＶ１とＶ２の持つ寄生
容量成分が、クロックドインバータＣＬ１の持つ寄生容
量に比べて、無視できるほど小さくなれば、ダイナミッ
クなラッチ回路の動作速度に近づくこともまた明らかで
ある。インバータＶ１とＶ２の大きさの下限は、出力端
子ＱＢに寄生する容量に充電されている電荷を放電しよ
うとする、ＭＯＳトランジスタのリーク電流に打ち勝つ
電流がインバータＶ２から供給できることが条件となっ
て決定される。この電流は通常ピコアンペアオーダーで
あり、現在のＭＯＳ加工条件からはほとんど考慮する必
要がないほど小さく、実際問題として、インバータＶ１
やＶ２の下限を考慮する必要はない。もし、インバータ
Ｖ２のオン抵抗とクロックドインバータのオン抵抗の関
係が上記式の条件を満たさない場合には、ラッチ信号の
書換えを行うことはできない。その代表的な例として、
クロックドインバータＣＬ１に用いられているＭＯＳト
ランジスタとインバータＶ１、Ｖ２に用いられているト
ランジスタをまったく同じ仕様のものを用いた場合を挙
げることができる。このような場合には、本特許のよう
な効果は実現できない。このオン抵抗を上式の条件に適
合するものとする具体的な手段として、最も簡便な方法
は、使用しているＭＯＳトランジタの幅を変化させるこ
とであるが、そのほかにも、トランジスタのゲート長
や、しきい値電圧を変えるなど、様々な手段によって実
現できることは明らかである。
【００１２】図６は本発明特許の第２の実施例であっ
て、第１の実施例に示したスタティック型ラッチ回路を
組み合わせることによって実現した２分の１分周器の構
成例である。ここにＳＬ１、ＳＬ２はスタティック型ラ
ッチ回路、Ｖ３はＣＭＯＳインバータである。またＣは
クロック信号入力、Ｃ~は逆相のクロック信号入力、Ｑ
Ｃはクロック信号の２分の１周波数の信号Ｑを出力する
出力端子である。またＭＭ１、ＭＭ２は各々内部端子を
指している。図７はこの分周器に入力されるクロックが
変化するごとに、各端子の電圧が、ハイ（Ｈ）になる
か、ロウ（Ｌ）になるかを示す状態図である。この図か
らクロックの２倍の周期の、従って２分の１の周波数の
信号が出力端子Ｑから出力されることがわかる。この２
分の１分周器もラッチ回路と同等の条件で設計を行え
ば、ダイナミック型とほぼ同等の高速性能を実現できる
ことは明らかである。
て、第１の実施例に示したスタティック型ラッチ回路を
組み合わせることによって実現した２分の１分周器の構
成例である。ここにＳＬ１、ＳＬ２はスタティック型ラ
ッチ回路、Ｖ３はＣＭＯＳインバータである。またＣは
クロック信号入力、Ｃ~は逆相のクロック信号入力、Ｑ
Ｃはクロック信号の２分の１周波数の信号Ｑを出力する
出力端子である。またＭＭ１、ＭＭ２は各々内部端子を
指している。図７はこの分周器に入力されるクロックが
変化するごとに、各端子の電圧が、ハイ（Ｈ）になる
か、ロウ（Ｌ）になるかを示す状態図である。この図か
らクロックの２倍の周期の、従って２分の１の周波数の
信号が出力端子Ｑから出力されることがわかる。この２
分の１分周器もラッチ回路と同等の条件で設計を行え
ば、ダイナミック型とほぼ同等の高速性能を実現できる
ことは明らかである。
【００１３】図８は本発明特許の第３の実施例であっ
て、プリスケーラ回路である。第１の実施例に示した、
スタティック型ラッチ回路ＳＬ３、ＳＬ４と、２入力Ｎ
ＡＮＤスタティック型ラッチ回路ＳＮ１、ＳＮ２、イン
バータＶ４を組み合わせて実現した２分の１分周と３分
の１分周が、入力信号Ｍによって切り替えることができ
る。ここにＭＭ３、ＭＭ４、ＭＭ５、ＭＭ６はそれぞれ
図に示した端子名である。
て、プリスケーラ回路である。第１の実施例に示した、
スタティック型ラッチ回路ＳＬ３、ＳＬ４と、２入力Ｎ
ＡＮＤスタティック型ラッチ回路ＳＮ１、ＳＮ２、イン
バータＶ４を組み合わせて実現した２分の１分周と３分
の１分周が、入力信号Ｍによって切り替えることができ
る。ここにＭＭ３、ＭＭ４、ＭＭ５、ＭＭ６はそれぞれ
図に示した端子名である。
【００１４】図８は入力信号Ｍがハイの時に、このプリ
スケーラ回路に入力されるクロックが変化するごとに、
各端子の電圧が、ハイ（Ｈ）になるか、ロウ（Ｌ）にな
るかを示す状態図である。この図からクロックの３倍の
周期の、従って３分の１の周波数の信号Ｑが出力端子Ｑ
Ｃから出力されることがわかる。入力信号Ｍがロウの時
には、２入力ＮＡＮＤスタティック型ラッチ回路ＳＮ２
の出力は常にロウに固定されるので、このプリスケーラ
回路は、図６の２分の１分周器と等価になる。このプリ
スケーラもラッチ回路と同等の条件で設計を行えば、ダ
イナミック型とほぼ同等の高速性能を実現できることは
明らかである。
スケーラ回路に入力されるクロックが変化するごとに、
各端子の電圧が、ハイ（Ｈ）になるか、ロウ（Ｌ）にな
るかを示す状態図である。この図からクロックの３倍の
周期の、従って３分の１の周波数の信号Ｑが出力端子Ｑ
Ｃから出力されることがわかる。入力信号Ｍがロウの時
には、２入力ＮＡＮＤスタティック型ラッチ回路ＳＮ２
の出力は常にロウに固定されるので、このプリスケーラ
回路は、図６の２分の１分周器と等価になる。このプリ
スケーラもラッチ回路と同等の条件で設計を行えば、ダ
イナミック型とほぼ同等の高速性能を実現できることは
明らかである。
【００１５】図８の例に含まれているように、インバー
タ（ラッチ）回路のみならず、２入力ＮＡＮＤスタティ
ック型ラッチ回路などを含め、あらゆる論理を含んだク
ロックド論理に本特許の主旨を応用することができる。
このほか、上記したラッチ回路や分周器、プリスケーラ
を組み合わせることによって、スタティック型のＤタイ
プフリップフロップやシフトレジスタなど、さまざまな
順序回路を実現できることは明らかである。また、本発
明では、ＣＭＯＳクロックド論理回路ＣＬ１の典型とし
て、図２にラッチ機能を有する回路を示したが、必ずし
もこの例の通りでなくてもラッチ機能を有するクロック
ド論理回路を実現できることは衆知である。例えば図２
において、クロック信号ＣやＣ~が入力されるトランジ
スタＰＭＯＳ１、ＮＭＯＳ１を上下に配置し、データＤ
が入力されるトランジスタＰＭＯＳ２、ＮＭＯＳ２を中
心に配置した。しかしラッチ機能を実現するには、クロ
ック信号ＣやＣ~が入力されるトランジスタＰＭＯＳ
１、ＮＭＯＳ１を中心に配置し、データＤが入力される
トランジスタＰＭＯＳ２、ＮＭＯＳ２を上下に配置して
もよいことは明らかである。そのほか、ラッチ回路の用
途によっては、上記４つのトランジスタのいずれかが無
いようなＣＭＯＳクロックド論理回路があり、これらに
ついても本発明の主旨を生かして、スタティックなＣＭ
ＯＳクロックド順序回路が構成できることは明らかであ
ろう。
タ（ラッチ）回路のみならず、２入力ＮＡＮＤスタティ
ック型ラッチ回路などを含め、あらゆる論理を含んだク
ロックド論理に本特許の主旨を応用することができる。
このほか、上記したラッチ回路や分周器、プリスケーラ
を組み合わせることによって、スタティック型のＤタイ
プフリップフロップやシフトレジスタなど、さまざまな
順序回路を実現できることは明らかである。また、本発
明では、ＣＭＯＳクロックド論理回路ＣＬ１の典型とし
て、図２にラッチ機能を有する回路を示したが、必ずし
もこの例の通りでなくてもラッチ機能を有するクロック
ド論理回路を実現できることは衆知である。例えば図２
において、クロック信号ＣやＣ~が入力されるトランジ
スタＰＭＯＳ１、ＮＭＯＳ１を上下に配置し、データＤ
が入力されるトランジスタＰＭＯＳ２、ＮＭＯＳ２を中
心に配置した。しかしラッチ機能を実現するには、クロ
ック信号ＣやＣ~が入力されるトランジスタＰＭＯＳ
１、ＮＭＯＳ１を中心に配置し、データＤが入力される
トランジスタＰＭＯＳ２、ＮＭＯＳ２を上下に配置して
もよいことは明らかである。そのほか、ラッチ回路の用
途によっては、上記４つのトランジスタのいずれかが無
いようなＣＭＯＳクロックド論理回路があり、これらに
ついても本発明の主旨を生かして、スタティックなＣＭ
ＯＳクロックド順序回路が構成できることは明らかであ
ろう。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
高速なダイナミック型にほぼ匹敵する動作速度を有す
る、スタティック型の順序回路を実現することができ
る。
高速なダイナミック型にほぼ匹敵する動作速度を有す
る、スタティック型の順序回路を実現することができ
る。
【図１】本発明の概念図である。
【図２】本発明の第１の実施例であって、スタティック
型ラッチ回路で、（ａ）は回路図シンボルによる本発明
ラッチ回路表記、（ｂ）はトランジスタを用いた本発明
ラッチ回路表記によるものである。
型ラッチ回路で、（ａ）は回路図シンボルによる本発明
ラッチ回路表記、（ｂ）はトランジスタを用いた本発明
ラッチ回路表記によるものである。
【図３】図２のラッチ回路の入出力波形のタイミング図
である。
である。
【図４】従来のスタティック型ラッチ回路である。
【図５】従来のダイナミック型ラッチ回路で、（ａ）は
回路図シンボルによる表記、（ｂ）はトランジスタによ
る表記である。
回路図シンボルによる表記、（ｂ）はトランジスタによ
る表記である。
【図６】本発明の第２の実施例であってスタティック型
の２分の１分周器である。
の２分の１分周器である。
【図７】図６の各端子の状態表である。
【図８】本発明の第３の実施例であってスタティック型
の２分の１・３分の１プリスケーラである。
の２分の１・３分の１プリスケーラである。
【図９】図８の各端子の状態表である。
Ｄ…データ入力端子の入力信号 ＱＢ…ラッチされたデータ信号Ｑ~の出力端子 ＣＣ…クロック信号Ｃの入力端子 ＣＢ…逆相のクロック信号Ｃ~の入力端子 ＣＬ…ＣＭＯＳのクロックド論理回路 ＣＬ１…ＣＭＯＳクロックドインバータ ＶＤＤ…電源電圧端子 ＧＮＤ…回路を接地するグランド端子 Ｃｍ…寄生容量 Ｖ１、Ｖ２、Ｖ３、Ｖ４…ＣＭＯＳインバータ ＳＬ１、ＳＬ２…スタティック型ラッチ回路 Ｑ…クロック信号の２分の１周波数を出力する出力端子 ＭＭ１、ＭＭ２、ＭＭ３、ＭＭ４、ＭＭ５、ＭＭ６…内
部端子
部端子
Claims (4)
- 【請求項１】１つ以上の入力端子Ｄ１、Ｄ２、……と、
一つの出力端子ＱＢ、電源電圧端子ＶＤＤ、回路を接地
するグランド端子ＧＮＤを有する、ＣＭＯＳを用いたク
ロックド論理回路ＣＬにおいて、 ２つのＣＭＯＳインバータＶ１、Ｖ２を備え、出力端子
ＱＢにインバータＶ１の入力端子を接続し、該インバー
タＶ１の出力端子にインバータＶ２の入力端子を接続
し、該インバータＶ２の出力端子を出力端子ＱＢに接続
することを特徴とするスタティック型クロックドＣＭＯ
Ｓ順序回路。 - 【請求項２】請求項１において、さらに、インバータＶ
２を構成するＰＭＯＳトランジスタのオン抵抗をＲ１、
クロックド論理回路の出力端子ＱＢとグランド端子ＧＮ
Ｄ間のオン抵抗をＲ２、インバータＶ１の論理しきい値
電圧をＶｔｈ、電源電圧をＶＤとするとき、 （Ｒ２／（Ｒ１＋Ｒ２））×ＶＤ＜Ｖｔｈ の関係を有し、 かつ、インバータＶ２を構成するＮＭＯＳトランジスタ
のオン抵抗をＲ３、クロックド論理回路の出力端子ＱＢ
と電源電圧端子ＶＤＤ間のオン抵抗をＲ４とするとき、 （Ｒ３／（Ｒ３＋Ｒ４））×ＶＤ＞Ｖｔｈ の関係を有することを特徴とするスタティック型クロッ
クドＣＭＯＳ順序回路。 - 【請求項３】ラッチ機能を有する２つのスタティック型
クロックドＣＭＯＳ順序回路ＳＬ１、ＳＬ２と、１つの
ＣＭＯＳインバータＶ３、出力端子ＱＣを有し、順序回
路ＳＬ１の出力端子を順序回路ＳＬ２の入力端子に接続
し、順序回路ＳＬ２の出力端子をインバータＶ３の入力
端子に接続し、インバータＶ３の出力端子を順序回路Ｓ
Ｌ１の入力端子と上記出力端子ＱＣに接続し、分周器機
能を有することを特徴とするスタティック型クロックド
ＣＭＯＳ順序回路。 - 【請求項４】２入力ＮＡＮＤ機能を有する２つのスタテ
ィック型クロックドＣＭＯＳ順序回路ＳＮ１、ＳＮ２
と、ラッチ機能を有する２つのスタティック型クロック
ドＣＭＯＳ順序回路ＳＬ３、ＳＬ４と、１つのＣＭＯＳ
インバータＶ４、出力端子ＱＣ、入力端子Ｍを有し、順
序回路ＳＮ１の出力端子を順序回路ＳＬ３の入力端子に
接続し、順序回路ＳＬ３の出力端子をインバータＶ４の
入力端子に接続し、インバータＶ４の出力端子を順序回
路ＳＮ１の第１の入力端子に接続するとともに順序回路
ＳＬ４の入力端子に接続し、順序回路ＳＬ４の出力端子
を順序回路ＳＮ２の第１の入力端子に接続するとともに
出力端子ＱＣに接続し、順序回路ＳＮ２の出力端子を順
序回路ＳＮ１の第２の入力端子に接続し、順序回路ＳＮ
２の第２の入力端子を入力端子Ｍに接続し、プリスケー
ラ機能を有することを特徴とするスタティック型クロッ
クドＣＭＯＳ順序回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253600A JPH0595257A (ja) | 1991-10-01 | 1991-10-01 | スタテイツク型クロツクドｃｍｏｓ順序回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253600A JPH0595257A (ja) | 1991-10-01 | 1991-10-01 | スタテイツク型クロツクドｃｍｏｓ順序回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0595257A true JPH0595257A (ja) | 1993-04-16 |
Family
ID=17253638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253600A Pending JPH0595257A (ja) | 1991-10-01 | 1991-10-01 | スタテイツク型クロツクドｃｍｏｓ順序回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0595257A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433603B1 (en) * | 2000-08-14 | 2002-08-13 | Sun Microsystems, Inc. | Pulse-based high speed flop circuit |
| US8358545B2 (en) | 2010-11-04 | 2013-01-22 | Kabushiki Kaisha Toshiba | Semiconductor memory |
-
1991
- 1991-10-01 JP JP3253600A patent/JPH0595257A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433603B1 (en) * | 2000-08-14 | 2002-08-13 | Sun Microsystems, Inc. | Pulse-based high speed flop circuit |
| US8358545B2 (en) | 2010-11-04 | 2013-01-22 | Kabushiki Kaisha Toshiba | Semiconductor memory |
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