JPH05122106A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05122106A JPH05122106A JP4087839A JP8783992A JPH05122106A JP H05122106 A JPH05122106 A JP H05122106A JP 4087839 A JP4087839 A JP 4087839A JP 8783992 A JP8783992 A JP 8783992A JP H05122106 A JPH05122106 A JP H05122106A
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- Japan
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- transmission
- data
- transmission data
- reception
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/20—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other
- H04B3/23—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other using a replica of transmitted signal in the time domain, e.g. echo cancellers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Interface Circuits In Exchanges (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 エコーキャンセラ用集積回路等のエコーキャ
ンセラ部における送信データの重複ならびに取りこぼし
を防止し、トレーニング時間を短縮し、オーバータイム
を防止する。 【構成】 総合ディジタル通信網の加入者線回路に含ま
れるエコーキャンセラ集積回路ＥＣＩＣの送信部とエコ
ーキャンセラ部ＥＣとの間に、送信データを一時的に保
持しながらエコーキャンセラ部に伝達する送信データバ
ッファＴＤＢを設け、この送信データバッファを、送信
トレーニングモードにおいてシフトレジスタモードで動
作させ、送受信トレーニングモードにおいてＦＩＦＯ
（ファーストインファーストアウト）モードで動作させ
る。また、用途設定に応じた遅延量の調節機能が付加さ
れる。
ンセラ部における送信データの重複ならびに取りこぼし
を防止し、トレーニング時間を短縮し、オーバータイム
を防止する。 【構成】 総合ディジタル通信網の加入者線回路に含ま
れるエコーキャンセラ集積回路ＥＣＩＣの送信部とエコ
ーキャンセラ部ＥＣとの間に、送信データを一時的に保
持しながらエコーキャンセラ部に伝達する送信データバ
ッファＴＤＢを設け、この送信データバッファを、送信
トレーニングモードにおいてシフトレジスタモードで動
作させ、送受信トレーニングモードにおいてＦＩＦＯ
（ファーストインファーストアウト）モードで動作させ
る。また、用途設定に応じた遅延量の調節機能が付加さ
れる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば、総合ディジタル通信網（ＩＳＤＮ：Ｉ
ntegrated Ｓervice Ｄigital Ｎetwork）の加入者線
回路に設けられるエコーキャンセラ用の半導体集積回路
装置に利用して特に有効な技術に関するものである。
に関し、例えば、総合ディジタル通信網（ＩＳＤＮ：Ｉ
ntegrated Ｓervice Ｄigital Ｎetwork）の加入者線
回路に設けられるエコーキャンセラ用の半導体集積回路
装置に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】電話用のアナログ伝送路を加入者線とし
てデータ伝送を行う総合ディジタル通信網がある。総合
ディジタル通信網は、各加入者線に対応して設けられる
加入者線回路を備える。加入者線回路は、送信データを
アナログ送信信号に変換してハイブリッド回路から加入
者線に送出するとともに、加入者線からハイブリッド回
路を介して入力されるアナログ受信信号を受信データに
復元する。つまり、加入者線はいわゆる双方向伝送路と
され、加入者線上には送信データに対応するアナログ送
信信号と受信データに対応するアナログ受信信号とが同
時に存在する。したがって、加入者線回路には、受信さ
れたアナログ受信信号から送信データに対応して発生す
る反射ノイズつまりはエコーを除去して受信データを抽
出するためのエコーキャンセラが設けられ、エコーを除
去する際の演算処理に供されるエコーデータを得るため
のトレーニングモードが用意される。
てデータ伝送を行う総合ディジタル通信網がある。総合
ディジタル通信網は、各加入者線に対応して設けられる
加入者線回路を備える。加入者線回路は、送信データを
アナログ送信信号に変換してハイブリッド回路から加入
者線に送出するとともに、加入者線からハイブリッド回
路を介して入力されるアナログ受信信号を受信データに
復元する。つまり、加入者線はいわゆる双方向伝送路と
され、加入者線上には送信データに対応するアナログ送
信信号と受信データに対応するアナログ受信信号とが同
時に存在する。したがって、加入者線回路には、受信さ
れたアナログ受信信号から送信データに対応して発生す
る反射ノイズつまりはエコーを除去して受信データを抽
出するためのエコーキャンセラが設けられ、エコーを除
去する際の演算処理に供されるエコーデータを得るため
のトレーニングモードが用意される。
【０００３】ディジタル伝送用のエコーキャンセラ（エ
コーキャンセル装置）については、例えば、特開昭６２
−２４５７３４号公報等に記載されている。
コーキャンセル装置）については、例えば、特開昭６２
−２４５７３４号公報等に記載されている。
【０００４】
【発明が解決しようとする課題】総合ディジタル通信網
において、上記エコーデータを得るためのトレーニング
モードは、実質的なデータ伝送に先立って実施され、受
信局からの送信を停止して送信データのエコーデータを
抽出するための『送信トレーニングモード』と、発信局
及び受信局の双方から送信しながらアナログ受信信号の
最適位相すなわち最適識別点を得るための『送受信トレ
ーニングモード』とからなる。上記に記載されるような
従来のエコーキャンセラ集積回路において、エコーデー
タＥＤを生成するための送信データＴＤは、図１９に例
示されるように、受信部の受信クロック信号ＲＸＤＣに
従ってエコーキャンセラ部ＥＣに取り込まれる。ところ
が、送信トレーニングモードでは、受信クロック信号Ｒ
ＸＤＣの位相が所定値に固定されるために問題はない
が、受信クロック信号ＲＸＤＣの位相が変化される送受
信トレーニングモードにおいては、受信クロック信号Ｒ
ＸＤＣと送信データＴＤの位相が異なることから、送信
データＴＤがエコーキャンセラ部ＥＣに重複して伝達さ
れたりエコーキャンセラ部ＥＣが送信データを取りこぼ
す場合が生じる。このため、加入者線回路のトレーニン
グに要する時間が長くなり、最悪の場合にはオーバータ
イムになるという問題が生じた。
において、上記エコーデータを得るためのトレーニング
モードは、実質的なデータ伝送に先立って実施され、受
信局からの送信を停止して送信データのエコーデータを
抽出するための『送信トレーニングモード』と、発信局
及び受信局の双方から送信しながらアナログ受信信号の
最適位相すなわち最適識別点を得るための『送受信トレ
ーニングモード』とからなる。上記に記載されるような
従来のエコーキャンセラ集積回路において、エコーデー
タＥＤを生成するための送信データＴＤは、図１９に例
示されるように、受信部の受信クロック信号ＲＸＤＣに
従ってエコーキャンセラ部ＥＣに取り込まれる。ところ
が、送信トレーニングモードでは、受信クロック信号Ｒ
ＸＤＣの位相が所定値に固定されるために問題はない
が、受信クロック信号ＲＸＤＣの位相が変化される送受
信トレーニングモードにおいては、受信クロック信号Ｒ
ＸＤＣと送信データＴＤの位相が異なることから、送信
データＴＤがエコーキャンセラ部ＥＣに重複して伝達さ
れたりエコーキャンセラ部ＥＣが送信データを取りこぼ
す場合が生じる。このため、加入者線回路のトレーニン
グに要する時間が長くなり、最悪の場合にはオーバータ
イムになるという問題が生じた。
【０００５】この発明の目的は、エコーキャンセラ用集
積回路等のエコーキャンセラ部における送信データの重
複ならびに取りこぼしを防止することにある。この発明
の他の目的は、エコーキャンセラ集積回路を含む加入者
線回路のトレーニング時間を短縮し、そのオーバータイ
ムを防止することにある。この発明の更に他の目的は、
エコーキャンセラ用集積回路における送信データの重複
又は取りこぼしを防止しつつ、その用途の拡大を図るこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。
積回路等のエコーキャンセラ部における送信データの重
複ならびに取りこぼしを防止することにある。この発明
の他の目的は、エコーキャンセラ集積回路を含む加入者
線回路のトレーニング時間を短縮し、そのオーバータイ
ムを防止することにある。この発明の更に他の目的は、
エコーキャンセラ用集積回路における送信データの重複
又は取りこぼしを防止しつつ、その用途の拡大を図るこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、総合ディジタル通信網の加入
者線回路に含まれるエコーキャンセラ集積回路等の送信
部とエコーキャンセラ部との間に、送信データを一時的
に保持しながらエコーキャンセラ部に伝達する送信デー
タバッファを設け、この送信データバッファを、送信ト
レーニングモードにおいてシフトレジスタモードで動作
させ、送受信トレーニングモードにおいてＦＩＦＯ（フ
ァーストインファーストアウト）モードで動作させる。
また、用途設定に応じた遅延量の調節機能が付加され
る。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、総合ディジタル通信網の加入
者線回路に含まれるエコーキャンセラ集積回路等の送信
部とエコーキャンセラ部との間に、送信データを一時的
に保持しながらエコーキャンセラ部に伝達する送信デー
タバッファを設け、この送信データバッファを、送信ト
レーニングモードにおいてシフトレジスタモードで動作
させ、送受信トレーニングモードにおいてＦＩＦＯ（フ
ァーストインファーストアウト）モードで動作させる。
また、用途設定に応じた遅延量の調節機能が付加され
る。
【０００７】
【作用】上記手段によれば、エコーキャンセラ集積回路
の送信クロック信号と受信クロック信号との間に比較的
大きな位相差が生じた場合でも、送信データを重複しあ
るいは取りこぼすことなくエコーキャンセラ部に伝達で
きる。その結果、エコーキャンセラ集積回路を含む加入
者線回路のトレーニング時間を短縮し、そのオーバータ
イムを防止することができる。また、上記遅延量の調節
機能により、受信クロックに基づいて送信クロックを生
成する等により位相差が固定される加入線装置での用途
も可能になる。
の送信クロック信号と受信クロック信号との間に比較的
大きな位相差が生じた場合でも、送信データを重複しあ
るいは取りこぼすことなくエコーキャンセラ部に伝達で
きる。その結果、エコーキャンセラ集積回路を含む加入
者線回路のトレーニング時間を短縮し、そのオーバータ
イムを防止することができる。また、上記遅延量の調節
機能により、受信クロックに基づいて送信クロックを生
成する等により位相差が固定される加入線装置での用途
も可能になる。
【０００８】
【実施例】図１には、この発明が適用されるディジタル
加入者線伝送システムの一実施例のブロック図が示され
ている。インターフェイスＩＦ１は、Ｖ点インターフェ
イスを構成し、例えば交換機側に対応している。インタ
ーフェイスＩＦ１を通して送信されるディジタル信号
は、送信部ＴＸを介して送信データ発生部ＴＸＧに伝え
られる。この送信データ発生部ＴＸＧで生成された送信
データは、ハイブリット回路ＨＹＢを介して加入者線路
に伝えられる。前記のように、加入者線ＳＬはいわゆる
双方向伝送路とされ、加入者線ＳＬ上には送信データに
対応するアナログ送信信号と受信データに対応するアナ
ログ受信信号とが同時に存在し、受信されたアナログ受
信信号から送信データに対応して発生する反射ノイズ、
つまりはエコーを除去して受信データを抽出する必要が
ある。エコーキャンセラＥＣは、このようなエコーを除
去する際の演算処理に供されるエコーデータを発生させ
る。
加入者線伝送システムの一実施例のブロック図が示され
ている。インターフェイスＩＦ１は、Ｖ点インターフェ
イスを構成し、例えば交換機側に対応している。インタ
ーフェイスＩＦ１を通して送信されるディジタル信号
は、送信部ＴＸを介して送信データ発生部ＴＸＧに伝え
られる。この送信データ発生部ＴＸＧで生成された送信
データは、ハイブリット回路ＨＹＢを介して加入者線路
に伝えられる。前記のように、加入者線ＳＬはいわゆる
双方向伝送路とされ、加入者線ＳＬ上には送信データに
対応するアナログ送信信号と受信データに対応するアナ
ログ受信信号とが同時に存在し、受信されたアナログ受
信信号から送信データに対応して発生する反射ノイズ、
つまりはエコーを除去して受信データを抽出する必要が
ある。エコーキャンセラＥＣは、このようなエコーを除
去する際の演算処理に供されるエコーデータを発生させ
る。
【０００９】加入者線ＳＬを通して受信された受信デー
タは、ハイブリット回路ＨＹＢを通して受信データ生成
部ＲＸＦｉｌに取り込まれ、エコー成分を含む受信デー
タとエコーキャセラＥＣにより生成されたエコー成分と
が加算回路ＡＤＤにより相殺される。受信部ＲＸは、上
記エコー成分が除去された受信データを受けてインター
フェイスＩＦ１を通して交換機側のデータ処理回路に伝
えられる。
タは、ハイブリット回路ＨＹＢを通して受信データ生成
部ＲＸＦｉｌに取り込まれ、エコー成分を含む受信デー
タとエコーキャセラＥＣにより生成されたエコー成分と
が加算回路ＡＤＤにより相殺される。受信部ＲＸは、上
記エコー成分が除去された受信データを受けてインター
フェイスＩＦ１を通して交換機側のデータ処理回路に伝
えられる。
【００１０】上記のような加入者線ＳＬを介して接続さ
れる電話機等の加入者側装置にも上記同様なハイブリッ
ト回路ＨＹＢ、送信部ＴＸ、送信データ発生部ＴＸＧ、
エコーキャンセラＥＣ、加算回路ＡＤＤ、受信データ生
成部ＲＸＦｉｌ、受信部ＲＸ及びインターフェイスＩＦ
２が設けられる。このインターフェイスＩＦ２は、Ｓ点
インターフェイスを構成する。
れる電話機等の加入者側装置にも上記同様なハイブリッ
ト回路ＨＹＢ、送信部ＴＸ、送信データ発生部ＴＸＧ、
エコーキャンセラＥＣ、加算回路ＡＤＤ、受信データ生
成部ＲＸＦｉｌ、受信部ＲＸ及びインターフェイスＩＦ
２が設けられる。このインターフェイスＩＦ２は、Ｓ点
インターフェイスを構成する。
【００１１】図２には、ディジタル加入者線におけるエ
コーキャンセラシステムの一実施例のブロック図が示さ
れている。同図において、一点鎖線で囲まれたＬＳＩ部
分の各回路ブロックは、公知の半導体集積回路の製造技
術によって、単結晶シリコンのような１個の半導体基板
上において形成される。インターフェイスＩＦを通して
入力された送信データは、送信部ＴＸに入力される。こ
の送信部ＴＸは、スクライバＳＣＲＢとフレーム組み立
て部ＦＲＭから構成される。スクライバＳＣＲＢは、送
信データをシリアルに変換しスクライブを行う。フレー
ム組み立て部ＦＲＭは、スクライブデータをフレームに
組み立てる。
コーキャンセラシステムの一実施例のブロック図が示さ
れている。同図において、一点鎖線で囲まれたＬＳＩ部
分の各回路ブロックは、公知の半導体集積回路の製造技
術によって、単結晶シリコンのような１個の半導体基板
上において形成される。インターフェイスＩＦを通して
入力された送信データは、送信部ＴＸに入力される。こ
の送信部ＴＸは、スクライバＳＣＲＢとフレーム組み立
て部ＦＲＭから構成される。スクライバＳＣＲＢは、送
信データをシリアルに変換しスクライブを行う。フレー
ム組み立て部ＦＲＭは、スクライブデータをフレームに
組み立てる。
【００１２】上記のような送信部ＴＸにより組み立てら
れてフレームデータは、送信データ発生部ＴＸＧに送ら
れる。送信データ発生部ＴＸＧは、送信符号発生部ＣＯ
ＤＥＧＥＮとディジタルアナログ変換回路ＤＡＣから構
成される。送信符号発生部ＣＯＤＥＧＥＮは、送信デー
タを加入者線ＳＬ上で規定される符号に変換する。この
ような符号に変換された送信データは、ディジタルアナ
ログ変換回路ＤＡＣによりアナログ信号として出力され
る。
れてフレームデータは、送信データ発生部ＴＸＧに送ら
れる。送信データ発生部ＴＸＧは、送信符号発生部ＣＯ
ＤＥＧＥＮとディジタルアナログ変換回路ＤＡＣから構
成される。送信符号発生部ＣＯＤＥＧＥＮは、送信デー
タを加入者線ＳＬ上で規定される符号に変換する。この
ような符号に変換された送信データは、ディジタルアナ
ログ変換回路ＤＡＣによりアナログ信号として出力され
る。
【００１３】ハイブリット回路ＨＹＢは、ＢＮ回路とハ
イブリットトランス及び加算回路ＡＤＤから構成され
る。ＢＮ回路は、送信側からみたインピーダンスを整合
し、受信系への廻り込み量を減衰させる。
イブリットトランス及び加算回路ＡＤＤから構成され
る。ＢＮ回路は、送信側からみたインピーダンスを整合
し、受信系への廻り込み量を減衰させる。
【００１４】受信データは、受信データ生成部ＲＸＦｉ
ｌに取り込まれる。受信データ生成部ＲＸＦｉｌは、受
信フィルタＲＣＶＦＩＬ１、アナログディジタル変換回
路ＡＤＣ、受信フィルタＲＣＶＦＩＬ２から構成され
る。受信フィルタＲＣＶＦＩＬ１は、受信信号の帯域制
限を行う。アナログディジタル変換回路ＡＤＣは、受信
信号をディジタルデータに変換する。そして、受信フィ
ルタＲＣＶＦＩＬ２は、波形等化を行う。
ｌに取り込まれる。受信データ生成部ＲＸＦｉｌは、受
信フィルタＲＣＶＦＩＬ１、アナログディジタル変換回
路ＡＤＣ、受信フィルタＲＣＶＦＩＬ２から構成され
る。受信フィルタＲＣＶＦＩＬ１は、受信信号の帯域制
限を行う。アナログディジタル変換回路ＡＤＣは、受信
信号をディジタルデータに変換する。そして、受信フィ
ルタＲＣＶＦＩＬ２は、波形等化を行う。
【００１５】受信部ＲＸは、判定器ＳＬＣ、ＰＬＬ回
路、フレーム分解部ＤＦＲＭ、シーケンスコントローラ
ＳＥＱＣから構成される。判定器ＳＬＣは、符号の識別
を行う。フレーム分解部ＤＦＲＭは、識別後データをフ
レーム分解し受信データを組み立てる。シーケンスコン
トローラＳＥＱＣは、システムの状態を制御する。
路、フレーム分解部ＤＦＲＭ、シーケンスコントローラ
ＳＥＱＣから構成される。判定器ＳＬＣは、符号の識別
を行う。フレーム分解部ＤＦＲＭは、識別後データをフ
レーム分解し受信データを組み立てる。シーケンスコン
トローラＳＥＱＣは、システムの状態を制御する。
【００１６】エコーキャンセラＥＣは、送信データをも
とに擬似エコーを発生し、加算回路ＡＤＤによる加算動
作によってＢＮ回路で削除しきれなかったエコーを相殺
除去させる。
とに擬似エコーを発生し、加算回路ＡＤＤによる加算動
作によってＢＮ回路で削除しきれなかったエコーを相殺
除去させる。
【００１７】図３には、上記図２のディジタル加入者線
におけるエコーキャンセラシステムにおけるＬＳＩ部分
の一実施例のブロック図が示されている。同図には、主
要なタイミング信号や制御信号も併せて描かれている。
シリアル入出力回路ＳＩＯは、前記図２におけるスクラ
イバＳＣＲＢ、フレーム組み立て部ＦＲＭ及びフレーム
分解部ＤＦＲＭの機能を実行し、システムのインターフ
ェイスとなる。
におけるエコーキャンセラシステムにおけるＬＳＩ部分
の一実施例のブロック図が示されている。同図には、主
要なタイミング信号や制御信号も併せて描かれている。
シリアル入出力回路ＳＩＯは、前記図２におけるスクラ
イバＳＣＲＢ、フレーム組み立て部ＦＲＭ及びフレーム
分解部ＤＦＲＭの機能を実行し、システムのインターフ
ェイスとなる。
【００１８】エコーキャンセラＥＣは、前記のエコーキ
ャンセラと同様である。アナログ部ＡＦＥは、図２にお
ける送信符号発生部ＣＯＤＥＧＥＮ、ディジタルアナロ
グ変換回路ＤＡＣ、受信フィルタＲＣＶＦＩＬ１及びア
ナログディジタル変換回路の機能を実行する。制御部Ｓ
ＥＱＣ１は、シーケンスコントローラＳＥＱＣとほぼ同
じであり、ＬＳＩ全体の制御を受け持つ。
ャンセラと同様である。アナログ部ＡＦＥは、図２にお
ける送信符号発生部ＣＯＤＥＧＥＮ、ディジタルアナロ
グ変換回路ＤＡＣ、受信フィルタＲＣＶＦＩＬ１及びア
ナログディジタル変換回路の機能を実行する。制御部Ｓ
ＥＱＣ１は、シーケンスコントローラＳＥＱＣとほぼ同
じであり、ＬＳＩ全体の制御を受け持つ。
【００１９】システムクロックＳＹＳＣＬＫ１は、ＬＳ
Ｉを駆動する基本クロックであり、上記制御部ＳＥＱＣ
１に供給される。システムクロックＳＹＳＣＬＫ２は、
送信クロックとインターフェイスクロックである。信号
ＴＤは送信データあり、送信クロックＴＸＤＣに同期し
てシリアル入出力部ＳＩＯ−エコーキャンセラＥＣ−ア
ナログ部ＡＦＥを伝達して、それぞれで信号処理が行わ
れてハイブリット回路ＨＹＢに送出される。信号ＲＤは
受信データであり、受信クロックＲＸＤＣ２に同期して
取り込まれ、アナログ部ＡＦＥ−受信部ＲＸ−シリアル
入出力部ＳＩＯを伝達し、それぞれで信号処理が行われ
てインターフェイスＩＦに伝えられる。受信クロックＲ
ＸＤＣ１は、受信データ識別タイミングパルスであり、
ＲＸＤＣ２は受信データ転送タイミングパルスである。
信号ＲＤ１は、識別後受信データであり、シリアル入出
力回路ＳＩＯに入力されて受信クロックＲＸＤＣ３によ
りフレーム分解が行われる。
Ｉを駆動する基本クロックであり、上記制御部ＳＥＱＣ
１に供給される。システムクロックＳＹＳＣＬＫ２は、
送信クロックとインターフェイスクロックである。信号
ＴＤは送信データあり、送信クロックＴＸＤＣに同期し
てシリアル入出力部ＳＩＯ−エコーキャンセラＥＣ−ア
ナログ部ＡＦＥを伝達して、それぞれで信号処理が行わ
れてハイブリット回路ＨＹＢに送出される。信号ＲＤは
受信データであり、受信クロックＲＸＤＣ２に同期して
取り込まれ、アナログ部ＡＦＥ−受信部ＲＸ−シリアル
入出力部ＳＩＯを伝達し、それぞれで信号処理が行われ
てインターフェイスＩＦに伝えられる。受信クロックＲ
ＸＤＣ１は、受信データ識別タイミングパルスであり、
ＲＸＤＣ２は受信データ転送タイミングパルスである。
信号ＲＤ１は、識別後受信データであり、シリアル入出
力回路ＳＩＯに入力されて受信クロックＲＸＤＣ３によ
りフレーム分解が行われる。
【００２０】信号ＥＲは、擬似エコー信号であり、エコ
ーキャンセラＥＣにより生成される。信号Ｂ１は、ＳＩ
Ｏ制御信号であり、受信クロックに同期している。信号
Ｂ２は、ＥＣ制御信号であり、受信クロックに同期して
いる。信号Ｂ３は、ＲＸ制御信号であり、受信クロック
に同期している。そして、信号Ｂ４は、ＡＦＥ制御信号
であり、受信クロックに同期している。
ーキャンセラＥＣにより生成される。信号Ｂ１は、ＳＩ
Ｏ制御信号であり、受信クロックに同期している。信号
Ｂ２は、ＥＣ制御信号であり、受信クロックに同期して
いる。信号Ｂ３は、ＲＸ制御信号であり、受信クロック
に同期している。そして、信号Ｂ４は、ＡＦＥ制御信号
であり、受信クロックに同期している。
【００２１】信号ＳＥＬＳＴＧは、エコーキャセラＥＣ
に含まれるデータバッファの機能を選択するものであ
り、データバッファでの遅延段数の切り換え制御に用い
られる。ＶＤＤは、ＬＳＩの電源電圧であり、ＧＮＤは
回路の接地電位、ＲＳＴはリセット信号である。
に含まれるデータバッファの機能を選択するものであ
り、データバッファでの遅延段数の切り換え制御に用い
られる。ＶＤＤは、ＬＳＩの電源電圧であり、ＧＮＤは
回路の接地電位、ＲＳＴはリセット信号である。
【００２２】図４には、上記エコーキャンセラＥＣの一
実施例のブロック図が示されている。この実施例では、
２つの送信データバッファＴＸＤＢ１とＴＸＤＢ２が設
けられる。一方の送信データバッファＴＸＤＢ１は、送
信データの取りこぼしや同じデータの二重取り込みを防
止するためのタイミング調整に用いられる。他方の送信
データバッファＴＸＤＢ２は、上記タイミング調整に対
応した時間を確保するための遅延回路として作用し、送
信データＴＤを一定量遅延させるために用いられる。
実施例のブロック図が示されている。この実施例では、
２つの送信データバッファＴＸＤＢ１とＴＸＤＢ２が設
けられる。一方の送信データバッファＴＸＤＢ１は、送
信データの取りこぼしや同じデータの二重取り込みを防
止するためのタイミング調整に用いられる。他方の送信
データバッファＴＸＤＢ２は、上記タイミング調整に対
応した時間を確保するための遅延回路として作用し、送
信データＴＤを一定量遅延させるために用いられる。
【００２３】ＥＣ部コントローラＳＥＱＣ２は、制御信
号Ｂ２や送信データバッファＴＸＤＢ２の遅延段数の選
択信号ＳＥＬＳＴＧを受けて、送信データバッファＴＸ
ＤＢ１の制御信号ＦＬ、ＲＳＴ／ＨＬＤを形成する。Ｅ
Ｃ部コントローラＳＥＱＣ２における一連のシーケンス
制御は、特に制限されないが、内蔵のＲＯＭ（リード・
オンリー・メモリ）に格納されたプログラムに従って処
理される。信号ＴＤ０〜ＴＤ２は、送信データである。
信号ＴＸＤＣは、送信クロックであり、これに同期して
送信データＴＤの送出が行われる。信号ＲＸＤＣは、受
信クロックであり、擬似エコーの取り出しに供される。
クロック発生回路ＣＬＫＧＥＮは、クロックＲＤＣＬＫ
とＰＵＳＨＣＬＫを発生させる。送信データバッファＴ
ＸＤＢ１は、ファーストインファーストアウト機能を持
ち、送信クロックＴＸＤＣに対応したプッシュクロック
ＰＵＳＨＣＬＫにより、送信データの書き込みが行わ
れ、受信クロックＲＸＤＣに対応したリードクロックＲ
ＤＣＬＫにより読み出しが行われる。この送信データバ
ッファＴＸＤＢ１の出力信号は、演算実行部ＳＰＵに送
られてエコーキャセルに用いられる。
号Ｂ２や送信データバッファＴＸＤＢ２の遅延段数の選
択信号ＳＥＬＳＴＧを受けて、送信データバッファＴＸ
ＤＢ１の制御信号ＦＬ、ＲＳＴ／ＨＬＤを形成する。Ｅ
Ｃ部コントローラＳＥＱＣ２における一連のシーケンス
制御は、特に制限されないが、内蔵のＲＯＭ（リード・
オンリー・メモリ）に格納されたプログラムに従って処
理される。信号ＴＤ０〜ＴＤ２は、送信データである。
信号ＴＸＤＣは、送信クロックであり、これに同期して
送信データＴＤの送出が行われる。信号ＲＸＤＣは、受
信クロックであり、擬似エコーの取り出しに供される。
クロック発生回路ＣＬＫＧＥＮは、クロックＲＤＣＬＫ
とＰＵＳＨＣＬＫを発生させる。送信データバッファＴ
ＸＤＢ１は、ファーストインファーストアウト機能を持
ち、送信クロックＴＸＤＣに対応したプッシュクロック
ＰＵＳＨＣＬＫにより、送信データの書き込みが行わ
れ、受信クロックＲＸＤＣに対応したリードクロックＲ
ＤＣＬＫにより読み出しが行われる。この送信データバ
ッファＴＸＤＢ１の出力信号は、演算実行部ＳＰＵに送
られてエコーキャセルに用いられる。
【００２４】この実施例のエコーキャンセラが図１のよ
うに加入者線ＳＬにより接続される電話機等のような加
入者装置に設けられる場合、受信クロックＲＸＤＣに基
づいて送信クロックＴＸＤＣが形成される。それ故、受
信クロックＲＸＤＣと送信クロックＴＸＤＣとの位相差
は固定されることになる。このような用途において、エ
コーキャンセラＥＣに取り込む送信データバッファＴＸ
ＤＢ１による送信データの遅延段数が送信データバッフ
ァＴＸＤＢ２を含むエコーパスの遅延段数より少ない
と、エコーキャンセラＥＣはまだ回線に出力されていな
い送信データについてエコー量を計算することとなり、
トレーニング期間に無効な演算量が増大してしまうとい
う弊害が生じる。すなわち、トレーニング期間において
計算できるフィルタのタップ長は限られているため、上
記のような無効な演算量が増大すると、その分トレーニ
ングに有効なタップ長が短くなりエコーキャンセル性能
の低下をもたらすという問題が生じる。
うに加入者線ＳＬにより接続される電話機等のような加
入者装置に設けられる場合、受信クロックＲＸＤＣに基
づいて送信クロックＴＸＤＣが形成される。それ故、受
信クロックＲＸＤＣと送信クロックＴＸＤＣとの位相差
は固定されることになる。このような用途において、エ
コーキャンセラＥＣに取り込む送信データバッファＴＸ
ＤＢ１による送信データの遅延段数が送信データバッフ
ァＴＸＤＢ２を含むエコーパスの遅延段数より少ない
と、エコーキャンセラＥＣはまだ回線に出力されていな
い送信データについてエコー量を計算することとなり、
トレーニング期間に無効な演算量が増大してしまうとい
う弊害が生じる。すなわち、トレーニング期間において
計算できるフィルタのタップ長は限られているため、上
記のような無効な演算量が増大すると、その分トレーニ
ングに有効なタップ長が短くなりエコーキャンセル性能
の低下をもたらすという問題が生じる。
【００２５】この実施例では、選択信号ＳＥＬＳＴＧに
より、遅延手段としての送信データバッファＴＸＤＢ２
の遅延量の調整、言い換えるならば、遅延量の切り換え
が行われる。これにより、実際に送出される送信データ
の遅延量を小さくして出力させることができ、エコーキ
ャンセラＥＣに取り込む送信データの遅延量がエコーパ
スの遅延段数より大幅に少なくなることがなく、トレー
ニング期間での無効な演算量の最小に抑えることができ
る。この結果、トレーニングに有効なタップ長が長くで
き、エコーキャンセル性能を維持することができる。
より、遅延手段としての送信データバッファＴＸＤＢ２
の遅延量の調整、言い換えるならば、遅延量の切り換え
が行われる。これにより、実際に送出される送信データ
の遅延量を小さくして出力させることができ、エコーキ
ャンセラＥＣに取り込む送信データの遅延量がエコーパ
スの遅延段数より大幅に少なくなることがなく、トレー
ニング期間での無効な演算量の最小に抑えることができ
る。この結果、トレーニングに有効なタップ長が長くで
き、エコーキャンセル性能を維持することができる。
【００２６】図５には、上記送信データバッファＴＸＤ
Ｂ１の一実施例のブロック図が示されている。３ビット
からなる送信データＴＤ０〜ＴＤ２は、それぞれ５段の
フリップフロップ回路が縦列形成に接続されてシフトレ
ジスタとして動作する送信バッファＴＢ１〜ＴＢ５によ
り転送される。クロックセレクタＣＬＫＳＥＬは、上記
送信バッファＴＢ１〜ＴＢ５の出力動作（読み出し動
作）を行わせるリードクロックＲＤＣＬＫと、入力動作
（書き込み動作）を行わせるプッシュクロックＰＵＳＨ
ＣＬＫを受け、動作モード及び記憶内容に従って形成さ
れるクロック選択信号ｄ１に従ってクロックパルスＣ１
〜Ｃ５を発生させる。
Ｂ１の一実施例のブロック図が示されている。３ビット
からなる送信データＴＤ０〜ＴＤ２は、それぞれ５段の
フリップフロップ回路が縦列形成に接続されてシフトレ
ジスタとして動作する送信バッファＴＢ１〜ＴＢ５によ
り転送される。クロックセレクタＣＬＫＳＥＬは、上記
送信バッファＴＢ１〜ＴＢ５の出力動作（読み出し動
作）を行わせるリードクロックＲＤＣＬＫと、入力動作
（書き込み動作）を行わせるプッシュクロックＰＵＳＨ
ＣＬＫを受け、動作モード及び記憶内容に従って形成さ
れるクロック選択信号ｄ１に従ってクロックパルスＣ１
〜Ｃ５を発生させる。
【００２７】状態制御部ＰＬＡは、プログラマブル・ロ
ジック・アレイから構成され、上記送信データバッファ
ＴＸＤＢ１の状態制御信号を形成する。信号ＲＳＴ／Ｈ
ＬＤは、動作モード選択信号である。信号ＦＬは、動作
モード選択信号であり、その組み合わせにより次の表１
のような動作モードが指示される。
ジック・アレイから構成され、上記送信データバッファ
ＴＸＤＢ１の状態制御信号を形成する。信号ＲＳＴ／Ｈ
ＬＤは、動作モード選択信号である。信号ＦＬは、動作
モード選択信号であり、その組み合わせにより次の表１
のような動作モードが指示される。
【００２８】
【表１】
【００２９】上記固定遅延段数に設定されたシフトレジ
スタ動作は、主として電話機等のような加入者装置に用
いられる場合に指示される。ＦＬ，ＲＳＴ／ＨＬＤ切り
替え直前の遅延段数と同数の遅延段数を持つシフトレジ
スタ動作は、状態制御部ＰＬＡが保持状態となり、１つ
前のトレーニングにより求められた状態を保持するモー
ドである。固定遅延段数を初期遅延量とするＦＩＦＯレ
ジスタ動作は、システムリセット後の初期状態に対応し
た動作モードであり、トレーニングの最初の状態に対応
している。ＦＬ，ＲＳＴ／ＨＬＤ切り替え直前の遅延段
数を初期遅延量とするＦＩＦＯレジスタ動作は、上記の
状態保持からトレーニングを行う場合に対応している。
これにより、１つ前のトレーニングの状態が生かされて
トレーニング所要時間の短縮化を図るものである。上記
表１の設定例は、状態制御部ＰＬＡに含まれるＲＯＭに
より指定される。
スタ動作は、主として電話機等のような加入者装置に用
いられる場合に指示される。ＦＬ，ＲＳＴ／ＨＬＤ切り
替え直前の遅延段数と同数の遅延段数を持つシフトレジ
スタ動作は、状態制御部ＰＬＡが保持状態となり、１つ
前のトレーニングにより求められた状態を保持するモー
ドである。固定遅延段数を初期遅延量とするＦＩＦＯレ
ジスタ動作は、システムリセット後の初期状態に対応し
た動作モードであり、トレーニングの最初の状態に対応
している。ＦＬ，ＲＳＴ／ＨＬＤ切り替え直前の遅延段
数を初期遅延量とするＦＩＦＯレジスタ動作は、上記の
状態保持からトレーニングを行う場合に対応している。
これにより、１つ前のトレーニングの状態が生かされて
トレーニング所要時間の短縮化を図るものである。上記
表１の設定例は、状態制御部ＰＬＡに含まれるＲＯＭに
より指定される。
【００３０】優先制御部ＰＲＩＥＮＣは、送信データバ
ッファＴＸＤＢ１への書き込み（プッシュ）と読み出し
（リード）とが競合したときに、いずれかを優先させる
ためのものである。この実施例では、受信クロックＲＸ
ＤＣによるリードが優先され、その送信クロックＴＸＤ
Ｃに対応した書き込みが待たされる。信号ｄ２は、上記
ＰＬＡの制御信号である。
ッファＴＸＤＢ１への書き込み（プッシュ）と読み出し
（リード）とが競合したときに、いずれかを優先させる
ためのものである。この実施例では、受信クロックＲＸ
ＤＣによるリードが優先され、その送信クロックＴＸＤ
Ｃに対応した書き込みが待たされる。信号ｄ２は、上記
ＰＬＡの制御信号である。
【００３１】図６には、上記送信データバッファＴＸＤ
Ｂ１をＦＩＦＯモードで使用する場合の書き込み動作の
一例を説明するためのタイミング図が示されている。送
信クロックパルスＴＸＣが検出されると、プッシュクロ
ックＰＵＳＨＣＬＫ１〜ＰＵＳＨＣＬＫ５が順次に発生
される。送信バッファＴＢ１〜ＴＢ５が空きの状態で
は、クロックＣ１〜Ｃ５が発生されて全ての送信バッフ
ァＴＢ１〜ＴＢ５に対して３ビットからなる最初の同じ
データＤ１が書き込まれる。すなわち、上記クロックパ
ルスＣ１〜Ｃ５に同期し、初段回路ＴＢ１に取り込まれ
たデータＤ１は順次シフトされ、最終段ＴＢ５まで同じ
データＤ１が格納される。
Ｂ１をＦＩＦＯモードで使用する場合の書き込み動作の
一例を説明するためのタイミング図が示されている。送
信クロックパルスＴＸＣが検出されると、プッシュクロ
ックＰＵＳＨＣＬＫ１〜ＰＵＳＨＣＬＫ５が順次に発生
される。送信バッファＴＢ１〜ＴＢ５が空きの状態で
は、クロックＣ１〜Ｃ５が発生されて全ての送信バッフ
ァＴＢ１〜ＴＢ５に対して３ビットからなる最初の同じ
データＤ１が書き込まれる。すなわち、上記クロックパ
ルスＣ１〜Ｃ５に同期し、初段回路ＴＢ１に取り込まれ
たデータＤ１は順次シフトされ、最終段ＴＢ５まで同じ
データＤ１が格納される。
【００３２】２個目の送信クロックパルスＴＸＣが検出
されると、プッシュクロックＰＵＳＨＣＬＫ１〜ＰＵＳ
ＨＣＬＫ５が順次に発生される。送信バッファＴＢ１〜
ＴＢ５のうち、最終段ＴＢ５に有効なデータが格納され
ている状態では、クロックＣ５を除くクロックＣ１〜Ｃ
４が発生されて送信バッファＴＢ１〜ＴＢ４に対して３
ビットからなる２番目の同じデータＤ２が書き込まれ
る。すなわち、上記クロックパルスＣ１〜Ｃ４に同期
し、初段回路ＴＢ１に取り込まれたデータＤ２が順次シ
フトされてＴＢ４まで格納される。
されると、プッシュクロックＰＵＳＨＣＬＫ１〜ＰＵＳ
ＨＣＬＫ５が順次に発生される。送信バッファＴＢ１〜
ＴＢ５のうち、最終段ＴＢ５に有効なデータが格納され
ている状態では、クロックＣ５を除くクロックＣ１〜Ｃ
４が発生されて送信バッファＴＢ１〜ＴＢ４に対して３
ビットからなる２番目の同じデータＤ２が書き込まれ
る。すなわち、上記クロックパルスＣ１〜Ｃ４に同期
し、初段回路ＴＢ１に取り込まれたデータＤ２が順次シ
フトされてＴＢ４まで格納される。
【００３３】３個目の送信クロックパルスＴＸＣが検出
されると、プッシュクロックＰＵＳＨＣＬＫ１〜ＰＵＳ
ＨＣＬＫ５が順次に発生される。送信バッファＴＢ１〜
ＴＢ５のうち、２つの有効なデータＤ１とＤ２に対応し
たＴＢ５とＴＢ４に有効なデータが格納されている状態
では、クロックＣ５とＣ４を除くクロックＣ１〜Ｃ３が
発生されて送信バッファＴＢ１〜ＴＢ３に対して３ビッ
トからなる３番目の同じデータＤ３が書き込まれる。す
なわち、上記クロックパルスＣ１〜Ｃ３に同期し、初段
回路ＴＢ１に取り込まれたデータＤ３が順次シフトされ
てＴＢ３まで格納される。
されると、プッシュクロックＰＵＳＨＣＬＫ１〜ＰＵＳ
ＨＣＬＫ５が順次に発生される。送信バッファＴＢ１〜
ＴＢ５のうち、２つの有効なデータＤ１とＤ２に対応し
たＴＢ５とＴＢ４に有効なデータが格納されている状態
では、クロックＣ５とＣ４を除くクロックＣ１〜Ｃ３が
発生されて送信バッファＴＢ１〜ＴＢ３に対して３ビッ
トからなる３番目の同じデータＤ３が書き込まれる。す
なわち、上記クロックパルスＣ１〜Ｃ３に同期し、初段
回路ＴＢ１に取り込まれたデータＤ３が順次シフトされ
てＴＢ３まで格納される。
【００３４】４個目の送信クロックパルスＴＸＣが検出
されると、プッシュクロックＰＵＳＨＣＬＫ１〜ＰＵＳ
ＨＣＬＫ５が順次に発生される。送信バッファＴＢ１〜
ＴＢ５のうち、３つの有効なデータＤ１〜Ｄ３に対応し
たＴＢ５〜ＴＢ３に有効なデータが格納されている状態
では、クロックＣ５〜Ｃ３を除くクロックＣ１とＣ２が
発生されて送信バッファＴＢ１とＴＢ２に対して３ビッ
トからなる４番目の同じデータＤ４が書き込まれる。す
なわち、上記クロックパルスＣ１とＣ２に同期し、初段
回路ＴＢ１に取り込まれたデータＤ４がシフトされてＴ
Ｂ２まで格納される。
されると、プッシュクロックＰＵＳＨＣＬＫ１〜ＰＵＳ
ＨＣＬＫ５が順次に発生される。送信バッファＴＢ１〜
ＴＢ５のうち、３つの有効なデータＤ１〜Ｄ３に対応し
たＴＢ５〜ＴＢ３に有効なデータが格納されている状態
では、クロックＣ５〜Ｃ３を除くクロックＣ１とＣ２が
発生されて送信バッファＴＢ１とＴＢ２に対して３ビッ
トからなる４番目の同じデータＤ４が書き込まれる。す
なわち、上記クロックパルスＣ１とＣ２に同期し、初段
回路ＴＢ１に取り込まれたデータＤ４がシフトされてＴ
Ｂ２まで格納される。
【００３５】５個目の送信クロックパルスＴＸＣが検出
されると、プッシュクロックＰＵＳＨＣＬＫ１〜ＰＵＳ
ＨＣＬＫ５が順次に発生される。送信バッファＴＢ１〜
ＴＢ５のうち、４つの有効なデータＤ１〜Ｄ４に対応し
たＴＢ５〜ＴＢ２に有効なデータが格納されている状態
では、クロックＣ５〜Ｃ２を除くクロックＣ１のみが発
生されて送信バッファＴＢ１に対して３ビットからなる
５番目のデータＤ５が書き込まれる。
されると、プッシュクロックＰＵＳＨＣＬＫ１〜ＰＵＳ
ＨＣＬＫ５が順次に発生される。送信バッファＴＢ１〜
ＴＢ５のうち、４つの有効なデータＤ１〜Ｄ４に対応し
たＴＢ５〜ＴＢ２に有効なデータが格納されている状態
では、クロックＣ５〜Ｃ２を除くクロックＣ１のみが発
生されて送信バッファＴＢ１に対して３ビットからなる
５番目のデータＤ５が書き込まれる。
【００３６】図７には、上記送信データバッファＴＸＤ
Ｂ１をＦＩＦＯモードで使用する場合の読み出し動作の
一例を説明するためのタイミング図が示されている。受
信クロックパルスＲＸＣが検出されると、リードクロッ
クＲＤＣＬＫ１〜ＲＤＣＬＫ５が順次に発生される。リ
ードモードは、単にシフトレジスタ動作を行うのみであ
る。例えば、前記のように送信バッファＴＢ１〜ＴＢ５
にデータＤ１〜Ｄ５が格納されていると、上記リードク
ロックＲＤＣＬＫ１〜ＲＤＣＬＫ５に対応してクロック
Ｃ５〜Ｃ１が順次発生される。すなわち、送信バッファ
ＴＢ５のデータＤ１がリードデータとして出力された後
に、クロックＣ４により送信バッファＴＢ４のデータＤ
２が送信バッファＴＢ５に転送される。
Ｂ１をＦＩＦＯモードで使用する場合の読み出し動作の
一例を説明するためのタイミング図が示されている。受
信クロックパルスＲＸＣが検出されると、リードクロッ
クＲＤＣＬＫ１〜ＲＤＣＬＫ５が順次に発生される。リ
ードモードは、単にシフトレジスタ動作を行うのみであ
る。例えば、前記のように送信バッファＴＢ１〜ＴＢ５
にデータＤ１〜Ｄ５が格納されていると、上記リードク
ロックＲＤＣＬＫ１〜ＲＤＣＬＫ５に対応してクロック
Ｃ５〜Ｃ１が順次発生される。すなわち、送信バッファ
ＴＢ５のデータＤ１がリードデータとして出力された後
に、クロックＣ４により送信バッファＴＢ４のデータＤ
２が送信バッファＴＢ５に転送される。
【００３７】以下同様にして、送信バッファＴＢ４のデ
ータＤ２が送信バッファＴＢ５に転送された後に、クロ
ックＣ４により送信バッファＴＢ３のデータＤ３が送信
バッファＴＢ４に転送される。送信バッファＴＢ３のデ
ータＤ３が送信バッファＴＢ４に転送された後に、クロ
ックＣ３により送信バッファＴＢ２のデータＤ４が送信
バッファＴＢ３に転送される。そして、送信バッファＴ
Ｂ２のデータＤ４が送信バッファＴＢ３に転送された後
に、クロックＣ２により送信バッファＴＢ１のデータＤ
５が送信バッファＴＢ２に転送される。このようにし
て、最初の受信クロックパルスＲＸＣが検出されると、
１ビットのシフトレジスタ動作が行われ、最終段ＴＢ５
には、次に出力すべきデータＤ２が格納される。初段Ｔ
Ｂ１にはデータＤ５がそのまま無効データとして残って
いる。
ータＤ２が送信バッファＴＢ５に転送された後に、クロ
ックＣ４により送信バッファＴＢ３のデータＤ３が送信
バッファＴＢ４に転送される。送信バッファＴＢ３のデ
ータＤ３が送信バッファＴＢ４に転送された後に、クロ
ックＣ３により送信バッファＴＢ２のデータＤ４が送信
バッファＴＢ３に転送される。そして、送信バッファＴ
Ｂ２のデータＤ４が送信バッファＴＢ３に転送された後
に、クロックＣ２により送信バッファＴＢ１のデータＤ
５が送信バッファＴＢ２に転送される。このようにし
て、最初の受信クロックパルスＲＸＣが検出されると、
１ビットのシフトレジスタ動作が行われ、最終段ＴＢ５
には、次に出力すべきデータＤ２が格納される。初段Ｔ
Ｂ１にはデータＤ５がそのまま無効データとして残って
いる。
【００３８】２番目の受信クロックパルスＲＸＣが検出
されると、リードクロックＲＤＣＬＫ１〜ＲＤＣＬＫ５
が順次に発生される。上記同様にリードクロックＲＤＣ
ＬＫ１〜ＲＤＣＬＫ５に対応してクロックＣ５〜Ｃ１が
順次発生され、送信バッファＴＢ５のデータＤ２がリー
ドデータとして出力された後に、クロックＣ５により送
信バッファＴＢ４のデータＤ３が送信バッファＴＢ５に
転送される。
されると、リードクロックＲＤＣＬＫ１〜ＲＤＣＬＫ５
が順次に発生される。上記同様にリードクロックＲＤＣ
ＬＫ１〜ＲＤＣＬＫ５に対応してクロックＣ５〜Ｃ１が
順次発生され、送信バッファＴＢ５のデータＤ２がリー
ドデータとして出力された後に、クロックＣ５により送
信バッファＴＢ４のデータＤ３が送信バッファＴＢ５に
転送される。
【００３９】以下同様にして、送信バッファＴＢ４のデ
ータＤ３が送信バッファＴＢ５に転送された後に、クロ
ックＣ４により送信バッファＴＢ３のデータＤ４が送信
バッファＴＢ４に転送される。送信バッファＴＢ３のデ
ータＤ４が送信バッファＴＢ４に転送された後に、クロ
ックＣ３により送信バッファＴＢ２のデータＤ５が送信
バッファＴＢ３に転送される。そして、送信バッファＴ
Ｂ２のデータＤ５が送信バッファＴＢ３に転送された後
に、クロックＣ２により送信バッファＴＢ１の無効デー
タＤ５が送信バッファＴＢ２に転送される。２番目の受
信クロックパルスＲＸＣが検出されると、再び１ビット
のシフトレジスタ動作が行われ、最終段ＴＢ５には、次
に出力すべきデータＤ３が格納される。
ータＤ３が送信バッファＴＢ５に転送された後に、クロ
ックＣ４により送信バッファＴＢ３のデータＤ４が送信
バッファＴＢ４に転送される。送信バッファＴＢ３のデ
ータＤ４が送信バッファＴＢ４に転送された後に、クロ
ックＣ３により送信バッファＴＢ２のデータＤ５が送信
バッファＴＢ３に転送される。そして、送信バッファＴ
Ｂ２のデータＤ５が送信バッファＴＢ３に転送された後
に、クロックＣ２により送信バッファＴＢ１の無効デー
タＤ５が送信バッファＴＢ２に転送される。２番目の受
信クロックパルスＲＸＣが検出されると、再び１ビット
のシフトレジスタ動作が行われ、最終段ＴＢ５には、次
に出力すべきデータＤ３が格納される。
【００４０】以上のような受信クロックパルスＲＸＣに
より、１ビットのシフトレジスタ動作が行われて、デー
タ５までの読み出し動作が行われる。このとき、上記の
ような１ビットのシフト動作の度に有効データの前には
最後に入力されたと同じデータが無効データとして形式
的に保持されている。状態制御部ＰＬＡでは、上記のよ
うな送信クロックパルスＴＸＣと受信クロックパルスＲ
ＸＣを計数することにより、送信バッファＴＢ１〜ＴＢ
５に保持された有効なデータを認識しており、その動作
モードに応じて上記のようなクロック選択信号ｄ１を形
成して、ＦＩＦＯモードでの動作を行わせる。なお、後
述するようなシフトレジスタモードでは、上記と読み出
し動作と同様な１ビットのシフト動作を行うようにする
ものである。
より、１ビットのシフトレジスタ動作が行われて、デー
タ５までの読み出し動作が行われる。このとき、上記の
ような１ビットのシフト動作の度に有効データの前には
最後に入力されたと同じデータが無効データとして形式
的に保持されている。状態制御部ＰＬＡでは、上記のよ
うな送信クロックパルスＴＸＣと受信クロックパルスＲ
ＸＣを計数することにより、送信バッファＴＢ１〜ＴＢ
５に保持された有効なデータを認識しており、その動作
モードに応じて上記のようなクロック選択信号ｄ１を形
成して、ＦＩＦＯモードでの動作を行わせる。なお、後
述するようなシフトレジスタモードでは、上記と読み出
し動作と同様な１ビットのシフト動作を行うようにする
ものである。
【００４１】図９の（Ａ）には、送受信トレーニングで
のデータの取りこぼし、（Ｂ）にはデータの二重取り込
みを説明するためのタイミング図が示されている。同図
（Ａ）に示されたデータの取りこぼしは、受信クロック
ＲＸＣの立ち上がりエッジに対して送信データＴＸＤの
バックエッジに余裕が少ないとき、送信クロックパルス
ＴＸＣに対してそのトレーニング処理の結果により受信
クロックパルスＲＸＣの位相をΔφだけ遅らせた場合に
生じやすい。すなわち、上記のような位相制御によっ
て、Δφだけ受信クロックパルスＲＸＣが遅らさせた結
果、データＤ２の取りこぼしが生じて、取り込まれた受
信データが期待値と一致しなくなり、トレーニングを最
初からやり直すことになる。
のデータの取りこぼし、（Ｂ）にはデータの二重取り込
みを説明するためのタイミング図が示されている。同図
（Ａ）に示されたデータの取りこぼしは、受信クロック
ＲＸＣの立ち上がりエッジに対して送信データＴＸＤの
バックエッジに余裕が少ないとき、送信クロックパルス
ＴＸＣに対してそのトレーニング処理の結果により受信
クロックパルスＲＸＣの位相をΔφだけ遅らせた場合に
生じやすい。すなわち、上記のような位相制御によっ
て、Δφだけ受信クロックパルスＲＸＣが遅らさせた結
果、データＤ２の取りこぼしが生じて、取り込まれた受
信データが期待値と一致しなくなり、トレーニングを最
初からやり直すことになる。
【００４２】同図（Ｂ）に示されたデータの二重取り込
みは、受信クロックＲＸＣの立ち上がりエッジに対して
送信データＴＸＤのフロントエッジに余裕が少ないと
き、送信クロックパルスＴＸＣに対してそのトレーニン
グ処理の結果により受信クロックパルスＲＸＣの位相を
Δφだけ進めた場合に生じやすい。すなわち、上記のよ
うな位相制御によって、Δφだけ受信クロックパルスＲ
ＸＣが進められた結果、データＤ２を二重取り込みして
しまい、取り込まれた受信データが期待値と一致しなく
なってトレーニングを最初からやり直すことになる。
みは、受信クロックＲＸＣの立ち上がりエッジに対して
送信データＴＸＤのフロントエッジに余裕が少ないと
き、送信クロックパルスＴＸＣに対してそのトレーニン
グ処理の結果により受信クロックパルスＲＸＣの位相を
Δφだけ進めた場合に生じやすい。すなわち、上記のよ
うな位相制御によって、Δφだけ受信クロックパルスＲ
ＸＣが進められた結果、データＤ２を二重取り込みして
しまい、取り込まれた受信データが期待値と一致しなく
なってトレーニングを最初からやり直すことになる。
【００４３】図８には、前記送信データバッファＴＸＤ
Ｂ１をＦＩＦＯモードで使用した場合の一実施例の動作
タイミング図が示されている。送信バッファＴＢ１〜Ｔ
Ｂ５には、有効データＤ１とＤ２が格納された状態で、
送信クロックパルスＴＸＣが検出されると、空き状態の
ＴＢ３までデータＤ３が書き込まれる。受信クロックパ
ルスＲＸＣが検出されると、最終段ＴＢ５のデータＤ１
が出力されて、その後に１ビットのシフトレジスタ動作
が実施されので、ＴＢ５にはデータＤ２が、ＴＢ４〜Ｔ
Ｂ１にはデータＤ３が格納される。
Ｂ１をＦＩＦＯモードで使用した場合の一実施例の動作
タイミング図が示されている。送信バッファＴＢ１〜Ｔ
Ｂ５には、有効データＤ１とＤ２が格納された状態で、
送信クロックパルスＴＸＣが検出されると、空き状態の
ＴＢ３までデータＤ３が書き込まれる。受信クロックパ
ルスＲＸＣが検出されると、最終段ＴＢ５のデータＤ１
が出力されて、その後に１ビットのシフトレジスタ動作
が実施されので、ＴＢ５にはデータＤ２が、ＴＢ４〜Ｔ
Ｂ１にはデータＤ３が格納される。
【００４４】位相制御によって、受信クロックパルスＲ
ＸＣの位相が進めされた場合でも、それに同期してＴＢ
５に格納されていたデータＤ２が出力される。その後に
１ビットのシフトレジスタ動作が実施されて最終段ＴＢ
５にはデータＤ３が格納される。この状態ではＴＢ４ま
で空き状態であるから、送信クロックパルスＴＸＣが検
出されると、空き状態のＴＢ４までデータＤ４がシフト
動作により書き込まれる。位相制御によって、受信クロ
ックパルスＲＸＣの位相が遅らされた結果として、再び
送信クロックパルスＴＸＣが検出されると、空き状態の
ＴＢ３までデータＤ５が書き込まれる。その後に、受信
クロックパルスＲＸＣが検出されると、最終段ＴＢ５の
データＤ３が出力されて、その後に１ビットのシフトレ
ジスタ動作が実施されので、ＴＢ５にはデータＤ４が、
ＴＢ４〜ＴＢ１にはデータＤ５が格納される。
ＸＣの位相が進めされた場合でも、それに同期してＴＢ
５に格納されていたデータＤ２が出力される。その後に
１ビットのシフトレジスタ動作が実施されて最終段ＴＢ
５にはデータＤ３が格納される。この状態ではＴＢ４ま
で空き状態であるから、送信クロックパルスＴＸＣが検
出されると、空き状態のＴＢ４までデータＤ４がシフト
動作により書き込まれる。位相制御によって、受信クロ
ックパルスＲＸＣの位相が遅らされた結果として、再び
送信クロックパルスＴＸＣが検出されると、空き状態の
ＴＢ３までデータＤ５が書き込まれる。その後に、受信
クロックパルスＲＸＣが検出されると、最終段ＴＢ５の
データＤ３が出力されて、その後に１ビットのシフトレ
ジスタ動作が実施されので、ＴＢ５にはデータＤ４が、
ＴＢ４〜ＴＢ１にはデータＤ５が格納される。
【００４５】このような位相制御動作によって、送信ク
ロックパルスＴＸＣに対して、受信クロックパルスＲＸ
Ｃの位相が大幅に変化しても、それに影響を受けること
なく、送信クロックパルスＴＸＣに同期して書き込まれ
た転送データＤ１〜Ｄ５を、受信クロックＲＸＣに同期
して前記のような取りこぼしや二重取り込みを行うこと
なく、送信データを確実に擬似エコーを生成するために
供することができる。
ロックパルスＴＸＣに対して、受信クロックパルスＲＸ
Ｃの位相が大幅に変化しても、それに影響を受けること
なく、送信クロックパルスＴＸＣに同期して書き込まれ
た転送データＤ１〜Ｄ５を、受信クロックＲＸＣに同期
して前記のような取りこぼしや二重取り込みを行うこと
なく、送信データを確実に擬似エコーを生成するために
供することができる。
【００４６】図１０には、クロックセレクタＣＬＫＳＥ
Ｌの一実施例の詳細なブロック図が示されている。クロ
ックセレクタＣＬＫＳＥＬは、リードクロックＲＤＣＬ
Ｋ１〜ＲＤＣＬＫ５とプッシュクロックＰＵＳＨＣＬＫ
１〜ＰＵＳＨＣＬＫ５に対応した選択回路ＳＬ１〜ＳＬ
５と、その選択信号ｅ１〜ｅ５を形成するデコーダ回路
ＤＥＣＯＤから構成される。デコーダ回路ＤＥＣＯＤ
は、前記状態制御部ＰＬＡから供給されるクロック選択
信号ｄ１を解読し、シフトレジスタモード、ＦＩＦＯモ
ードと、その書き込み／読み出し動作に対応したクロッ
クＣ１〜Ｃ５を発生させるための選択信号ｅ１〜ｅ５を
発生させる。これにより、例えば、図６と図７のような
クロックＣ１〜Ｃ５を出力させるものである。
Ｌの一実施例の詳細なブロック図が示されている。クロ
ックセレクタＣＬＫＳＥＬは、リードクロックＲＤＣＬ
Ｋ１〜ＲＤＣＬＫ５とプッシュクロックＰＵＳＨＣＬＫ
１〜ＰＵＳＨＣＬＫ５に対応した選択回路ＳＬ１〜ＳＬ
５と、その選択信号ｅ１〜ｅ５を形成するデコーダ回路
ＤＥＣＯＤから構成される。デコーダ回路ＤＥＣＯＤ
は、前記状態制御部ＰＬＡから供給されるクロック選択
信号ｄ１を解読し、シフトレジスタモード、ＦＩＦＯモ
ードと、その書き込み／読み出し動作に対応したクロッ
クＣ１〜Ｃ５を発生させるための選択信号ｅ１〜ｅ５を
発生させる。これにより、例えば、図６と図７のような
クロックＣ１〜Ｃ５を出力させるものである。
【００４７】図１１には、遅延回路としての送信バッフ
ァＴＸＤＢ２の一実施例のブロック図が示されている。
送信バッファＴＸＤＢ２の主要な役割は、前記のような
送信バッファＴＸＤＢ１のＦＩＦＯモードに対応して、
送信データＴＸＤを遅延させるものである。そのため、
フリップフロップを縦列接続して、前記同様なシフトレ
ジスタ構成とし、そのフリップフロップの段数分の遅延
時間を確保する。
ァＴＸＤＢ２の一実施例のブロック図が示されている。
送信バッファＴＸＤＢ２の主要な役割は、前記のような
送信バッファＴＸＤＢ１のＦＩＦＯモードに対応して、
送信データＴＸＤを遅延させるものである。そのため、
フリップフロップを縦列接続して、前記同様なシフトレ
ジスタ構成とし、そのフリップフロップの段数分の遅延
時間を確保する。
【００４８】しかし、前記のように電話機等のような加
入者装置に設けられる場合、受信クロックＲＸＤＣに基
づいて送信クロックＴＸＤＣが形成される場合、受信ク
ロックＲＸＤＣと送信クロックＴＸＤＣとの位相差は固
定されることになる。このような用途において、エコー
キャンセラＥＣに取り込む送信データバッファＴＸＤＢ
１による送信データの遅延段数が送信データバッファＴ
ＸＤＢ２を含むエコーパスの遅延段数より少ないと、エ
コーキャンセラＥＣはまだ回線に出力されていない送信
データについてエコー量を計算することとなり、トレー
ニング期間に無効な演算量が増大してしまうという弊害
が生じる。
入者装置に設けられる場合、受信クロックＲＸＤＣに基
づいて送信クロックＴＸＤＣが形成される場合、受信ク
ロックＲＸＤＣと送信クロックＴＸＤＣとの位相差は固
定されることになる。このような用途において、エコー
キャンセラＥＣに取り込む送信データバッファＴＸＤＢ
１による送信データの遅延段数が送信データバッファＴ
ＸＤＢ２を含むエコーパスの遅延段数より少ないと、エ
コーキャンセラＥＣはまだ回線に出力されていない送信
データについてエコー量を計算することとなり、トレー
ニング期間に無効な演算量が増大してしまうという弊害
が生じる。
【００４９】そこで、選択信号ＳＥＬＳＴＧにより、出
力部に設けられたセレクタＳＬを制御して、初段回路の
出力を直接スルーして出力させる機能が設けられる。こ
れにより、エコーキャンセラＥＣ等による遅延時間を考
慮して実際に送出される送信データの遅延量を小さくで
きるから、エコーキャンセラＥＣに取り込まれる送信デ
ータの遅延量がエコーパスの遅延段数とほぼ一致でき、
トレーニング期間での無効な演算量を最小に抑えること
ができる。この結果、トレーニングに有効なタップ長が
長くでき、エコーキャンセル性能を維持することができ
る。
力部に設けられたセレクタＳＬを制御して、初段回路の
出力を直接スルーして出力させる機能が設けられる。こ
れにより、エコーキャンセラＥＣ等による遅延時間を考
慮して実際に送出される送信データの遅延量を小さくで
きるから、エコーキャンセラＥＣに取り込まれる送信デ
ータの遅延量がエコーパスの遅延段数とほぼ一致でき、
トレーニング期間での無効な演算量を最小に抑えること
ができる。この結果、トレーニングに有効なタップ長が
長くでき、エコーキャンセル性能を維持することができ
る。
【００５０】図１２には、遅延回路としての送信バッフ
ァＴＸＤＢ２の他の一実施例のブロック図が示されてい
る。この実施例では、初段回路を除くフリップフロップ
のクロック端子ＣＬＫに供給されるクロックとしてをオ
アゲート回路Ｇ１〜Ｇ４によりクロックＣ２〜Ｃ５又は
選択信号ＳＥＬＳＴＧを供給するものである。例えば、
選択信号ＳＥＬＳＴＧがロウレベル（論理０）のときに
は、クロックＣ２〜Ｃ５に同期したシフト動作が行われ
るのに対して、選択信号ＳＥＬＳＴＧがハイレベル（論
理１）のときには、初段のフリップフロップの出力Ｑを
そのままスルーして出力させる。すなわち、送信データ
ＴＸＤは、１段のフリップフロップによる遅延時間を持
って出力される。
ァＴＸＤＢ２の他の一実施例のブロック図が示されてい
る。この実施例では、初段回路を除くフリップフロップ
のクロック端子ＣＬＫに供給されるクロックとしてをオ
アゲート回路Ｇ１〜Ｇ４によりクロックＣ２〜Ｃ５又は
選択信号ＳＥＬＳＴＧを供給するものである。例えば、
選択信号ＳＥＬＳＴＧがロウレベル（論理０）のときに
は、クロックＣ２〜Ｃ５に同期したシフト動作が行われ
るのに対して、選択信号ＳＥＬＳＴＧがハイレベル（論
理１）のときには、初段のフリップフロップの出力Ｑを
そのままスルーして出力させる。すなわち、送信データ
ＴＸＤは、１段のフリップフロップによる遅延時間を持
って出力される。
【００５１】図１３において、この実施例のエコーキャ
ンセラ集積回路ＥＣＩＣは、特に制限されないが、総合
ディジタル通信網の加入者線回路に含まれ、交換機ＥＸ
とハイブリッド回路ＨＹＢとの間に設置される。エコー
キャンセラ集積回路ＥＣＩＣには、交換機ＥＸからディ
ジタル送信データＴＸＤが供給され、ハイブリッド回路
ＨＹＢからアナログ受信信号ＲＡＳが供給される。エコ
ーキャンセラ集積回路ＥＣＩＣの送信部の出力信号は、
アナログ送信信号ＴＡＳとしてハイブリッド回路ＨＹＢ
に供給され、その受信部の出力信号は、ディジタル受信
データＲＸＤとして交換機ＥＸに供給される。エコーキ
ャンセラ集積回路ＥＣＩＣは、交換機ＥＸとの間で、さ
らに複数の制御信号を授受する。
ンセラ集積回路ＥＣＩＣは、特に制限されないが、総合
ディジタル通信網の加入者線回路に含まれ、交換機ＥＸ
とハイブリッド回路ＨＹＢとの間に設置される。エコー
キャンセラ集積回路ＥＣＩＣには、交換機ＥＸからディ
ジタル送信データＴＸＤが供給され、ハイブリッド回路
ＨＹＢからアナログ受信信号ＲＡＳが供給される。エコ
ーキャンセラ集積回路ＥＣＩＣの送信部の出力信号は、
アナログ送信信号ＴＡＳとしてハイブリッド回路ＨＹＢ
に供給され、その受信部の出力信号は、ディジタル受信
データＲＸＤとして交換機ＥＸに供給される。エコーキ
ャンセラ集積回路ＥＣＩＣは、交換機ＥＸとの間で、さ
らに複数の制御信号を授受する。
【００５２】交換機ＥＸから供給されるディジタル送信
データＴＸＤは、エコーキャンセラ集積回路ＥＣＩＣの
送信データ発生部ＴＤＧによってシリアルなデータ列に
変換され、さらにフレーム組立部ＦＲＭによって所定の
信号形式に適合したフレームに組み立てられる。この実
施例において、フレーム組立部ＦＲＭから出力される送
信データＴＤは、いわゆる多値符号とされ、その１ビッ
トは３ビットのディジタル信号によって表現される。送
信データ発生部ＴＤＧ及びフレーム組立部ＦＲＭには、
エコーキャンセラ集積回路の各部の動作を統括するシー
ケンス制御部ＳＥＱＣから制御信号Ｓ１及びＳ２がそれ
ぞれ供給される。
データＴＸＤは、エコーキャンセラ集積回路ＥＣＩＣの
送信データ発生部ＴＤＧによってシリアルなデータ列に
変換され、さらにフレーム組立部ＦＲＭによって所定の
信号形式に適合したフレームに組み立てられる。この実
施例において、フレーム組立部ＦＲＭから出力される送
信データＴＤは、いわゆる多値符号とされ、その１ビッ
トは３ビットのディジタル信号によって表現される。送
信データ発生部ＴＤＧ及びフレーム組立部ＦＲＭには、
エコーキャンセラ集積回路の各部の動作を統括するシー
ケンス制御部ＳＥＱＣから制御信号Ｓ１及びＳ２がそれ
ぞれ供給される。
【００５３】フレーム組立部ＦＲＭの出力信号すなわち
送信データＴＤは、データ遅延部ＤＤＵ及びディジタル
アナログ変換部ＤＡＣを経て所定のアナログ送信信号Ｔ
ＡＳに変換された後、ハイブリッド回路ＨＹＢを介して
加入者線ＳＬに送出されるとともに、送信データバッフ
ァＴＤＢに供給される。この送信データバッファＴＤＢ
には、シーケンス制御部ＳＥＱＣから制御信号ＦＬが供
給され、さらに送信クロック信号ＴＸＤＣ及び受信クロ
ック信号ＲＸＤＣが供給される。送信データバッファＴ
ＤＢは、後述するように、送信クロック信号ＴＸＤＣに
従って送信データＴＤを取り込み、保持する。これらの
送信データＴＤは、受信クロック信号ＲＸＤＣに従って
送信データバッファＴＤＢから読み出され、バッファデ
ータＢＤとしてエコーキャンセラ部ＥＣに供給される。
送信データＴＤは、データ遅延部ＤＤＵ及びディジタル
アナログ変換部ＤＡＣを経て所定のアナログ送信信号Ｔ
ＡＳに変換された後、ハイブリッド回路ＨＹＢを介して
加入者線ＳＬに送出されるとともに、送信データバッフ
ァＴＤＢに供給される。この送信データバッファＴＤＢ
には、シーケンス制御部ＳＥＱＣから制御信号ＦＬが供
給され、さらに送信クロック信号ＴＸＤＣ及び受信クロ
ック信号ＲＸＤＣが供給される。送信データバッファＴ
ＤＢは、後述するように、送信クロック信号ＴＸＤＣに
従って送信データＴＤを取り込み、保持する。これらの
送信データＴＤは、受信クロック信号ＲＸＤＣに従って
送信データバッファＴＤＢから読み出され、バッファデ
ータＢＤとしてエコーキャンセラ部ＥＣに供給される。
【００５４】エコーキャンセラ部ＥＣは、シーケンス制
御部ＳＥＱＣから供給される制御信号Ｓ３に従って動作
し、上記バッファデータＢＤをもとに所定のエコーデー
タＥＤを生成して、加算器ＡＤＤの一方の入力端子に供
給する。加算器ＡＤＤの他方の入力端子には、アナログ
ディジタル変換部ＡＤＣの出力信号すなわち加入者線Ｓ
Ｌからハイブリッド回路ＨＹＢを介して入力されるアナ
ログ受信信号ＲＡＳをもとに形成されたディジタル受信
信号ＲＳが供給される。加算器ＡＤＤは、ディジタル受
信信号ＲＳからエコーデータＥＤに相当するノイズ成分
を除去し、受信データＲＤを抽出して受信データ識別部
ＲＸＩに供給する。受信データＲＤは、受信データ識別
部ＲＸＩにより識別・復元され、これらの受信データを
もとにクロック信号Ｃ６が抽出される。クロック信号Ｃ
６は、位相検出部ＰＨＤに伝達され、これをもとに最適
位相を持つ受信クロック信号ＲＸＤＣが形成される。受
信データ識別部ＲＸＩの出力信号は、フレーム分解部Ｄ
ＦＲＭを経てパラレルな受信データＲＸＤとなり、交換
機ＥＸに伝達される。
御部ＳＥＱＣから供給される制御信号Ｓ３に従って動作
し、上記バッファデータＢＤをもとに所定のエコーデー
タＥＤを生成して、加算器ＡＤＤの一方の入力端子に供
給する。加算器ＡＤＤの他方の入力端子には、アナログ
ディジタル変換部ＡＤＣの出力信号すなわち加入者線Ｓ
Ｌからハイブリッド回路ＨＹＢを介して入力されるアナ
ログ受信信号ＲＡＳをもとに形成されたディジタル受信
信号ＲＳが供給される。加算器ＡＤＤは、ディジタル受
信信号ＲＳからエコーデータＥＤに相当するノイズ成分
を除去し、受信データＲＤを抽出して受信データ識別部
ＲＸＩに供給する。受信データＲＤは、受信データ識別
部ＲＸＩにより識別・復元され、これらの受信データを
もとにクロック信号Ｃ６が抽出される。クロック信号Ｃ
６は、位相検出部ＰＨＤに伝達され、これをもとに最適
位相を持つ受信クロック信号ＲＸＤＣが形成される。受
信データ識別部ＲＸＩの出力信号は、フレーム分解部Ｄ
ＦＲＭを経てパラレルな受信データＲＸＤとなり、交換
機ＥＸに伝達される。
【００５５】この実施例において、エコーキャンセラ部
ＥＣによるエコーデータＥＤの生成アルゴリズムは、デ
ータ伝送に先立って行われるトレーニングモードにおい
て学習され、エコーキャンセラ部ＥＣの後述する乗算器
ＭＸ１〜ＭＸ４内に記憶される。すなわち、この実施例
の加入者線回路では、図１４に示されるように、通信が
開始されるとまず受信局からの送信を停止した状態で送
信トレーニングモードが実施され、送信データＴＤの各
論理レベルに対応したエコーデータＥＤが生成される。
このとき、位相検出部ＰＨＤの動作は停止され、送信デ
ータバッファＴＤＢに供給される受信クロック信号ＲＸ
ＤＣの位相は所定の値に固定される。エコーデータＥＤ
の生成が終了すると、送信局及び受信局の双方からデー
タを送信して送受信トレーニングモードが実施され、受
信クロック信号ＲＸＤＣの最適位相が求められる。この
とき、位相検出部ＰＨＤは動作状態とされ、受信データ
識別部ＲＸＩによる受信データの識別点が最適位相とな
るべく受信クロック信号ＲＸＤＣの位相が制御される。
したがって、受信クロック信号ＲＸＤＣの位相は、所定
のアルゴリズムに従って変化され、やがて最適位相に落
ち着く。そして、これらのトレーニングが終了すると、
送信局及び受信局の加入者線回路が同期通信状態とな
り、一連の通信データの送受信が開始される。
ＥＣによるエコーデータＥＤの生成アルゴリズムは、デ
ータ伝送に先立って行われるトレーニングモードにおい
て学習され、エコーキャンセラ部ＥＣの後述する乗算器
ＭＸ１〜ＭＸ４内に記憶される。すなわち、この実施例
の加入者線回路では、図１４に示されるように、通信が
開始されるとまず受信局からの送信を停止した状態で送
信トレーニングモードが実施され、送信データＴＤの各
論理レベルに対応したエコーデータＥＤが生成される。
このとき、位相検出部ＰＨＤの動作は停止され、送信デ
ータバッファＴＤＢに供給される受信クロック信号ＲＸ
ＤＣの位相は所定の値に固定される。エコーデータＥＤ
の生成が終了すると、送信局及び受信局の双方からデー
タを送信して送受信トレーニングモードが実施され、受
信クロック信号ＲＸＤＣの最適位相が求められる。この
とき、位相検出部ＰＨＤは動作状態とされ、受信データ
識別部ＲＸＩによる受信データの識別点が最適位相とな
るべく受信クロック信号ＲＸＤＣの位相が制御される。
したがって、受信クロック信号ＲＸＤＣの位相は、所定
のアルゴリズムに従って変化され、やがて最適位相に落
ち着く。そして、これらのトレーニングが終了すると、
送信局及び受信局の加入者線回路が同期通信状態とな
り、一連の通信データの送受信が開始される。
【００５６】ここで、送信データバッファＴＤＢは、特
に制限されないが、図１５に示されるように、直列形態
に設けられる５個のデータバッファＢ１〜Ｂ５と、これ
らのデータバッファを制御するバッファ制御部ＢＣとを
含む。このうち、データバッファＢ１〜Ｂ５は、それぞ
れ３ビットのフリップフロップからなり、バッファ制御
部ＢＣから対応するクロック信号Ｃ１〜Ｃ５がそれぞれ
供給される。また、バッファ制御部ＢＣには、シーケン
ス制御部ＳＥＱＣから上記制御信号ＦＬが供給されると
ともに、送信クロック信号ＴＸＤＣ及び受信クロック信
号ＲＸＤＣが供給される。この実施例において、制御信
号ＦＬは、特に制限されないが、加入者線回路が送信ト
レーニングモードとされるとき、言い換えるならば受信
クロック信号ＲＸＤＣの位相が固定されるときハイレベ
ルＨとされ、送受信トレーニングモードとされるとき、
言い換えるならば受信クロック信号ＲＸＤＣの位相が最
適位相に向かって変化されるときロウレベルＬとされ
る。
に制限されないが、図１５に示されるように、直列形態
に設けられる５個のデータバッファＢ１〜Ｂ５と、これ
らのデータバッファを制御するバッファ制御部ＢＣとを
含む。このうち、データバッファＢ１〜Ｂ５は、それぞ
れ３ビットのフリップフロップからなり、バッファ制御
部ＢＣから対応するクロック信号Ｃ１〜Ｃ５がそれぞれ
供給される。また、バッファ制御部ＢＣには、シーケン
ス制御部ＳＥＱＣから上記制御信号ＦＬが供給されると
ともに、送信クロック信号ＴＸＤＣ及び受信クロック信
号ＲＸＤＣが供給される。この実施例において、制御信
号ＦＬは、特に制限されないが、加入者線回路が送信ト
レーニングモードとされるとき、言い換えるならば受信
クロック信号ＲＸＤＣの位相が固定されるときハイレベ
ルＨとされ、送受信トレーニングモードとされるとき、
言い換えるならば受信クロック信号ＲＸＤＣの位相が最
適位相に向かって変化されるときロウレベルＬとされ
る。
【００５７】加入者線回路が送信トレーニングモードと
され制御信号ＦＬがハイレベルとされるとき、送信デー
タバッファＴＤＢを構成するデータバッファＢ１〜Ｂ５
は、いわゆるシフトレジスタモードとされる。このと
き、バッファ制御部ＢＣは、図１６に示されるように、
送信クロック信号ＴＸＤＣに従ってまずクロック信号Ｃ
５及びＣ４を順次ハイレベルとし、続いてクロック信号
Ｃ１，Ｃ２及びＣ３を順次ハイレベルとする。このた
め、データバッファＢ４及びＢ３によって保持されてい
た送信データがデータバッファＢ５及びＢ４に順次シフ
トされた後、新しく入力される送信データＴＤがデータ
バッファＢ１及びＢ２を介してデータバッファＢ３に伝
達される。言うまでもなく、直前までデータバッファＢ
５によって保持されていた送信データは、エコーキャン
セラ部ＥＣに伝達されそのエコー抽出処理に用いられる
とともに、データバッファＢ４から次の送信データがシ
フトされた時点で抹消される。つまり、送信トレーニン
グモードでは、送信データバッファＴＤＢに対する書き
込み動作のみが行われ、常に３個の送信データがデータ
バッファＢ３〜Ｂ５に保持されるとともに、２個のデー
タバッファＢ１及びＢ２は後続するＦＩＦＯモードに備
えて空き状態とされる。
され制御信号ＦＬがハイレベルとされるとき、送信デー
タバッファＴＤＢを構成するデータバッファＢ１〜Ｂ５
は、いわゆるシフトレジスタモードとされる。このと
き、バッファ制御部ＢＣは、図１６に示されるように、
送信クロック信号ＴＸＤＣに従ってまずクロック信号Ｃ
５及びＣ４を順次ハイレベルとし、続いてクロック信号
Ｃ１，Ｃ２及びＣ３を順次ハイレベルとする。このた
め、データバッファＢ４及びＢ３によって保持されてい
た送信データがデータバッファＢ５及びＢ４に順次シフ
トされた後、新しく入力される送信データＴＤがデータ
バッファＢ１及びＢ２を介してデータバッファＢ３に伝
達される。言うまでもなく、直前までデータバッファＢ
５によって保持されていた送信データは、エコーキャン
セラ部ＥＣに伝達されそのエコー抽出処理に用いられる
とともに、データバッファＢ４から次の送信データがシ
フトされた時点で抹消される。つまり、送信トレーニン
グモードでは、送信データバッファＴＤＢに対する書き
込み動作のみが行われ、常に３個の送信データがデータ
バッファＢ３〜Ｂ５に保持されるとともに、２個のデー
タバッファＢ１及びＢ２は後続するＦＩＦＯモードに備
えて空き状態とされる。
【００５８】次に、加入者線回路が送受信トレーニング
モードとされ制御信号ＦＬがロウレベルとされると、送
信データバッファＴＤＢを構成するデータバッファＢ１
〜Ｂ５は、いわゆるＦＩＦＯモードとされる。このと
き、バッファ制御部ＢＣは、図１６に示されるように、
送信クロック信号ＴＸＤＣに従って例えばクロック信号
Ｃ１及びＣ２を順次ハイレベルとし、また受信クロック
信号ＲＸＤＣに従って例えばクロック信号Ｃ５，Ｃ４及
びＣ３を順次ハイレベルとする。これにより、新しく入
力された送信データＴＤが、データバッファＢ１を介し
て空き状態にあるデータバッファＢ２に書き込まれる。
また、データバッファＢ５によって保持されていた送信
データが、エコーキャンセラ部ＥＣに読み出されるとと
もに、データバッファＢ２，Ｂ３及びＢ４によって保持
されていた送信データが、データバッファＢ３，Ｂ４及
びＢ５に順次シフトされ、データバッファＢ２は再び空
き状態とされる。つまり、送受信トレーニングモードで
は、空き状態にない先頭のデータバッファに格納されて
いる送信データが、受信クロック信号ＲＸＤＣに従って
順次エコーキャンセラ部ＥＣに読み出されるとともに、
新しく入力される送信データＴＤが、送信クロック信号
ＴＸＤＣに従って、空き状態にある先頭のデータバッフ
ァに順次書き込まれ、これによっていわゆるファースト
インファーストアウトモードが実現されるものとなる。
モードとされ制御信号ＦＬがロウレベルとされると、送
信データバッファＴＤＢを構成するデータバッファＢ１
〜Ｂ５は、いわゆるＦＩＦＯモードとされる。このと
き、バッファ制御部ＢＣは、図１６に示されるように、
送信クロック信号ＴＸＤＣに従って例えばクロック信号
Ｃ１及びＣ２を順次ハイレベルとし、また受信クロック
信号ＲＸＤＣに従って例えばクロック信号Ｃ５，Ｃ４及
びＣ３を順次ハイレベルとする。これにより、新しく入
力された送信データＴＤが、データバッファＢ１を介し
て空き状態にあるデータバッファＢ２に書き込まれる。
また、データバッファＢ５によって保持されていた送信
データが、エコーキャンセラ部ＥＣに読み出されるとと
もに、データバッファＢ２，Ｂ３及びＢ４によって保持
されていた送信データが、データバッファＢ３，Ｂ４及
びＢ５に順次シフトされ、データバッファＢ２は再び空
き状態とされる。つまり、送受信トレーニングモードで
は、空き状態にない先頭のデータバッファに格納されて
いる送信データが、受信クロック信号ＲＸＤＣに従って
順次エコーキャンセラ部ＥＣに読み出されるとともに、
新しく入力される送信データＴＤが、送信クロック信号
ＴＸＤＣに従って、空き状態にある先頭のデータバッフ
ァに順次書き込まれ、これによっていわゆるファースト
インファーストアウトモードが実現されるものとなる。
【００５９】これらのことから、この実施例のエコーキ
ャンセラ集積回路ＥＣＩＣの送受信トレーニングモード
では、送信クロック信号ＴＸＤＣの位相が受信クロック
信号ＲＸＤＣより大きく進んだ場合でも、送信データＴ
Ｄが重複してエコーキャンセラに伝達されることがな
く、逆に送信クロック信号ＴＸＤＣの位相が受信クロッ
ク信号ＲＸＤＣより大きく遅れた場合でも、送信データ
ＴＤは取りこぼされることなくエコーキャンセラ部ＥＣ
に伝達される。しかるに、いずれの場合においても、エ
コーキャンセラ部ＥＣは正常な位相収束処理を比較的短
時間で終了することができる。その結果、加入者線回路
のトレーニング所要時間が短縮され、そのオーバータイ
ムを防止することができるものである。
ャンセラ集積回路ＥＣＩＣの送受信トレーニングモード
では、送信クロック信号ＴＸＤＣの位相が受信クロック
信号ＲＸＤＣより大きく進んだ場合でも、送信データＴ
Ｄが重複してエコーキャンセラに伝達されることがな
く、逆に送信クロック信号ＴＸＤＣの位相が受信クロッ
ク信号ＲＸＤＣより大きく遅れた場合でも、送信データ
ＴＤは取りこぼされることなくエコーキャンセラ部ＥＣ
に伝達される。しかるに、いずれの場合においても、エ
コーキャンセラ部ＥＣは正常な位相収束処理を比較的短
時間で終了することができる。その結果、加入者線回路
のトレーニング所要時間が短縮され、そのオーバータイ
ムを防止することができるものである。
【００６０】この実施例の送信データバッファＴＤＢ
は、同期通信が終了した後も、通信終了時点におけるデ
ータバッファＢ１〜Ｂ５の保持状態すなわち送信クロッ
ク信号ＴＸＤＣ及び受信クロック信号ＲＸＤＣの位相関
係を記憶する。これらの情報は、所定時間内に次の通信
が開始された時、その送信トレーニングモード及び送受
信トレーニングモードに供され、これによって加入者線
回路のトレーニングモードの所要時間がより一層短縮さ
れるものとなる。
は、同期通信が終了した後も、通信終了時点におけるデ
ータバッファＢ１〜Ｂ５の保持状態すなわち送信クロッ
ク信号ＴＸＤＣ及び受信クロック信号ＲＸＤＣの位相関
係を記憶する。これらの情報は、所定時間内に次の通信
が開始された時、その送信トレーニングモード及び送受
信トレーニングモードに供され、これによって加入者線
回路のトレーニングモードの所要時間がより一層短縮さ
れるものとなる。
【００６１】この実施例のエコーキャンセラ部ＥＣは、
特に制限されないが、ストアドプログラム方式の信号処
理ユニットＳＰＵにより実現される。信号処理ユニット
ＳＰＵは、図１７に示されるように、乗算器ＭＵＬＴ及
び算術論理演算器ＡＬＵを備え、さらに送信データバッ
ファＴＤＢから送信データすなわちバッファデータＢＤ
を受ける入力レジスタＲＩと、演算レジスタＲＡ〜ＲＣ
及びアキュムレータＡＣＣならびにランダムアクセスメ
モリＲＡＭを備える。信号処理ユニットＳＰＵは、図示
されないインストラクションＲＯＭ（読み出し専用メモ
リ）から読み出されるマイクロプログラムに従って所定
の信号処理を行い、実質的に図１８に示されるようなエ
コーキャンセラ部ＥＣとしての機能を果たす。
特に制限されないが、ストアドプログラム方式の信号処
理ユニットＳＰＵにより実現される。信号処理ユニット
ＳＰＵは、図１７に示されるように、乗算器ＭＵＬＴ及
び算術論理演算器ＡＬＵを備え、さらに送信データバッ
ファＴＤＢから送信データすなわちバッファデータＢＤ
を受ける入力レジスタＲＩと、演算レジスタＲＡ〜ＲＣ
及びアキュムレータＡＣＣならびにランダムアクセスメ
モリＲＡＭを備える。信号処理ユニットＳＰＵは、図示
されないインストラクションＲＯＭ（読み出し専用メモ
リ）から読み出されるマイクロプログラムに従って所定
の信号処理を行い、実質的に図１８に示されるようなエ
コーキャンセラ部ＥＣとしての機能を果たす。
【００６２】すなわち、信号処理ユニットＳＰＵは、フ
レーム組立部ＦＲＭを含む交換機インタフェースから供
給される送信データＴＤを４個の遅延回路Ｚ-1によって
順次遅延させた後、各タイムスロットに対応して設けら
れる４個の乗算器ＭＸ１〜ＭＸ４に供給する。これらの
乗算器は、加入者線回路の送信トレーニングモード等に
おいて受信データ識別部ＲＸＩを介して得られるエコー
ノイズ量をエコー係数としてタイムスロットごとに記憶
する。これらのエコー係数は、対応する遅延回路Ｚ-1の
出力信号によってトリガされ、言い換えるならば対応す
る遅延回路Ｚ-1の出力信号にそれぞれ乗算された後、総
和器ＳＵＭに出力される。総和器ＳＵＭは、乗算器ＭＸ
１〜ＭＸ４から供給されるエコー係数の総和を求め、エ
コーデータＥＤを生成して、加算器ＡＤＤに出力する。
そして、加算器ＡＤＤは、アナログディジタル変換部Ａ
ＤＣから供給されるディジタル受信信号ＲＳと総和器Ｓ
ＵＭから供給されるエコーデータＥＤとの実質的な減算
処理を行う。その結果、ディジタル受信信号ＲＳに含ま
れるエコー成分が除去され、実質的な受信データＲＤに
相当する成分のみが抽出される。
レーム組立部ＦＲＭを含む交換機インタフェースから供
給される送信データＴＤを４個の遅延回路Ｚ-1によって
順次遅延させた後、各タイムスロットに対応して設けら
れる４個の乗算器ＭＸ１〜ＭＸ４に供給する。これらの
乗算器は、加入者線回路の送信トレーニングモード等に
おいて受信データ識別部ＲＸＩを介して得られるエコー
ノイズ量をエコー係数としてタイムスロットごとに記憶
する。これらのエコー係数は、対応する遅延回路Ｚ-1の
出力信号によってトリガされ、言い換えるならば対応す
る遅延回路Ｚ-1の出力信号にそれぞれ乗算された後、総
和器ＳＵＭに出力される。総和器ＳＵＭは、乗算器ＭＸ
１〜ＭＸ４から供給されるエコー係数の総和を求め、エ
コーデータＥＤを生成して、加算器ＡＤＤに出力する。
そして、加算器ＡＤＤは、アナログディジタル変換部Ａ
ＤＣから供給されるディジタル受信信号ＲＳと総和器Ｓ
ＵＭから供給されるエコーデータＥＤとの実質的な減算
処理を行う。その結果、ディジタル受信信号ＲＳに含ま
れるエコー成分が除去され、実質的な受信データＲＤに
相当する成分のみが抽出される。
【００６３】信号処理ユニットＳＰＵは、上記エコーキ
ャンセラ部ＥＣとして機能するとともに、図１３のシー
ケンス制御部ＳＥＱＣ，加算器ＡＤＤ，受信データ識別
部ＲＸＩ及び位相検出部ＰＨＤとしても機能する。
ャンセラ部ＥＣとして機能するとともに、図１３のシー
ケンス制御部ＳＥＱＣ，加算器ＡＤＤ，受信データ識別
部ＲＸＩ及び位相検出部ＰＨＤとしても機能する。
【００６４】以上の本実施例に示されるように、この発
明を総合ディジタル通信網の加入者線回路に含まれるエ
コーキャンセラ集積回路等に適用することで、次のよう
な作用効果が得られる。すなわち、 （１） 総合ディジタル通信網の加入者線回路に含まれ
るエコーキャンセラ集積回路等の送信部とエコーキャン
セラ部との間に、送信データを一時的に保持しながらエ
コーキャンセラ部に伝達する送信データバッファを設
け、この送信データバッファを、送信トレーニングモー
ドにおいてシフトレジスタモードで動作させ、送受信ト
レーニングモードにおいてＦＩＦＯモードで動作させる
ことで、送信クロック信号の位相が受信クロック信号よ
り大きく進んだ場合、送信データが重複してエコーキャ
ンセラ部に伝達されるのを防止し、逆に送信クロック信
号の位相が受信クロック信号より大きく遅れた場合、送
信データを取りこぼすことなくエコーキャンセラ部に伝
達できるという効果が得られる。
明を総合ディジタル通信網の加入者線回路に含まれるエ
コーキャンセラ集積回路等に適用することで、次のよう
な作用効果が得られる。すなわち、 （１） 総合ディジタル通信網の加入者線回路に含まれ
るエコーキャンセラ集積回路等の送信部とエコーキャン
セラ部との間に、送信データを一時的に保持しながらエ
コーキャンセラ部に伝達する送信データバッファを設
け、この送信データバッファを、送信トレーニングモー
ドにおいてシフトレジスタモードで動作させ、送受信ト
レーニングモードにおいてＦＩＦＯモードで動作させる
ことで、送信クロック信号の位相が受信クロック信号よ
り大きく進んだ場合、送信データが重複してエコーキャ
ンセラ部に伝達されるのを防止し、逆に送信クロック信
号の位相が受信クロック信号より大きく遅れた場合、送
信データを取りこぼすことなくエコーキャンセラ部に伝
達できるという効果が得られる。
【００６５】（２） 上記（１）により、いずれの場合
においても、エコーキャンセラ部を正常に機能させ、そ
の位相収束処理を高速化できるという効果が得られる。
においても、エコーキャンセラ部を正常に機能させ、そ
の位相収束処理を高速化できるという効果が得られる。
【００６６】（３） 上記（１）及び（２）により、エ
コーキャンセラ集積回路の構成を複雑化することなく、
加入者線回路のトレーニング所要時間を短縮し、そのオ
ーバータイムを防止できるという効果が得られる。
コーキャンセラ集積回路の構成を複雑化することなく、
加入者線回路のトレーニング所要時間を短縮し、そのオ
ーバータイムを防止できるという効果が得られる。
【００６７】（４） エコーキャセラ部に送信データを
伝達させるＦＩＦＯモードでの動作が可能にされた送信
データバッファに対応して、出力させる送信データを遅
延させる送信データバッファに、遅延時間の切り替え機
能を付加することにより、電話機等のような加入者装置
のように受信クロックと送信クロックとの位相差が固定
されるものにおいても性能を落とすことなく適用するこ
とができるという効果が得られる。
伝達させるＦＩＦＯモードでの動作が可能にされた送信
データバッファに対応して、出力させる送信データを遅
延させる送信データバッファに、遅延時間の切り替え機
能を付加することにより、電話機等のような加入者装置
のように受信クロックと送信クロックとの位相差が固定
されるものにおいても性能を落とすことなく適用するこ
とができるという効果が得られる。
【００６８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１３において、エコーキャンセラ集積回路は、加
入者線の宅内に設けられる加入者線装置と加入者線ＳＬ
との間に設けられるものであってもよいし、そのブロッ
ク構成は種々の実施形態を採りうる。図１４において、
加入者線回路のトレーニング方法は、この実施例による
制約を受けないし、各トレーニングモードにおける制御
信号ＦＬの論理レベルも限定されない。図１５におい
て、送信データバッファＴＤＢは、４個以下あるいは６
個以上のデータバッファを備えることができるし、各バ
ッファのビット数も任意である。また、送信トレーニン
グモード中は、送信データＴＤをすべてのデータバッフ
ァに格納しておき、送受信トレーニングモードに切り換
わった時点で、例えばデータバッファＢ１及びＢ２を強
制的にリセットして空き状態にするなどの方法を採って
もよい。図１６において、送信クロック信号ＴＸＤＣ及
び受信クロック信号ＲＸＤＣならびにクロック信号Ｃ１
〜Ｃ５の論理レベルは限定されない。図１７において、
信号処理ユニットＳＰＵは、ストアドプログラム方式と
されることを必須条件としないし、そのブロック構成も
任意である。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１３において、エコーキャンセラ集積回路は、加
入者線の宅内に設けられる加入者線装置と加入者線ＳＬ
との間に設けられるものであってもよいし、そのブロッ
ク構成は種々の実施形態を採りうる。図１４において、
加入者線回路のトレーニング方法は、この実施例による
制約を受けないし、各トレーニングモードにおける制御
信号ＦＬの論理レベルも限定されない。図１５におい
て、送信データバッファＴＤＢは、４個以下あるいは６
個以上のデータバッファを備えることができるし、各バ
ッファのビット数も任意である。また、送信トレーニン
グモード中は、送信データＴＤをすべてのデータバッフ
ァに格納しておき、送受信トレーニングモードに切り換
わった時点で、例えばデータバッファＢ１及びＢ２を強
制的にリセットして空き状態にするなどの方法を採って
もよい。図１６において、送信クロック信号ＴＸＤＣ及
び受信クロック信号ＲＸＤＣならびにクロック信号Ｃ１
〜Ｃ５の論理レベルは限定されない。図１７において、
信号処理ユニットＳＰＵは、ストアドプログラム方式と
されることを必須条件としないし、そのブロック構成も
任意である。
【００６９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である総合
ディジタル通信網のエコーキャンセラ集積回路に適用し
た場合について説明したが、それに限定されるものでは
なく、例えば、エコーキャンセラとして単体で形成され
るものや他の各種のディジタル通信網の加入者線回路に
含まれる同様なエコーキャンセラ集積回路等にも適用で
きる。この発明は、少なくともトレーニングモードを備
える通信システムに設けられ送信データにともなうエコ
ー成分の除去を行うエコーキャンセラならびにこのよう
なエコーキャンセラを含む半導体集積回路装置に広く利
用できる。
てなされた発明をその背景となった利用分野である総合
ディジタル通信網のエコーキャンセラ集積回路に適用し
た場合について説明したが、それに限定されるものでは
なく、例えば、エコーキャンセラとして単体で形成され
るものや他の各種のディジタル通信網の加入者線回路に
含まれる同様なエコーキャンセラ集積回路等にも適用で
きる。この発明は、少なくともトレーニングモードを備
える通信システムに設けられ送信データにともなうエコ
ー成分の除去を行うエコーキャンセラならびにこのよう
なエコーキャンセラを含む半導体集積回路装置に広く利
用できる。
【００７０】
【発明の効果】総合ディジタル通信網の加入者線回路に
含まれるエコーキャンセラ集積回路等の送信部とエコー
キャンセラ部との間に、送信データを一時的に保持しな
がらエコーキャンセラ部に伝達する送信データバッファ
を設け、この送信データバッファを、送信トレーニング
モードにおいてシフトレジスタモードで動作させ、送受
信トレーニングモードにおいてＦＩＦＯモードで動作さ
せることで、送信クロック信号と受信クロック信号との
間に比較的大きな位相差が生じた場合でも、送信データ
を重複しまた取りこぼすことなくエコーキャンセラ部に
伝達できる。その結果、エコーキャンセラ集積回路を含
む加入者線回路のトレーニング時間を短縮しつつ、その
オーバータイムを防止することができる。また、出力さ
せる送信データを遅延させる送信データバッファに、遅
延時間を切り替え機能を付加することにより、電話機等
のような加入者装置にも使用できる。
含まれるエコーキャンセラ集積回路等の送信部とエコー
キャンセラ部との間に、送信データを一時的に保持しな
がらエコーキャンセラ部に伝達する送信データバッファ
を設け、この送信データバッファを、送信トレーニング
モードにおいてシフトレジスタモードで動作させ、送受
信トレーニングモードにおいてＦＩＦＯモードで動作さ
せることで、送信クロック信号と受信クロック信号との
間に比較的大きな位相差が生じた場合でも、送信データ
を重複しまた取りこぼすことなくエコーキャンセラ部に
伝達できる。その結果、エコーキャンセラ集積回路を含
む加入者線回路のトレーニング時間を短縮しつつ、その
オーバータイムを防止することができる。また、出力さ
せる送信データを遅延させる送信データバッファに、遅
延時間を切り替え機能を付加することにより、電話機等
のような加入者装置にも使用できる。
【図１】この発明が適用されるディジタル加入者線伝送
システムの一実施例を示すブロック図である。
システムの一実施例を示すブロック図である。
【図２】ディジタル加入者線におけるエコーキャンセラ
システムの一実施例を示すブロック図である。
システムの一実施例を示すブロック図である。
【図３】図２のディジタル加入者線におけるエコーキャ
ンセラシステムにおけるＬＳＩ部分の一実施例を示すブ
ロック図である。
ンセラシステムにおけるＬＳＩ部分の一実施例を示すブ
ロック図である。
【図４】上記エコーキャンセラＥＣの一実施例を示すブ
ロック図である。
ロック図である。
【図５】上記送信データバッファＴＸＤＢ１の一実施例
を示すブロック図である。
を示すブロック図である。
【図６】上記送信データバッファＴＸＤＢ１をＦＩＦＯ
モードで使用する場合の書き込み動作の一例を説明する
ためのタイミング図である。
モードで使用する場合の書き込み動作の一例を説明する
ためのタイミング図である。
【図７】上記送信データバッファＴＸＤＢ１をＦＩＦＯ
モードで使用する場合の読み出し動作の一例を説明する
ためのタイミング図である。
モードで使用する場合の読み出し動作の一例を説明する
ためのタイミング図である。
【図８】上記送信データバッファＴＸＤＢ１をＦＩＦＯ
モードで使用した場合の一実施例を示す動作タイミング
図である。
モードで使用した場合の一実施例を示す動作タイミング
図である。
【図９】送受信トレーニングでのデータの取りこぼしと
二重取り込みを説明するためのタイミング図である。
二重取り込みを説明するためのタイミング図である。
【図１０】クロックセレクタＣＬＫＳＥＬの一実施例を
示す詳細なブロック図である。
示す詳細なブロック図である。
【図１１】遅延回路としての前記送信バッファＴＸＤＢ
２の一実施例を示すブロック図である。
２の一実施例を示すブロック図である。
【図１２】遅延回路としての前記送信バッファＴＸＤＢ
２の他の一実施例を示すブロック図である。
２の他の一実施例を示すブロック図である。
【図１３】この発明が適用されたエコーキャンセラ集積
回路の一実施例を示すブロック図である。
回路の一実施例を示すブロック図である。
【図１４】図１３のエコーキャンセラ集積回路を含む加
入者線装置の通信手順を説明するための処理フロー図で
ある。
入者線装置の通信手順を説明するための処理フロー図で
ある。
【図１５】図１３のエコーキャンセラ集積回路に含まれ
る送信データバッファの一実施例を示すブロック図であ
る。
る送信データバッファの一実施例を示すブロック図であ
る。
【図１６】図１５の送信データバッファのシフトレジス
タモード及びＦＩＦＯモードの一実施例を示す信号波形
図である。
タモード及びＦＩＦＯモードの一実施例を示す信号波形
図である。
【図１７】図１３のエコーキャンセラ集積回路に含まれ
るエコーキャンセラ部の一実施例を示すブロック図であ
る。
るエコーキャンセラ部の一実施例を示すブロック図であ
る。
【図１８】図１７のエコーキャンセラ部の機能を説明す
るための概念図である。
るための概念図である。
【図１９】従来のエコーキャンセラ集積回路の一例を示
すブロック図である。
すブロック図である。
ＩＦ１…Ｖ点インターフェイス、ＩＦ２…Ｓ点インター
フェイス、ＴＸ…送信部、ＲＸ…受信部、ＥＣ…エコー
キャンセラ、ＨＹＢ…ハイブリット回路、ＳＬ…加入者
線、ＲＸＦｉｌ…受信データ生成部、ＴＸＧ…送信デー
タ発生部、ＳＣＲＢ…クラライバ、ＦＲＭ…フレーム組
み立て部、ＣＯＤＥＧＥＮ…送信符号発生部、ＤＡＣ…
ディジタルアナログ変換回路、ＲＣＶＦＩＬ１，ＲＣＶ
ＦＩＬ２…受信フィルタ、ＡＤＣ…アナログディジタル
変換回路、ＳＬＣ…判定器、ＰＬＬ…ＰＬＬフィルタ、
ＤＦＲＭ…フレーム分解部、ＳＥＱＣ…シーケンスコン
トローラ、ＳＩＯ…シリアル入出力回路、ＡＦＥ…アナ
ログ部、ＲＸ…受信部、ＳＥＱＣ１…制御部、ＴＸＤＢ
１，ＴＸＤＢ２…送信データバッファ、ＳＷＱＣ２…Ｅ
Ｃ部コントローラ、ＣＬＫＧＥＮ…クロック発生部、Ｓ
ＰＵ…演算実行部（信号処理ユニット）、ＰＬＡ…状態
制御部、ＰＲＩＥＮＣ…優先制御部、ＣＬＫＳＥＬ…ク
ロックセレクタ、ＴＢ１〜ＴＢ５…送信バッファ、ＥＣ
ＩＣ…エコーキャンセラ集積回路、ＥＸ…交換機、ＨＹ
Ｂ…ハイブリッド回路、ＴＤＧ…送信データ発生部、Ｆ
ＲＭ…フレーム組立部、ＤＤＵ…データ遅延部（送信デ
ータバッファ）、ＴＤＢ…送信データバッファ、ＡＤＤ
…加算器、ＲＸＩ…受信データ識別部、ＰＨＤ…位相検
出部、ＤＦＲＭ…フレーム分解部、ＢＣ…バッファ制御
部、Ｂ１〜Ｂ５…データバッファ、ＲＩ…入力レジス
タ、ＲＡ〜ＲＣ…演算レジスタ、ＭＵＬＴ…乗算器、Ａ
ＬＵ…算術論理演算器、ＡＣＣ…アキュムレータ、ＲＡ
Ｍ…ランダムアクセスメモリ、Ｄ１〜Ｄ５…データ遅延
バッファ、Ｚ-1…遅延回路、ＳＵＭ…総和器、ＭＸ１〜
ＭＸ４…乗算器。
フェイス、ＴＸ…送信部、ＲＸ…受信部、ＥＣ…エコー
キャンセラ、ＨＹＢ…ハイブリット回路、ＳＬ…加入者
線、ＲＸＦｉｌ…受信データ生成部、ＴＸＧ…送信デー
タ発生部、ＳＣＲＢ…クラライバ、ＦＲＭ…フレーム組
み立て部、ＣＯＤＥＧＥＮ…送信符号発生部、ＤＡＣ…
ディジタルアナログ変換回路、ＲＣＶＦＩＬ１，ＲＣＶ
ＦＩＬ２…受信フィルタ、ＡＤＣ…アナログディジタル
変換回路、ＳＬＣ…判定器、ＰＬＬ…ＰＬＬフィルタ、
ＤＦＲＭ…フレーム分解部、ＳＥＱＣ…シーケンスコン
トローラ、ＳＩＯ…シリアル入出力回路、ＡＦＥ…アナ
ログ部、ＲＸ…受信部、ＳＥＱＣ１…制御部、ＴＸＤＢ
１，ＴＸＤＢ２…送信データバッファ、ＳＷＱＣ２…Ｅ
Ｃ部コントローラ、ＣＬＫＧＥＮ…クロック発生部、Ｓ
ＰＵ…演算実行部（信号処理ユニット）、ＰＬＡ…状態
制御部、ＰＲＩＥＮＣ…優先制御部、ＣＬＫＳＥＬ…ク
ロックセレクタ、ＴＢ１〜ＴＢ５…送信バッファ、ＥＣ
ＩＣ…エコーキャンセラ集積回路、ＥＸ…交換機、ＨＹ
Ｂ…ハイブリッド回路、ＴＤＧ…送信データ発生部、Ｆ
ＲＭ…フレーム組立部、ＤＤＵ…データ遅延部（送信デ
ータバッファ）、ＴＤＢ…送信データバッファ、ＡＤＤ
…加算器、ＲＸＩ…受信データ識別部、ＰＨＤ…位相検
出部、ＤＦＲＭ…フレーム分解部、ＢＣ…バッファ制御
部、Ｂ１〜Ｂ５…データバッファ、ＲＩ…入力レジス
タ、ＲＡ〜ＲＣ…演算レジスタ、ＭＵＬＴ…乗算器、Ａ
ＬＵ…算術論理演算器、ＡＣＣ…アキュムレータ、ＲＡ
Ｍ…ランダムアクセスメモリ、Ｄ１〜Ｄ５…データ遅延
バッファ、Ｚ-1…遅延回路、ＳＵＭ…総和器、ＭＸ１〜
ＭＸ４…乗算器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 見目 篤子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 武内 勇介 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 大門 一夫 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (8)
- 【請求項１】 送信データを所定のアナログ送信信号に
変換してハイブリッド回路を介して加入者線に送出する
送信部と、加入者線からハイブリッド回路を介して入力
されるアナログ受信信号をディジタル受信信号に変換す
る受信部と、上記受信部を介して得られるディジタル受
信信号から送信データに対応するエコー成分を除去する
エコーキャンセラ部と、上記送信部とエコーキャンセラ
部との間に設けられ、送信データを保持して遅延させる
ための送信データバッファとを含むことを特徴とする半
導体集積回路装置。 - 【請求項２】 上記半導体集積回路装置は、受信局から
の送信を停止した状態で上記送信データに対応するエコ
ーデータを抽出するための送信トレーニングモードと、
送信局及び受信局の双方から送信を行いつつアナログ受
信信号の最適位相を得るための送受信トレーニングモー
ドとを備え、上記送信データバッファは、上記送信トレ
ーニングモードにおいてシフトレジスタモードで送信デ
ータを伝達し、上記送受信トレーニングモードにおいて
ファーストインファーストアウトモードで送信データを
伝達する機能を持つものであることを特徴とする請求項
１の半導体集積回路装置 - 【請求項３】 上記送信データバッファは、上記送信ト
レーニングモードから送受信トレーニングモードへの切
り換え時において常に一定数の送信データを保持するも
のであることを特徴とする請求項２の半導体集積回路装
置。 - 【請求項４】 上記送信部には、上記送信データバッフ
ァに対応して送信データの遅延を行わせる遅延回路が設
けられるものであることを特徴とする請求項１、請求項
２、又は請求項３の半導体集積回路装置。 - 【請求項５】 上記送信データバッファ及び遅延回路
は、用途設定により入力データを実質的にスルーして出
力させる機能を合わせ持つようにされることを特徴とす
る請求項４の半導体集積回路装置。 - 【請求項６】 上記送信データバッファは、複数段から
なるフリップフロップ回路を用いたシフトレジスタから
構成され、ファーストインファーストアウトモードにお
いて書き込みが行われるときには、入力段フリップフロ
ップ回路から空き状態の全てのフリップフロップ回路に
順次同じ信号が書き込まれ、読み出しが行われるときに
は１ビットのシフト動作が行われて最終段のフリップフ
ロップ回路から出力信号が取り出されるものであること
を特徴とする請求項１、請求項２、請求項３、請求項４
又は請求項５の半導体集積回路装置。 - 【請求項７】 上記半導体集積回路装置は、通信終了時
において上記送信データバッファに保持される送信デー
タの数を記憶し、次の通信の上記送信トレーニングモー
ド及び送受信トレーニングモードに供するものであるこ
とを特徴とする請求項１、請求項２、請求項３、請求項
４、請求項５又は請求項６の半導体集積回路装置。 - 【請求項８】 上記半導体集積回路装置は、総合ディジ
タル通信網の加入者線回路に含まれるものであることを
特徴とする請求項１、請求項２、請求項３、請求項４、
請求項５、請求項６又は請求項７の半導体集積回路装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4087839A JPH05122106A (ja) | 1991-05-22 | 1992-03-11 | 半導体集積回路装置 |
| EP19920304043 EP0515057A3 (en) | 1991-05-22 | 1992-05-05 | Semiconductor integrated device for echo cancelling |
| US07/885,370 US5305379A (en) | 1991-05-22 | 1992-05-19 | Semiconductor integrated device |
| KR1019920008396A KR920022713A (ko) | 1991-05-22 | 1992-05-19 | 반도체 집적 회로 장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-146791 | 1991-05-22 | ||
| JP14679191 | 1991-05-22 | ||
| JP4087839A JPH05122106A (ja) | 1991-05-22 | 1992-03-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122106A true JPH05122106A (ja) | 1993-05-18 |
Family
ID=26429083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4087839A Pending JPH05122106A (ja) | 1991-05-22 | 1992-03-11 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5305379A (ja) |
| EP (1) | EP0515057A3 (ja) |
| JP (1) | JPH05122106A (ja) |
| KR (1) | KR920022713A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473600A (en) * | 1994-05-20 | 1995-12-05 | Sierra Semiconductor Corporation | Efficient data storage arrangement for far-end echo canceller |
| SE511055C2 (sv) * | 1997-11-03 | 1999-07-26 | Telia Ab | Förbättringar i samband med undertryckning av korthållseko |
| EP1111807A3 (en) * | 1999-12-03 | 2002-09-25 | Lucent Technologies Inc. | Line card apparatus and method for echo cancellation |
| US7095348B1 (en) | 2000-05-23 | 2006-08-22 | Marvell International Ltd. | Communication driver |
| US7433665B1 (en) | 2000-07-31 | 2008-10-07 | Marvell International Ltd. | Apparatus and method for converting single-ended signals to a differential signal, and transceiver employing same |
| US7312739B1 (en) * | 2000-05-23 | 2007-12-25 | Marvell International Ltd. | Communication driver |
| US6462688B1 (en) | 2000-12-18 | 2002-10-08 | Marvell International, Ltd. | Direct drive programmable high speed power digital-to-analog converter |
| US6775529B1 (en) | 2000-07-31 | 2004-08-10 | Marvell International Ltd. | Active resistive summer for a transformer hybrid |
| US7113121B1 (en) | 2000-05-23 | 2006-09-26 | Marvell International Ltd. | Communication driver |
| USRE41831E1 (en) | 2000-05-23 | 2010-10-19 | Marvell International Ltd. | Class B driver |
| US7280060B1 (en) | 2000-05-23 | 2007-10-09 | Marvell International Ltd. | Communication driver |
| US7194037B1 (en) | 2000-05-23 | 2007-03-20 | Marvell International Ltd. | Active replica transformer hybrid |
| US7606547B1 (en) | 2000-07-31 | 2009-10-20 | Marvell International Ltd. | Active resistance summer for a transformer hybrid |
| KR100502414B1 (ko) | 2002-11-22 | 2005-07-19 | 삼성전자주식회사 | 에이디에스엘 시스템의 에코 제거기 및 그것의 트레이닝방법 |
| US7298173B1 (en) | 2004-10-26 | 2007-11-20 | Marvell International Ltd. | Slew rate control circuit for small computer system interface (SCSI) differential driver |
| US7312662B1 (en) | 2005-08-09 | 2007-12-25 | Marvell International Ltd. | Cascode gain boosting system and method for a transmitter |
| US7577892B1 (en) | 2005-08-25 | 2009-08-18 | Marvell International Ltd | High speed iterative decoder |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046899B2 (ja) * | 1980-09-26 | 1985-10-18 | 日本電気株式会社 | 反響消去装置 |
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