JPH10135875A - エコーキャンセラ装置 - Google Patents
エコーキャンセラ装置Info
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- JPH10135875A JPH10135875A JP8285418A JP28541896A JPH10135875A JP H10135875 A JPH10135875 A JP H10135875A JP 8285418 A JP8285418 A JP 8285418A JP 28541896 A JP28541896 A JP 28541896A JP H10135875 A JPH10135875 A JP H10135875A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/20—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other
- H04B3/23—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other using a replica of transmitted signal in the time domain, e.g. echo cancellers
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【課題】 エコーキャンセラ装置において、受信クロッ
クと送信クロックのタイミングのずれによりデータスリ
ップが発生した場合にエコー消去を行う。 【解決手段】 受信クロックと送信クロックのタイミン
グのずれが蓄積された場合、ＦＩＦＯ１０１の巡回バッ
ファにより、受信入力信号のデータスリップを強制的に
発生させる。データスリップ検出回路１０３は、データ
スリップが検出されたことをエコーキャンセラのエコー
経路の適応修正部２０３に出力する。エコーキャンセラ
２０の適応修正部２０３では、データスリップ検出器１
０３の出力に従って受信入力信号のデータスリップが検
出されると、Ｈレジスタのインパルス応答にＮタップの
遅延を増加するように修正動作を行いエコー消去を行
う。
クと送信クロックのタイミングのずれによりデータスリ
ップが発生した場合にエコー消去を行う。 【解決手段】 受信クロックと送信クロックのタイミン
グのずれが蓄積された場合、ＦＩＦＯ１０１の巡回バッ
ファにより、受信入力信号のデータスリップを強制的に
発生させる。データスリップ検出回路１０３は、データ
スリップが検出されたことをエコーキャンセラのエコー
経路の適応修正部２０３に出力する。エコーキャンセラ
２０の適応修正部２０３では、データスリップ検出器１
０３の出力に従って受信入力信号のデータスリップが検
出されると、Ｈレジスタのインパルス応答にＮタップの
遅延を増加するように修正動作を行いエコー消去を行
う。
Description
【０００１】
【発明の属する技術分野】本発明はエコーキャンセラ装
置に関し、特に非同期な送受信クロックを補正するエコ
ーキャンセラ装置に関するものである。
置に関し、特に非同期な送受信クロックを補正するエコ
ーキャンセラ装置に関するものである。
【０００２】
【従来の技術】従来、この種のエコーキャンセラ装置
は、例えば特開平７−２０２７６７に示されるように、
受信系のクロックと送信系のクロックとが互いに非同期
のデジタル４線回線において、受信系タイミングと送信
系タイミングとの偏差を吸収して、受信系の信号を参照
信号として送信入力信号から近端エコー信号を消去する
ために用いられている。
は、例えば特開平７−２０２７６７に示されるように、
受信系のクロックと送信系のクロックとが互いに非同期
のデジタル４線回線において、受信系タイミングと送信
系タイミングとの偏差を吸収して、受信系の信号を参照
信号として送信入力信号から近端エコー信号を消去する
ために用いられている。
【０００３】図３は従来のエコーキャンセラ装置の一例
を示すブロック図である。エコーキャンセラ装置は、Ｆ
ＩＦＯ形式のメモリ（以下ＦＩＦＯと記述する）３１１
と、イネーブル信号を遅延させる遅延器３１２、アナロ
グ受信信号を得るためのＤ／Ａ変換器３１３、送信入力
信号をデジタル変換するＡ／Ｄ変換器３１４、エコーキ
ャンセラ３１５、選択回路３１６、及び固定データ発生
器３１７から構成されている。
を示すブロック図である。エコーキャンセラ装置は、Ｆ
ＩＦＯ形式のメモリ（以下ＦＩＦＯと記述する）３１１
と、イネーブル信号を遅延させる遅延器３１２、アナロ
グ受信信号を得るためのＤ／Ａ変換器３１３、送信入力
信号をデジタル変換するＡ／Ｄ変換器３１４、エコーキ
ャンセラ３１５、選択回路３１６、及び固定データ発生
器３１７から構成されている。
【０００４】ＦＩＦＯ３１１はデジタル受信データをそ
の受信クロックのタイミングで書き込み、送信クロック
のタイミングで読み出すことができる。さらに、イネー
ブル信号Ｅｎと遅延器３１２によって所定サンプリング
期間遅延された遅延イネーブル信号ＤＥｎとが入力し、
イネーブル信号Ｅｎの立ち上がりによってリセットされ
て受信データの書き込みが開始され、遅延イネーブル信
号ＤＥｎの立ち上がりによって読み出しが開始される。
の受信クロックのタイミングで書き込み、送信クロック
のタイミングで読み出すことができる。さらに、イネー
ブル信号Ｅｎと遅延器３１２によって所定サンプリング
期間遅延された遅延イネーブル信号ＤＥｎとが入力し、
イネーブル信号Ｅｎの立ち上がりによってリセットされ
て受信データの書き込みが開始され、遅延イネーブル信
号ＤＥｎの立ち上がりによって読み出しが開始される。
【０００５】イネーブル信号Ｅｎは受信データが有効か
無効かを示す制御信号である。例えば、送信側での音声
検出（音声レベル検出）を行って音声の有効または無効
を判断する。
無効かを示す制御信号である。例えば、送信側での音声
検出（音声レベル検出）を行って音声の有効または無効
を判断する。
【０００６】遅延器３１２によって所定サンプリング期
間遅延された遅延イネーブル信号ＤＥｎは選択回路３１
６に入力する。選択回路３１６は、遅延イネーブル信号
ＤＥｎに基づいて、ＦＩＦＯ３１１または固定データ発
生器３１７のいずれかの出力を選択する。
間遅延された遅延イネーブル信号ＤＥｎは選択回路３１
６に入力する。選択回路３１６は、遅延イネーブル信号
ＤＥｎに基づいて、ＦＩＦＯ３１１または固定データ発
生器３１７のいずれかの出力を選択する。
【０００７】固定データ発生器３１７は、無御信号レベ
ルの直流データを発生する回路である。Ｄ／Ａ回路３１
３は、選択回路３１６で選択された出力をアナログ変換
して受信出力として送出する。Ａ／Ｄ変換器は３１４、
送信入力信号を送信タイミングでデジタル変換してエコ
ーキャンセラに出力する。
ルの直流データを発生する回路である。Ｄ／Ａ回路３１
３は、選択回路３１６で選択された出力をアナログ変換
して受信出力として送出する。Ａ／Ｄ変換器は３１４、
送信入力信号を送信タイミングでデジタル変換してエコ
ーキャンセラに出力する。
【０００８】エコーキャンセラ３１５は、選択回路３１
６の出力を参照信号として入力する。従ってＦＩＦＯ３
１１から送信タイミングで読み出された受信データを参
照信号として入力し、Ａ／Ｄ変換器から出力されるデジ
タル送信データからエコー成分を除去して送信データを
送出する。
６の出力を参照信号として入力する。従ってＦＩＦＯ３
１１から送信タイミングで読み出された受信データを参
照信号として入力し、Ａ／Ｄ変換器から出力されるデジ
タル送信データからエコー成分を除去して送信データを
送出する。
【０００９】次に動作を説明する。先ずイネーブル信号
Ｅｎが音声無効期間にある場合、遅延イネーブル信号Ｄ
Ｅｎも音声無効期間にあるため、選択回路３１６は固定
データ発生器３１７から出力される直流データを選択し
てＤ／Ａ変換器３１３へ出力する。次に、イネーブル信
号Ｅｎが音声有効期間に入るとイネーブル信号Ｅｎの立
ち上がりに同期してＦＩＦＯ３１１が初期化され、受信
データが受信タイミングに従ってＦＩＦＯ３１１に書き
込まれる。
Ｅｎが音声無効期間にある場合、遅延イネーブル信号Ｄ
Ｅｎも音声無効期間にあるため、選択回路３１６は固定
データ発生器３１７から出力される直流データを選択し
てＤ／Ａ変換器３１３へ出力する。次に、イネーブル信
号Ｅｎが音声有効期間に入るとイネーブル信号Ｅｎの立
ち上がりに同期してＦＩＦＯ３１１が初期化され、受信
データが受信タイミングに従ってＦＩＦＯ３１１に書き
込まれる。
【００１０】一方、遅延イネーブル信号ＤＥｎが音声有
効区間に入ると、ＦＩＦＯ３１１は受信データの書き込
み動作と並行して、先に書き込まれた受信データの読み
出しを送信データタイミングに従って行われ、遅延イネ
ーブル信号ＤＥｎが音声有効区間にある間継続する。
効区間に入ると、ＦＩＦＯ３１１は受信データの書き込
み動作と並行して、先に書き込まれた受信データの読み
出しを送信データタイミングに従って行われ、遅延イネ
ーブル信号ＤＥｎが音声有効区間にある間継続する。
【００１１】このように送信クロックのタイミングに従
って読み出された受信データは、Ｄ／Ａ変換器３１３に
よってアナログ信号に変換されて送出される。また、こ
の受信データは参照信号として、エコーキャンセラ３１
５はデジタル送信データからエコー成分を除去する。
って読み出された受信データは、Ｄ／Ａ変換器３１３に
よってアナログ信号に変換されて送出される。また、こ
の受信データは参照信号として、エコーキャンセラ３１
５はデジタル送信データからエコー成分を除去する。
【００１２】続いて、遅延イネーブル信号ＤＥｎが音声
無効期間に入ると、選択回路３１６はＦＩＦＯ３１１か
ら固定データ発生器３１７に再度切り替え、ＦＩＦＯ３
１１からの出力を停止して、固定データ発生器３１７か
らの直流データ出力をＤ／Ａ変換器に出力する。
無効期間に入ると、選択回路３１６はＦＩＦＯ３１１か
ら固定データ発生器３１７に再度切り替え、ＦＩＦＯ３
１１からの出力を停止して、固定データ発生器３１７か
らの直流データ出力をＤ／Ａ変換器に出力する。
【００１３】このようにイネーブル信号Ｅｎと遅延イネ
ーブル信号ＤＥｎを用いてＦＩＦＯの書き込み及び読み
出し動作を制御する事でＦＩＦＯ３１１に対する受信デ
ータの書き込みタイミング（受信タイミング）と読み出
しタイミング（送信タイミング）とが非同期であって
も、そのタイミングのずれを吸収することが可能とな
る。
ーブル信号ＤＥｎを用いてＦＩＦＯの書き込み及び読み
出し動作を制御する事でＦＩＦＯ３１１に対する受信デ
ータの書き込みタイミング（受信タイミング）と読み出
しタイミング（送信タイミング）とが非同期であって
も、そのタイミングのずれを吸収することが可能とな
る。
【００１４】
【発明が解決しようとする課題】上記した従来技術で
は、受信入力信号に一定レベル以上の背景ノイズなどの
有音信号が含まれ長時間音声有効期間と判断された場
合、ＦＩＦＯの容量限界を越えるために、受信クロック
のタイミングによる受信入力信号の書き込みと送信クロ
ックによる読み出しの正常動作が補償されないので、受
信入力信号の音声有効期間が長時間継続されると、受信
クロックと送信クロックのタイミングのずれが蓄積さ
れ、タイミングのずれを吸収することが不可能となる。
は、受信入力信号に一定レベル以上の背景ノイズなどの
有音信号が含まれ長時間音声有効期間と判断された場
合、ＦＩＦＯの容量限界を越えるために、受信クロック
のタイミングによる受信入力信号の書き込みと送信クロ
ックによる読み出しの正常動作が補償されないので、受
信入力信号の音声有効期間が長時間継続されると、受信
クロックと送信クロックのタイミングのずれが蓄積さ
れ、タイミングのずれを吸収することが不可能となる。
【００１５】又、音声有効期間から音声無効期間に遷移
することで、エコーキャンセラに見かけ上エコー経路の
変動が起こるため、音声有効期間から音声無効期間に遷
移することにより、受信入力信号にデータスリップが発
生して、エコーキャンセラのエコー推定動作が乱れ一時
的にエコー消去されない。
することで、エコーキャンセラに見かけ上エコー経路の
変動が起こるため、音声有効期間から音声無効期間に遷
移することにより、受信入力信号にデータスリップが発
生して、エコーキャンセラのエコー推定動作が乱れ一時
的にエコー消去されない。
【００１６】本発明の目的は、受信クロックと送信クロ
ックのタイミングのずれの蓄積によりデータスリップが
発生した場合にエコー消去を行うエコーキャンセラ装置
を提供することにある。
ックのタイミングのずれの蓄積によりデータスリップが
発生した場合にエコー消去を行うエコーキャンセラ装置
を提供することにある。
【００１７】
【課題を解決するための手段】本発明によれば、受信ク
ロックと送信クロックが非同期な４線回線経路におい
て、受信入力信号を、受信クロックのタイミングで書き
込み、送信クロックのタイミングで読み出すことによ
り、前記受信クロックのタイミングと前記送信クロック
のタイミングのずれの蓄積を吸収し、このタイミングの
ずれが蓄積される最大容量を越えた場合、前記受信入力
信号のデータスリップが発生したことを示すデータスリ
ップ認識信号を送出するフレームアライナ回路と、前記
受信入力信号を参照入力信号として入力すると共に、前
記受信入力信号のデータスリップが発生した場合に出力
される前記データスリップ認識信号を入力したとき、前
記入力信号に含まれるエコー成分を推定してそのエコー
成分の除去を行って、送信入力信号からデータスリップ
時のエコー信号を消去するエコーキャンセラを具備して
構成されていることを特徴とするエコーキャンセラ装置
が得られる。
ロックと送信クロックが非同期な４線回線経路におい
て、受信入力信号を、受信クロックのタイミングで書き
込み、送信クロックのタイミングで読み出すことによ
り、前記受信クロックのタイミングと前記送信クロック
のタイミングのずれの蓄積を吸収し、このタイミングの
ずれが蓄積される最大容量を越えた場合、前記受信入力
信号のデータスリップが発生したことを示すデータスリ
ップ認識信号を送出するフレームアライナ回路と、前記
受信入力信号を参照入力信号として入力すると共に、前
記受信入力信号のデータスリップが発生した場合に出力
される前記データスリップ認識信号を入力したとき、前
記入力信号に含まれるエコー成分を推定してそのエコー
成分の除去を行って、送信入力信号からデータスリップ
時のエコー信号を消去するエコーキャンセラを具備して
構成されていることを特徴とするエコーキャンセラ装置
が得られる。
【００１８】さらに、本発明によれば、前記フレームア
ライナ回路は、受信クロックのタイミングにより書き込
み動作を行い、送信クロックのタイミングで読み出し動
作を行い、前記受信クロックのタイミングと前記送信ク
ロックのタイミングのずれの蓄積を吸収し、タイミング
のずれが蓄積される最大容量を越えた場合、受信入力信
号のデータスリップを強制的に発生させると共に、前記
受信入力信号を参照入力信号として出力するバッファメ
モリと、該バッファメモリの書き込み／読み出しアドレ
スを指示するデータポインタと、受信入力信号のデータ
スリップを検出するデータスリップ検出器を具備して構
成されたことを特徴とするエコーキャンセラ装置が得ら
れる。
ライナ回路は、受信クロックのタイミングにより書き込
み動作を行い、送信クロックのタイミングで読み出し動
作を行い、前記受信クロックのタイミングと前記送信ク
ロックのタイミングのずれの蓄積を吸収し、タイミング
のずれが蓄積される最大容量を越えた場合、受信入力信
号のデータスリップを強制的に発生させると共に、前記
受信入力信号を参照入力信号として出力するバッファメ
モリと、該バッファメモリの書き込み／読み出しアドレ
スを指示するデータポインタと、受信入力信号のデータ
スリップを検出するデータスリップ検出器を具備して構
成されたことを特徴とするエコーキャンセラ装置が得ら
れる。
【００１９】さらに、本発明によれば、前記エコーキャ
ンセラは、前記参照入力信号を格納する第１のレジスタ
と、エコー経路のインパルス応答を推定する第２のレジ
スタと、前記データスリップ検出器からのデータスリッ
プの監視を行い、データスリップが検出されたら前記第
２のレジスタのインパルス応答にＮ（Ｎは前記バッファ
メモリを構成するメモリの数）タップ分の遅延を増加す
るように修正動作を行わせる適応修正部と、前記第１の
レジスタと前記第２のレジスタの出力の畳込み演算を行
う演算器を具備して構成されたことを特徴とするエコー
キャンセラ装置が得られる。
ンセラは、前記参照入力信号を格納する第１のレジスタ
と、エコー経路のインパルス応答を推定する第２のレジ
スタと、前記データスリップ検出器からのデータスリッ
プの監視を行い、データスリップが検出されたら前記第
２のレジスタのインパルス応答にＮ（Ｎは前記バッファ
メモリを構成するメモリの数）タップ分の遅延を増加す
るように修正動作を行わせる適応修正部と、前記第１の
レジスタと前記第２のレジスタの出力の畳込み演算を行
う演算器を具備して構成されたことを特徴とするエコー
キャンセラ装置が得られる。
【００２０】
【作用】ずれを吸収する手段により、受信入力信号を受
信クロックのタイミングで書き込み、送信クロックのタ
イミングで読み出すことでタイミングのずれを補正す
る。ずれを吸収する手段の容量を超えてタイミングのず
れが蓄積した場合、受信入力信号にデータスリップを強
制的に発生させる。このとき受信入力信号のデータスリ
ップの検出手段により、このデータスリップが検出され
るとエコー経路の修正手段に伝えられ、推定エコー経路
の修正が行われる。このため受信入力信号のデータスリ
ップ発生時にエコー消去を行うことができる。
信クロックのタイミングで書き込み、送信クロックのタ
イミングで読み出すことでタイミングのずれを補正す
る。ずれを吸収する手段の容量を超えてタイミングのず
れが蓄積した場合、受信入力信号にデータスリップを強
制的に発生させる。このとき受信入力信号のデータスリ
ップの検出手段により、このデータスリップが検出され
るとエコー経路の修正手段に伝えられ、推定エコー経路
の修正が行われる。このため受信入力信号のデータスリ
ップ発生時にエコー消去を行うことができる。
【００２１】
【発明の実施の形態】次に本発明の実施の形態について
図を参照して説明する。図１を参照すると、エコーキャ
ンセラ装置は、受信入力信号を受信クロックのタイミン
グ（ＲＣＬＫ）で書き込み、送信クロックのタイミング
（ＳＣＬＫ）で読み出すフレームアライナ回路１０を有
している。フレームアライナ回路１０は、送信クロック
のタイミングで読み出された受信入力信号をエコーキャ
ンセラ２０へ出力する。さらにフレームアライナ回路１
０は、受信入力信号のデータスリップが発生したことを
示す信号をエコーキャンセラ２０に出力する。
図を参照して説明する。図１を参照すると、エコーキャ
ンセラ装置は、受信入力信号を受信クロックのタイミン
グ（ＲＣＬＫ）で書き込み、送信クロックのタイミング
（ＳＣＬＫ）で読み出すフレームアライナ回路１０を有
している。フレームアライナ回路１０は、送信クロック
のタイミングで読み出された受信入力信号をエコーキャ
ンセラ２０へ出力する。さらにフレームアライナ回路１
０は、受信入力信号のデータスリップが発生したことを
示す信号をエコーキャンセラ２０に出力する。
【００２２】エコーキャンセラ２０は、フレームアライ
ナ回路１０から出力された受信入力信号を参照入力信号
として、送信入力信号に含まれるエコー成分を推定して
エコー信号（疑似エコー信号）を生成、加算器３０に出
力する。加算器３０では、エコー信号（真のエコー信
号）を含む送信入力信号からエコーキャンセラ２０から
出力されたエコー信号（疑似エコー信号）を差し引い
て、エコー成分の除去を行い送出する。
ナ回路１０から出力された受信入力信号を参照入力信号
として、送信入力信号に含まれるエコー成分を推定して
エコー信号（疑似エコー信号）を生成、加算器３０に出
力する。加算器３０では、エコー信号（真のエコー信
号）を含む送信入力信号からエコーキャンセラ２０から
出力されたエコー信号（疑似エコー信号）を差し引い
て、エコー成分の除去を行い送出する。
【００２３】次にフレームアライナ回路１０とエコーキ
ャンセラ２０の詳細な構成について説明する。フレーム
アライナ回路１０は、ＦＩＦＯメモリ１０１とメモリの
書き込み・読み出しアドレスを指示する入出力データポ
インタ１０２と各々のデータポインタから受信入力信号
のデータスリップを検出するデータスリップ検出回路１
０３の組み合わせにより実現される。さらに入出力デー
タポインタ１０２はリングカウント動作を行うことによ
り、ＦＩＦＯメモリ１０１の書き込みと読み出しが巡回
バッファ形式で実現される。
ャンセラ２０の詳細な構成について説明する。フレーム
アライナ回路１０は、ＦＩＦＯメモリ１０１とメモリの
書き込み・読み出しアドレスを指示する入出力データポ
インタ１０２と各々のデータポインタから受信入力信号
のデータスリップを検出するデータスリップ検出回路１
０３の組み合わせにより実現される。さらに入出力デー
タポインタ１０２はリングカウント動作を行うことによ
り、ＦＩＦＯメモリ１０１の書き込みと読み出しが巡回
バッファ形式で実現される。
【００２４】エコーキャンセラ２０は、参照入力信号を
格納するＸレジスタ２０１とエコー経路のインパルス応
答を推定したＨレジスタ２０２とＨレジスタ２０２の修
正を行う適応修正部２０３とＸレジスタ２０１とＨレジ
スタ２０２の畳み込み演算を行う演算器２０４の組み合
わせにより実現される。適応修正部２０３は加算器３０
の出力後の送信出力信号とフレームアライナ回路１０の
出力である受信入力信号からＨレジスタの適応修正を行
う。さらに適応修正部２０３は、フレームアライナ回路
１０の受信入力信号のデータスリップ検出回路１０３の
出力信号を入力する。
格納するＸレジスタ２０１とエコー経路のインパルス応
答を推定したＨレジスタ２０２とＨレジスタ２０２の修
正を行う適応修正部２０３とＸレジスタ２０１とＨレジ
スタ２０２の畳み込み演算を行う演算器２０４の組み合
わせにより実現される。適応修正部２０３は加算器３０
の出力後の送信出力信号とフレームアライナ回路１０の
出力である受信入力信号からＨレジスタの適応修正を行
う。さらに適応修正部２０３は、フレームアライナ回路
１０の受信入力信号のデータスリップ検出回路１０３の
出力信号を入力する。
【００２５】次に図１の動作について、図１を参照して
説明する。フレームアライナ回路１０は、受信クロック
と送信クロックに同期してＦＩＦＯメモリ１０１の受信
入力信号の書き込み・読み出し動作を行う。受信クロッ
クと送信クロックが同期している場合、ＦＩＦＯメモリ
１０１の入出力データポインタ１０２は、同一のタイミ
ングによりリングカウント動作するため、書き込みと読
み出しアドレスは互いに同一番地を指示しながら巡回す
る。
説明する。フレームアライナ回路１０は、受信クロック
と送信クロックに同期してＦＩＦＯメモリ１０１の受信
入力信号の書き込み・読み出し動作を行う。受信クロッ
クと送信クロックが同期している場合、ＦＩＦＯメモリ
１０１の入出力データポインタ１０２は、同一のタイミ
ングによりリングカウント動作するため、書き込みと読
み出しアドレスは互いに同一番地を指示しながら巡回す
る。
【００２６】一方、受信クロックと送信クロックが非同
期な場合、ＦＩＦＯメモリ１０１は受信クロックのタイ
ミングにより書き込み動作を行い、送信クロックのタイ
ミングにより読み出し動作を行うことでタイミングのず
れを吸収する。また、受信クロックと送信クロックのタ
イミングのずれが蓄積する場合、例えば受信クロックが
送信クロックに対して相対的に速い場合、ＦＩＦＯメモ
リ１０１は、最大容量（Ｎサンプル）までのずれの蓄積
を吸収することができる。すなわち、ＦＩＦＯメモリ１
０１にタイミングのずれが蓄積することにより、ＦＩＦ
Ｏメモリ１０１の入出力データポインタは、入力データ
ポインタ（ＤＰ２）が出力データポインタ（ＤＰ１）よ
り速いタイミングでカウント動作するため、相対的にデ
ータポインタにずれを生じる。仮に出力データポインタ
（ＤＰ１）のアドレスがｉ番地を指示しているとする
と、入力データポインタ（ＤＰ２）は最大ｉ−１番地ま
で、リングカウント動作することにより、ずれの蓄積を
最大Ｎサンプル吸収することができる。
期な場合、ＦＩＦＯメモリ１０１は受信クロックのタイ
ミングにより書き込み動作を行い、送信クロックのタイ
ミングにより読み出し動作を行うことでタイミングのず
れを吸収する。また、受信クロックと送信クロックのタ
イミングのずれが蓄積する場合、例えば受信クロックが
送信クロックに対して相対的に速い場合、ＦＩＦＯメモ
リ１０１は、最大容量（Ｎサンプル）までのずれの蓄積
を吸収することができる。すなわち、ＦＩＦＯメモリ１
０１にタイミングのずれが蓄積することにより、ＦＩＦ
Ｏメモリ１０１の入出力データポインタは、入力データ
ポインタ（ＤＰ２）が出力データポインタ（ＤＰ１）よ
り速いタイミングでカウント動作するため、相対的にデ
ータポインタにずれを生じる。仮に出力データポインタ
（ＤＰ１）のアドレスがｉ番地を指示しているとする
と、入力データポインタ（ＤＰ２）は最大ｉ−１番地ま
で、リングカウント動作することにより、ずれの蓄積を
最大Ｎサンプル吸収することができる。
【００２７】次に受信クロックと送信クロックのタイミ
ングのずれが蓄積される最大容量を超えた場合、ＦＩＦ
Ｏメモリ１０１の巡回バッファにより、受信入力信号の
データスリップを強制的に発生させる。仮に出力データ
ポインタのアドレスがｉ番地を指示しているとすると、
出力データポインタは、上述したずれ吸収の最大容量で
あるｉ−１番地を超えてｉ番地を指示することでＮサン
プル前の受信入力信号のデータスリップを発生させる。
ングのずれが蓄積される最大容量を超えた場合、ＦＩＦ
Ｏメモリ１０１の巡回バッファにより、受信入力信号の
データスリップを強制的に発生させる。仮に出力データ
ポインタのアドレスがｉ番地を指示しているとすると、
出力データポインタは、上述したずれ吸収の最大容量で
あるｉ−１番地を超えてｉ番地を指示することでＮサン
プル前の受信入力信号のデータスリップを発生させる。
【００２８】受信入力信号のデータスリップにより、エ
コーキャンセラ２０は見かけ上エコー経路にＮサンプル
の遅延が増加したことになるため、受信入力信号のデー
タスリップの検出器１０３は、データスリップが検出さ
れたことをエコーキャンセラのエコー経路の適応修正部
２０３に出力する。
コーキャンセラ２０は見かけ上エコー経路にＮサンプル
の遅延が増加したことになるため、受信入力信号のデー
タスリップの検出器１０３は、データスリップが検出さ
れたことをエコーキャンセラのエコー経路の適応修正部
２０３に出力する。
【００２９】エコーキャンセラ２０は、フレームアライ
ナ回路１０のＦＩＦＯメモリ１０１から送信クロックの
タイミングに従い読み出した受信入力信号を参照入力信
号として、送信入力信号に含まれるエコー成分を除去す
る。また適応修正部２０３では、データスリップ検出回
路１０３の出力に従って、受信入力信号のデータスリッ
プが検出されると、Ｈレジスタのインパルス応答にＮタ
ップの遅延を増加するように修正動作を行い、データス
リップ時のエコー消去を行う。
ナ回路１０のＦＩＦＯメモリ１０１から送信クロックの
タイミングに従い読み出した受信入力信号を参照入力信
号として、送信入力信号に含まれるエコー成分を除去す
る。また適応修正部２０３では、データスリップ検出回
路１０３の出力に従って、受信入力信号のデータスリッ
プが検出されると、Ｈレジスタのインパルス応答にＮタ
ップの遅延を増加するように修正動作を行い、データス
リップ時のエコー消去を行う。
【００３０】
【発明の効果】本発明によれば、データスリップが発生
した瞬間にデータスリップした時間を増加するようにエ
コー修正動作を行うため、データスリップが発生したと
きにエコーキャンセラのエコー消去を可能にする。
した瞬間にデータスリップした時間を増加するようにエ
コー修正動作を行うため、データスリップが発生したと
きにエコーキャンセラのエコー消去を可能にする。
【００３１】又、本発明によれば、フレームアライナ回
路を巡回バッファ形式のＦＩＦＯメモリで実現し、強制
的にデータスリップを発生させてそのデータスリップを
検出しているため、受信クロックと送信クロックのタイ
ミングのずれによるデータスリップをエコーキャンセラ
が認識することができる。
路を巡回バッファ形式のＦＩＦＯメモリで実現し、強制
的にデータスリップを発生させてそのデータスリップを
検出しているため、受信クロックと送信クロックのタイ
ミングのずれによるデータスリップをエコーキャンセラ
が認識することができる。
【図１】本発明のエコーキャンセラ装置の一実施の形態
をを示すブロック図である。
をを示すブロック図である。
【図２】図１のＦＩＦＯメモリの詳細なブロック図であ
る。
る。
【図３】従来のエコーキャンセラ装置の構成を示すブロ
ック図である。
ック図である。
１０ フレームアライナ回路 ２０ エコーキャンセラ １０１ ＦＩＦＯメモリ １０２ 入出力データポインタ １０３ データスリップ検出回路 ２０１ Ｘレジスタ ２０２ Ｈレジスタ ２０３ 適応修正部 ２０４ 演算器
Claims (3)
- 【請求項１】 受信クロックと送信クロックが非同期な
４線回線経路において、受信入力信号を、受信クロック
のタイミングで書き込み、送信クロックのタイミングで
読み出すことにより、前記受信クロックのタイミングと
前記送信クロックのタイミングのずれの蓄積を吸収し、
このタイミングのずれが蓄積される最大容量を越えた場
合、前記受信入力信号のデータスリップが発生したこと
を示すデータスリップ認識信号を送出するフレームアラ
イナ回路と、前記受信入力信号を参照入力信号として入
力すると共に、前記受信入力信号のデータスリップが発
生した場合に出力される前記データスリップ認識信号を
入力したとき、前記入力信号に含まれるエコー成分を推
定してそのエコー成分の除去を行って、送信入力信号か
らデータスリップ時のエコー信号を消去するエコーキャ
ンセラを具備して構成されていることを特徴とするエコ
ーキャンセラ装置。 - 【請求項２】 前記フレームアライナ回路は、受信クロ
ックのタイミングにより書き込み動作を行い、送信クロ
ックのタイミングで読み出し動作を行い、前記受信クロ
ックのタイミングと前記送信クロックのタイミングのず
れの蓄積を吸収し、タイミングのずれが蓄積される最大
容量を越えた場合、受信入力信号のデータスリップを強
制的に発生させると共に、前記受信入力信号を参照入力
信号として出力するバッファメモリと、該バッファメモ
リの書き込み／読み出しアドレスを指示するデータポイ
ンタと、受信入力信号のデータスリップを検出するデー
タスリップ検出器を具備して構成されたことを特徴とす
る請求項１記載のエコーキャンセラ装置。 - 【請求項３】 前記エコーキャンセラは、前記参照入力
信号を格納する第１のレジスタと、エコー経路のインパ
ルス応答を推定する第２のレジスタと、前記データスリ
ップ検出器からのデータスリップの監視を行い、データ
スリップが検出されたら前記第２のレジスタのインパル
ス応答にＮ（Ｎは前記バッファメモリを構成するメモリ
の数）タップ分の遅延を増加するように修正動作を行わ
せる適応修正部と、前記第１のレジスタと前記第２のレ
ジスタの出力の畳込み演算を行う演算器を具備して構成
されたことを特徴とする請求項２記載のエコーキャンセ
ラ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8285418A JPH10135875A (ja) | 1996-10-28 | 1996-10-28 | エコーキャンセラ装置 |
| US08/940,381 US6064733A (en) | 1996-10-28 | 1997-09-30 | Echo canceller apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8285418A JPH10135875A (ja) | 1996-10-28 | 1996-10-28 | エコーキャンセラ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135875A true JPH10135875A (ja) | 1998-05-22 |
Family
ID=17691270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8285418A Pending JPH10135875A (ja) | 1996-10-28 | 1996-10-28 | エコーキャンセラ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6064733A (ja) |
| JP (1) | JPH10135875A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020021693A1 (en) * | 1998-05-01 | 2002-02-21 | At&T Corp. | Sharing of voice-switched network and internet resources for intelligent session processing |
| US6563802B2 (en) * | 1998-06-22 | 2003-05-13 | Intel Corporation | Echo cancellation with dynamic latency adjustment |
| US7711108B2 (en) * | 2005-03-03 | 2010-05-04 | Mindspeed Technologies, Inc. | Fast echo canceller reconvergence after TDM slips and echo level changes |
| US8077642B2 (en) * | 2007-12-28 | 2011-12-13 | Intel Corporation | Methods and apparatus for signal echo cancellation and transmitter calibration in full duplex systems |
| US8462193B1 (en) * | 2010-01-08 | 2013-06-11 | Polycom, Inc. | Method and system for processing audio signals |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| NZ214905A (en) * | 1985-01-29 | 1988-09-29 | British Telecomm | Noise cancellation by adaptive filter compensates for timing variations |
| JPS62171329A (ja) * | 1986-01-24 | 1987-07-28 | Nec Corp | エコ−消去方式 |
| US4742510A (en) * | 1986-04-04 | 1988-05-03 | Massachusetts Institute Of Technology | Near and far echo canceller for data communications |
| US4970715A (en) * | 1987-03-27 | 1990-11-13 | Universal Data Systems, Inc. | Modem with improved remote echo location and cancellation |
| US4813073A (en) * | 1987-07-02 | 1989-03-14 | Codex Corporation | Echo cancellation |
| JPH0752860B2 (ja) * | 1987-11-06 | 1995-06-05 | 日本電気株式会社 | エコー除去装置 |
| JPH02143614A (ja) * | 1988-11-25 | 1990-06-01 | Nec Corp | エコー除去型伝送装置 |
| JPH0671222B2 (ja) * | 1988-11-25 | 1994-09-07 | 日本電気株式会社 | エコー除去型伝送装置 |
| JP2513015B2 (ja) * | 1989-01-31 | 1996-07-03 | 日本電気株式会社 | エコ―除去装置 |
| JPH02288426A (ja) * | 1989-04-28 | 1990-11-28 | Nec Corp | ディジタル情報伝送装置のエコー除去装置 |
| JPH02288427A (ja) * | 1989-04-28 | 1990-11-28 | Nec Corp | ディジタル情報伝送装置のエコー除去装置 |
| FR2650717B1 (fr) * | 1989-08-02 | 1991-10-04 | Alcatel Business Systems | Transmetteur numerique synchrone |
| US5113395A (en) * | 1989-09-14 | 1992-05-12 | Nec Corporation | Frame phase aligning system using a buffer memory with a reduced capacity |
| US5481564A (en) * | 1990-07-20 | 1996-01-02 | Fujitsu Limited | Received data adjusting device |
| JP2845644B2 (ja) * | 1991-08-05 | 1999-01-13 | 日本電気株式会社 | 回線スリップ対応型エコーキャンセラ |
| JP2842363B2 (ja) * | 1996-03-13 | 1999-01-06 | 日本電気株式会社 | エコーキャンセラ装置 |
-
1996
- 1996-10-28 JP JP8285418A patent/JPH10135875A/ja active Pending
-
1997
- 1997-09-30 US US08/940,381 patent/US6064733A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6064733A (en) | 2000-05-16 |
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