JPH0512237A - 階層化処理回路およびそれを利用したコンピユータ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】高速処理回路に含まれていない処理機能を高速
化する。 【構成】高速処理回路が高速プログラマブル回路(290)
で形成されており、低速処理回路に包有された回路セグ
メントにおける処理機能の実行頻度が高速プログラマブ
ル回路(290) に包有された回路セグメント(291A,291B)
における処理機能の実行頻度よりも大きくなったとき、
実行頻度の大きい低速処理回路(2 80) の回路セグメント
(281A 〜281D) の処理機能と同一の処理機能をなすよう
高速プログラマブル回路(290) に包有された少なくとも
１つの回路セグメント(291A,291B) の処理機能を自動的
に変更する。 【効果】高速処理回路の回路セグメントの処理機能を自
動的に実行頻度の高い処理機能に変更でき、ひいてはユ
ーザによって異なる処理機能の高速化要求を共通回路で
広汎かつ廉価に実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の目的】

【０００２】

【産業上の利用分野】本発明は、低速処理回路および高
速処理回路を包有する階層化処理回路およびそれを利用
したコンピュータに関し、特に、少なくとも高速処理回
路が高速プログラマブル回路で形成されており、低速処
理回路に包有された回路セグメントにおける処理機能の
実行頻度が高速プログラマブル回路に包有された回路セ
グメントにおける処理機能の実行頻度よりも大きくなっ
たとき、実行頻度の大きい低速処理回路の回路セグメン
トの処理機能と同一の処理機能をなすよう高速プログラ
マブル回路に包有された少なくとも１つの回路セグメン
トを自動的に変更してなる階層化処理回路およびそれを
利用したコンピュータに関するものである。

【０００３】

【従来の技術】従来、この種の階層化処理回路およびそ
れを利用したコンピュータとしては、高速動作する回路
素子 (たとえばガリウムヒ素集積回路)で形成された少
なくとも１つの回路セグメントをもつ高速処理回路と低
速動作する回路素子 (たとえばシリコン製のCMOS集積回
路) で形成された少なくとも１つの回路セグメントをも
つ低速処理回路とが互いに異なる役割分担（すなわち処
理機能）を固定的になすものが提案されていた。

【０００４】

【解決すべき問題点】しかしながら、従来の階層化処理
回路およびそれを利用したコンピュータでは、高速処理
回路と低速処理回路とが互いに異なる処理機能を固定的
に分担しているに過ぎなかったので、(i) 高速処理回路
に含まれていない処理機能を高速化することができない
欠点があり、ひいては(ii)回路全体を高速動作する回路
素子で形成しない限り、多種多様のユーザの高速処理要
求に応えることができない欠点があり、結果的に(iii)
高速処理回路に含まれていない処理機能を高速化しよう
とする場合、高速動作する回路素子の使用に伴ない価格
が過度に高騰してしまう欠点があった。

【０００５】そこで、本発明は、これらの欠点を除去す
る目的で、高速処理回路が高速プログラマブル回路で形
成されており、低速処理回路に包有された回路セグメン
トにおける処理機能の実行頻度が高速プログラマブル回
路に包有された回路セグメントにおける処理機能の実行
頻度よりも大きくなったとき、実行頻度の大きい低速処
理回路の回路セグメントの処理機能と同一の処理機能を
なすよう高速プログラマブル回路に包有された少なくと
も１つの回路セグメントを自動的に変更してなる階層化
処理回路およびそれを利用したコンピュータを提供せん
とするものである。

【０００６】

【発明の構成】

【０００７】

【問題点の解決手段】本発明により提供される問題点の
第１の解決手段は、「低速処理回路と高速処理回路とを
含む階層化処理回路において、(a) 低速動作する回路素
子によって形成され所望の処理機能をなすよう構築可能
とされた複数の回路セグメントを包有しており、低速処
理回路として機能する低速プログラマブル回路(180)
と、(b) 高速動作する回路素子によって形成され所望の
処理機能をなすよう構築可能とされた少なくとも１つの
回路セグメントを包有しており、高速処理回路として機
能する高速プログラマブル回路(190) と、(c) 低速プロ
グラマブル回路(180) に包有された回路セグメントにお
ける処理機能の実行頻度と高速プログラマブル回路(19
0) に包有された回路セグメントにおける処理機能の実
行頻度とを計測しており、低速プログラマブル回路(18
0) に包有された回路セグメントにおける処理機能の実
行頻度が高速プログラマブル回路(190) に包有された回
路セグメントにおける処理機能の実行頻度よりも大きく
なったとき、実行頻度の大きい低速プログラマブル回路
(180) の少なくとも１つの回路セグメントの処理機能と
同一の処理機能をなすよう高速プログラマブル回路(19
0) の少なくとも１つの回路セグメントにおける処理機
能を自動的に変更するための回路管理装置(160) とを備
えてなることを特徴とする階層化処理回路」である。

【０００８】本発明により提供される問題点の第２の解
決手段は、「低速処理回路および高速処理回路とを含む
階層化処理回路を中央処理装置が備えるコンピュータに
おいて、中央処理装置が、(a) 低速動作する回路素子に
よって形成され所望の処理機能をなすよう構築可能とさ
れた複数の回路セグメントを包有しており、低速処理回
路として機能する低速プログラマブル回路(180) と、
(b) 高速動作する回路素子によって形成され所望の処理
機能をなすよう構築可能とされた少なくとも１つの回路
セグメントを包有しており、高速処理回路として機能す
る高速プログラマブル回路(190) と、(c) 低速プログラ
マブル回路(180) に包有された回路セグメントにおける
処理機能の実行頻度と高速プログラマブル回路(190) に
包有された回路セグメントにおける処理機能の実行頻度
とを計測しており、低速プログラマブル回路(180) に包
有された回路セグメントにおける処理機能の実行頻度が
高速プログラマブル回路(190) に包有された回路セグメ
ントにおける処理機能の実行頻度よりも大きくなったと
き、実行頻度の大きい低速プログラマブル回路(180) の
少なくとも１つの回路セグメントの処理機能と同一の処
理機能をなすよう高速プログラマブル回路(190) の少な
くとも１つの回路セグメントにおける処理機能を自動的
に変更するための回路管理装置(160) と、(d) 回路管理
装置(160) を介して低速プログラマブル回路(180) の回
路セグメントもしくは高速プログラマブル回路(190) の
回路セグメントに対して未処理データを与え、かつ回路
管理装置(160) を介して低速プログラマブル回路(180)
の回路セグメントもしくは高速プログラマブル回路(19
0) の回路セグメントから既処理データを受け取り、か
つ回路管理装置(160) に対し未処理データを処理すべき
命令および制御タイミング信号を与えるための制御装置
(150) とを備えてなることを特徴とするコンピュータ」
である。

【０００９】本発明により提供される問題点の第３の解
決手段は、「低速処理回路と高速処理回路とを含む階層
化処理回路において、(a) 高速動作する回路素子によっ
て形成され所望の処理機能をなすよう構築可能とされた
少なくとも１つの回路セグメントを包有しており、高速
処理回路として機能する高速プログラマブル回路(290)
と、(b) 低速処理回路に包有された複数の回路セグメン
トにおける処理機能の実行頻度と高速プログラマブル回
路(290) に包有された回路セグメントにおける処理機能
の実行頻度とを計測しており、低速処理回路に包有され
た回路セグメントにおける処理機能の実行頻度が高速プ
ログラマブル回路(290) に包有された回路セグメントに
おける処理機能の実行頻度よりも大きくなったとき、実
行頻度の大きい低速処理回路の少なくとも１つの回路セ
グメントの処理機能と同一の処理機能をなすよう高速プ
ログラマブル回路(290) の少なくとも１つの回路セグメ
ントにおける処理機能を自動的に変更するための回路管
理装置(260)とを備えてなることを特徴とする階層化処
理回路」である。

【００１０】本発明により提供される問題点の第４の解
決手段は、「低速処理回路および高速処理回路とを含む
階層化処理回路を中央処理装置が備えるコンピュータに
おいて、中央処理装置が、(a) 高速動作する回路素子に
よって形成され所望の処理機能をなすよう構築可能とさ
れた少なくとも１つの回路セグメントを包有しており、
高速処理回路として機能する高速プログラマブル回路(2
90) と、(b) 低速処理回路に包有された複数の回路セグ
メントにおける処理機能の実行頻度と高速プログラマブ
ル回路(290) に包有された回路セグメントにおける処理
機能の実行頻度とを計測しており、低速処理回路に包有
された回路セグメントにおける処理機能の実行頻度が高
速プログラマブル回路(290) に包有された回路セグメン
トにおける処理機能の実行頻度よりも大きくなったと
き、実行頻度の大きい低速処理回路の少なくとも１つの
回路セグメントの処理機能と高速プログラマブル回路(2
90) の少なくとも１つの回路セグメントにおける処理機
能を自動的に変更するための回路管理装置(260) と、
(c) 回路管理装置(260) を介して低速処理回路の回路セ
グメントもしくは高速プログラマブル回路(290) の回路
セグメントに対して未処理データを与え、かつ回路管理
装置(260) を介して低速処理回路の回路セグメントもし
くは高速プログラマブル回路(290) の回路セグメントか
ら既処理データを受け取り、かつ回路管理装置(260) に
対し未処理データを処理すべき命令および制御タイミン
グ信号を与えるための制御装置(250) とを備えてなるこ
とを特徴とするコンピュータ」である。

【００１１】

【作用】本発明にかかる第１の階層化処理回路は、上述
の［問題点の解決手段］の欄に第１の解決手段として明
示したごとく、低速処理回路と高速処理回路とを含む階
層化処理回路であって、特に、(a) 低速動作する回路素
子によって形成され所望の処理機能を構築可能とされた
複数の回路セグメントを包有しており、低速処理回路と
して機能する低速プログラマブル回路と、(b) 高速動作
する回路素子によって形成され所望の処理機能を構築可
能とされた少なくとも１つの回路セグメントを包有して
おり、高速処理回路として機能する高速プログラマブル
回路と、(c) 低速プログラマブル回路に包有された回路
セグメントにおける処理機能の実行頻度と高速プログラ
マブル回路に包有された回路セグメントにおける処理機
能の実行頻度とを計測しており、低速プログラマブル回
路に包有された回路セグメントにおける処理機能の実行
頻度が高速プログラマブル回路に包有された回路セグメ
ントにおける処理機能の実行頻度よりも大きくなったと
き、実行頻度の大きい低速プログラマブル回路の少なく
とも１つの回路セグメントの処理機能と同一の処理機能
をなすよう高速プログラマブル回路の少なくとも１つの
回路セグメントにおける処理機能を自動的に変更するた
めの回路管理装置とを備えているので、(i) 高速処理
回路の回路セグメントの処理機能を自動的に実行頻度の
高い処理機能に変更する作用をなし、また(ii) 低速処
理回路の回路セグメントの処理機能を所望に応じて構築
可能とする作用をなし、ひいては(iii) ユーザによっ
て異なる処理機能の高速化要求を広汎に実現可能とする
作用をなし、ならびに(iv) ユーザによって異なる処理
機能の高速化要求を共通回路で廉価に実現する作用をな
す。

【００１２】また、本発明にかかる第１の階層化処理回
路を利用したコンピュータは、上述の［問題点の解決手
段］の欄に第２の解決手段として明示したごとく、低速
処理回路および高速処理回路とを含む階層化処理回路を
中央処理装置が備えるコンピュータであって、特に、中
央処理装置が、(a) 低速動作する回路素子によって形成
され所望の処理機能をなすよう構築可能とされた複数の
回路セグメントを包有しており、低速処理回路として機
能する低速プログラマブル回路と、(b) 高速動作する回
路素子によって形成され所望の処理機能をなすよう構築
可能とされた少なくとも１つの回路セグメントを包有し
ており、高速処理回路として機能する高速プログラマブ
ル回路と、(c) 低速プログラマブル回路に包有された回
路セグメントにおける処理機能の実行頻度と高速プログ
ラマブル回路に包有された回路セグメントにおける処理
機能の実行頻度とを計測しており、低速プログラマブル
回路に包有された回路セグメントにおける処理機能の実
行頻度が高速プログラマブル回路に包有された回路セグ
メントにおける処理機能の実行頻度よりも大きくなった
とき、実行頻度の大きい低速プログラマブル回路の少な
くとも１つの回路セグメントの処理機能と同一の処理機
能をなすよう高速プログラマブル回路の少なくとも１つ
の回路セグメントにおける処理機能を自動的に変更する
ための回路管理装置と、(d) 回路管理装置を介して低速
プログラマブル回路の回路セグメントもしくは高速プロ
グラマブル回路の回路セグメントに対して未処理データ
を与え、かつ回路管理装置を介して低速プログラマブル
回路の回路セグメントもしくは高速プログラマブル回路
の回路セグメントから既処理データを受け取り、かつ回
路管理装置に対し未処理データを処理すべき命令および
制御タイミング信号を与えるための制御装置とを備えて
いるので、上記(i) 〜(iv)の作用をなす。

【００１３】更に、本発明にかかる第２の階層化処理回
路は、上述の［問題点の解決手段］の欄に第３の解決手
段として明示したごとく、低速処理回路と高速処理回路
とを含む階層化処理回路であって、特に、(a) 高速動作
する回路素子によって形成され所望の処理機能をなすよ
う構築可能とされた少なくとも１つの回路セグメントを
包有しており、高速処理回路として機能する高速プログ
ラマブル回路と、(b)低速処理回路に包有された複数の
回路セグメントにおける処理機能の実行頻度と高速プロ
グラマブル回路に包有された回路セグメントにおける処
理機能の実行頻度とを計測しており、低速処理回路に包
有された回路セグメントにおける処理機能の実行頻度が
高速プログラマブル回路に包有された回路セグメントに
おける処理機能の実行頻度よりも大きくなったとき、実
行頻度の大きい低速処理回路の少なくとも１つの回路セ
グメントの処理機能と同一の処理機能をなすよう高速プ
ログラマブル回路の少なくとも１つの回路セグメントに
おける処理機能を自動的に変更するための回路管理装置
とを備えているので、上記(i)(iii)(iv)の作用をなす。

【００１４】加えて、本発明にかかる第２の階層化処理
回路を利用したコンピュータは、上述の［問題点の解決
手段］の欄に第４の解決手段として明示したごとく、低
速処理回路および高速処理回路とを含む階層化処理回路
を中央処理装置が備えるコンピュータであって、特に、
中央処理装置が、(a) 高速動作する回路素子によって形
成され所望の処理機能を構築可能とされた少なくとも１
つの回路セグメントを包有しており、高速処理回路とし
て機能する高速プログラマブル回路と、(b) 低速処理回
路に包有された複数の回路セグメントにおける処理機能
の実行頻度と高速プログラマブル回路に包有された回路
セグメントにおける処理機能の実行頻度とを計測してお
り、低速処理回路に包有された回路セグメントにおける
処理機能の実行頻度が高速プログラマブル回路に包有さ
れた回路セグメントにおける処理機能の実行頻度よりも
大きくなったとき、実行頻度の大きい低速処理回路の少
なくとも１つの回路セグメントの処理機能と同一の処理
機能をなすよう高速プログラマブル回路の少なくとも１
つの回路セグメントにおける処理機能を自動的に変更す
るための回路管理装置と、(c) 回路管理装置を介して低
速処理回路の回路セグメントもしくは高速プログラマブ
ル回路の回路セグメントに対して未処理データを与え、
かつ回路管理装置を介して低速処理回路の回路セグメン
トもしくは高速プログラマブル回路の回路セグメントか
ら既処理データを受け取り、かつ回路管理装置に対し未
処理データを処理すべき命令および制御タイミング信号
を与えるための制御装置とを備えているので、上記(i)
(iii)(iv)の作用をなす。

【００１５】

【実施例】次に、本発明にかかる階層化処理回路および
それを利用したコンピュータについて、その好ましい実
施例を挙げ、添付図面を参照しつつ、具体的に説明す
る。

【００１６】しかしながら、以下に説明する実施例は、
本発明の理解を容易化ないし促進化するために記載され
るものであって、本発明を限定するために記載されるも
のではない。

【００１７】換言すれば、以下に説明する実施例におい
て開示される各要素は、本発明の精神ならびに技術的範
囲に属する限り、全ての設計変更ならびに均等物置換を
含むものである。

【００１８】（添付図面の説明）

【００１９】図１は、本発明にかかる階層化処理回路の
第１の実施例およびそれを利用したコンピュータの一実
施例を同時に示すためのブロック回路図であって、コン
ピュータの中央処理装置110 が互いに階層化された低速
プログラマブル回路180 および高速プログラマブル回路
190 を包有している場合を示している。

【００２０】図２Ａおよび図２Ｂは、図１に示した実施
例の一部を抜き出し拡大して例示的に示すためのブロッ
ク回路図であって、特に、コンピュータの中央処理装置
110に含まれた制御装置150,回路管理装置160,低速プロ
グラマブル回路180 および高速プログラマブル回路190
を示している。

【００２１】図３は、図１に示した実施例の一部を抜き
出し拡大して例示的に示すためのブロック回路図であっ
て、特に、回路管理装置160 のデータ接続装置161 を示
している。

【００２２】図４は、図１に示した実施例の一部を抜き
出し拡大して例示的に示すためのブロック回路図であっ
て、特に、回路管理装置160 の接続切替装置162 を示し
ている。

【００２３】図５は、図１に示した実施例の一部を抜き
出し拡大して例示的に示すためのブロック回路図であっ
て、特に、回路管理装置160 に含まれた回路配置変更装
置163 を示している。

【００２４】図６は、図１に示した実施例の一部を抜き
出し拡大して例示的に示すためのブロック回路図であっ
て、特に、回路管理装置160 に含まれた処理タイマ装置
164を示している。

【００２５】図７は、図１に示した実施例の一部を抜き
出し拡大して例示的に示すためのブロック回路図であっ
て、特に、低速プログラマブル回路180を示している。

【００２６】図８は、図１に示した実施例の一部を抜き
出し拡大して例示的に示すためのブロック回路図であっ
て、特に、高速プログラマブル回路190を示している。

【００２７】図９は、図７に示した低速プログラマブル
回路の構造を示すためのブロック回路図である。

【００２８】図１０は、図８に示した高速プログラマブ
ル回路の構造を示すためのブロック回路図である。

【００２９】図１１は、図９に示した低速プログラマブ
ル回路の構造を部分的に詳細に示すためのブロック回路
図である。

【００３０】図１２は、図１０に示した高速プログラマ
ブル回路の構造を部分的に詳細に示すためのブロック回
路図である。

【００３１】図１３Ａおよび図１３Ｂは、図９に示した
低速プログラマブル回路の構造と図１０に示した高速プ
ログラマブル回路の構造と図２０に示した高速プログラ
マブル回路の構造とを部分的に一層詳細に示すための回
路図である。

【００３２】図１４は、本発明にかかる階層化処理回路
の第２の実施例およびそれを利用したコンピュータの一
実施例を同時に示すためのブロック回路図であって、コ
ンピュータの中央処理装置210 が互いに階層化された低
速処理回路280 および高速プログラマブル回路290 を包
有している場合を示している。

【００３３】図１５Ａおよび図１５Ｂは、図１４に示し
た実施例の一部を抜き出し拡大して例示的に示すための
ブロック回路図であって、特に、コンピュータの中央処
理装置210 に含まれた制御装置250,回路管理装置260,低
速処理回路280 および高速プログラマブル回路290 を示
している。

【００３４】図１６は、図１４に示した実施例の一部を
抜き出し拡大して例示的に示すためのブロック回路図で
あって、特に、回路管理装置260 のデータ接続装置261
を示している。

【００３５】図１７は、図１４に示した実施例の一部を
抜き出し拡大して例示的に示すためのブロック回路図で
あって、特に、回路管理装置260 の接続切替装置262 を
示している。

【００３６】図１８は、図１４に示した実施例の一部を
抜き出し拡大して例示的に示すためのブロック回路図で
あって、特に、回路管理装置260 の回路配置変更装置26
3 を示している。

【００３７】図１９は、図１４に示した実施例の一部を
抜き出し拡大して例示的に示すためのブロック回路図で
あって、特に、回路管理装置260 に含まれた処理タイマ
装置264 を示している。

【００３８】図２０は、図１４に示した実施例の一部を
抜き出し拡大して例示的に示すためのブロック回路図で
あって、特に、高速プログラマブル回路290 を示してい
る。

【００３９】図２１は、図２０に示した高速プログラマ
ブル回路の構造を示すためのブロック回路図である。

【００４０】図２２は、図２１に示した高速プログラマ
ブル回路の構造を部分的に詳細に示すためのブロック回
路図である。

【００４１】(第１の実施例の構成）

【００４２】まず、図１ないし図１３Ｂを参照しつつ、
本発明にかかる階層化処理回路の第１の実施例およびそ
れを利用したコンピュータの一実施例について、その構
成を詳細に説明する。

【００４３】ここでは、コンピュータの中央処理装置に
含まれた処理回路が互いに階層化された低速処理回路と
しての低速プログラマブル回路と高速処理回路としての
高速プログラマブル回路とによって構成されている場合
を例示することにより、本発明にかかる階層化処理回路
の第１の実施例およびそれを利用したコンピュータの一
実施例を、同時に説明する。

【００４４】低速プログラマブル回路および高速プログ
ラマブル回路は、説明の便宜上、それぞれ、４つの回路
セグメントおよび２つの回路セグメントを包有している
ものとする。低速プログラマブル回路の４つの回路セグ
メントは、それぞれ、加算回路，乗算回路，除算回路お
よび平方根演算回路として機能しているものとする。高
速プログラマブル回路の２つの回路セグメントは、それ
ぞれ、当初に加算回路および乗算回路として機能してお
り、次いで乗算回路および除算回路として機能している
ものとする。

【００４５】(1) 全体の構成（図１参照）

【００４６】100 は、本発明にかかるコンピュータであ
って、後述のごとく本発明にかかる階層化処理回路100A
を包有している。本発明にかかるコンピュータ100 は、
中央処理装置110 と、中央処理装置110 に対し外部接続
バス120 を介して接続されており中央処理装置110 で実
行すべきプログラムの少なくとも一部の命令および中央
処理装置110 で処理すべきデータ (“未処理データ”と
もいう) ならびに中央処理装置110 によるプログラムの
命令の実行結果 (すなわち処理済のデータ；“既処理デ
ータ”ともいう) などを保持するための記憶装置130
と、中央処理装置110 に対し外部接続バス120 を介して
接続されており外部から実行すべきプログラムの少なく
とも一部の命令および未処理データを入力しかつ外部へ
中央処理装置110 によるプログラムの命令の実行結果
(すなわち既処理データ) を出力するための入出力装置1
40 とを備えている。ここで、外部接続バス120 ，記憶
装置130 および入出力装置140 は、本発明の課題ではな
いので、詳述しないが、所望の構成 (たとえば周知の構
成) とすればよい。

【００４７】中央処理装置110 は、外部接続バス120 を
介して記憶装置130 および入出力装置140 に接続されて
おり記憶装置130 もしくは入出力装置140 から外部接続
バス120 を介して未処理データならびに実行すべきプロ
グラムの命令を受け取って一時的に保持しかつ記憶装置
130 もしくは入出力装置140 に対し外部接続バス120を
介して既処理データを与えるための制御装置150 と、制
御装置150 に対して接続されており制御装置150 に一時
的に保持された未処理データならびに実行すべきプログ
ラムの命令を受け取りかつ既処理データを制御装置150
に対して与えるための回路管理装置160 と、回路管理装
置160 に対し一部が直接接続されかつ残部が内部接続バ
ス170 を介して接続されており回路管理装置160 から与
えられた実行すべきプログラムの命令の内容 (すなわち
処理の種類) に応じて未処理データを処理し既処理デー
タとして回路管理装置160に与えるための低速プログラ
マブル回路180 および高速プログラマブル回路190 とを
備えている。ここで、回路管理装置160,内部接続バス17
0,低速プログラマブル回路180 および高速プログラマブ
ル回路190 は、本発明にかかる階層化処理回路100Aを構
成している。

【００４８】(2) 制御装置150 の構成（図２Ａ参照）

【００４９】制御装置150 は、まず、外部接続バス120
に対して入出力端が接続されており、外部接続バス120
を介して記憶装置130 もしくは入出力装置140 との間で
未処理データ，既処理データもしくは実行すべきプログ
ラムの命令を受け渡すためのバスインターフェース回路
151 を備えている。

【００５０】制御装置150 は、また、バスインターフェ
ース回路151 の第１，第２の出力端に対して入力端がそ
れぞれ接続されており、バスインターフェース回路151
から与えられた未処理データを一時的に保持するための
演算レジスタ152A,152B を備えている。

【００５１】制御装置150 は、更に、出力端がバスイン
ターフェース回路151 の入力端に対して接続されてお
り、低速プログラマブル回路180 および高速プログラマ
ブル回路190 から回路管理装置160 を介して与えられた
既処理データを一時的に保持したのちバスインターフェ
ース回路151 に与えるための演算レジスタ152Cを備えて
いる。

【００５２】制御装置150 は、更にまた、入力端がバス
インターフェース回路151 に接続されており、バスイン
ターフェース回路151から与えられた実行すべきプログ
ラムの命令を一時的に保持し、その命令の内容 (すなわ
ち処理の種類) を第１の出力端から処理種類信号として
出力し回路管理装置160 に与えるための命令レジスタ15
3 を備えている。

【００５３】制御装置150 は、加えて、入力端が命令レ
ジスタ153 の第２の出力端に対して接続されており、命
令レジスタ153 から与えられた実行すべきプログラムの
命令を解読するための命令デコーダ154 を備えている。

【００５４】制御装置150 は、加えてまた、制御端が命
令デコーダ154 の出力端に対して接続されており、命令
デコーダ154 によって実行すべきプログラムの命令を解
読した結果に応じて所要の制御タイミング信号 (ここで
は処理要求信号) を適宜に発生するための制御タイミン
グ信号発生回路155 を備えている。

【００５５】(3) 回路管理装置160 の構成（図２Ｂ〜図
６参照）

【００５６】回路管理装置160 は、まず、制御装置150
に含まれた演算レジスタ152A,152Bの出力端に対して第
１，第２のデータ入力端がそれぞれ接続され、かつ第
１，第２のデータ出力端がそれぞれ低速プログラマブル
回路180 および高速プログラマブル回路190 のデータ入
力端に対して直接に接続され、かつ第３のデータ入力端
が低速プログラマブル回路180 および高速プログラマブ
ル回路190 のデータ出力端に接続され、かつ第３のデー
タ出力端が制御装置150 の演算レジスタ152Cの入力端に
接続されており、制御装置150 の演算レジスタ152A,152
B から与えられた未処理データを低速プログラマブル回
路180 の回路セグメント181A〜181Dもしくは高速プログ
ラマブル回路190 の回路セグメント191A,191B に与え、
かつ低速プログラマブル回路180 の回路セグメント181A
〜181Dもしくは高速プログラマブル回路190 の回路セグ
メント191A,191B で未処理データを処理して得た既処理
データを制御装置150 の演算レジスタ152Cに与えるため
のデータ接続装置161 を備えている。

【００５７】回路管理装置160 は、また、第１の入力端
が制御装置150 に含まれた命令レジスタ153 の第１の出
力端に対して接続され、かつ出力端がデータ接続装置16
1 の選択信号入力端に接続されており、データ接続装置
161 と低速プログラマブル回路180 の回路セグメント18
1A〜181Dもしくは高速プログラマブル回路190 の回路セ
グメント191A,191B との間の接続を、制御装置150 の命
令レジスタ153 から処理種類信号として与えられた命令
の内容 (すなわち処理の種類) および低速プログラマブ
ル回路180 および高速プログラマブル回路190 の回路配
置 (すなわち低速プログラマブル回路180 の回路セグメ
ント181A〜181Dに構築された処理機能および高速プログ
ラマブル回路190 の回路セグメント191A,191B に構築さ
れた処理機能) に応じて切替えるための接続切替装置16
2 を備えている。

【００５８】回路管理装置160 は、更に、第１，第２の
入力端がそれぞれ制御装置150 に含まれた命令レジスタ
153 の第１の出力端 (すなわち処理種類信号出力端) お
よび制御タイミング信号発生回路155 の出力端 (すなわ
ち処理要求信号出力端) に対して接続され、かつ第１の
出力端が内部接続バス170 を介して接続切替装置162の
入力端 (詳細には２つのデータ入力端，書込信号入力端
およびアドレス信号入力端；図４参照) に接続され、か
つ第３の入力端が内部接続バス170 を介して低速プログ
ラマブル回路180 のプログラム回路182 に接続され、か
つ第２の出力端が内部接続バス170 を介して高速プログ
ラマブル回路190 のプログラム回路192に接続され、か
つ第３，第４の出力端と第４，第５の入力端とが内部接
続バス170 を介して互いに接続されており、高速プログ
ラマブル回路190 の回路セグメントにおける処理機能の
初期構築をなし、かつ制御装置150 の命令レジスタ153
から処理種類信号として与えられた命令の内容 (すなわ
ち処理の種類) ごとに制御装置150 の制御タイミング信
号発生回路155 から処理要求信号が与えられた回数を計
測し、計測結果の合計値が所定値 (たとえば100)となる
ごとに大きな計測結果に対応する命令の内容 (すなわち
処理の種類) を求め、計測結果が大きい処理機能と同一
の処理機能をなすよう高速プログラマブル回路190 の回
路セグメント191A,191B における処理機能を自動的に変
更するための回路配置変更装置163 を備えている。

【００５９】回路管理装置160 は、更にまた、第１，第
２の入力端が制御装置150 に含まれた命令レジスタ153
の第１の出力端 (すなわち処理種類信号出力端) および
制御タイミング信号発生回路155 の出力端 (すなわち処
理要求信号出力端) に対してそれぞれ接続され、かつ第
３の入力端 (詳細には２つのデータ入力端，書込信号入
力端およびアドレス信号入力端；図６参照) が内部接続
バス170 を介して回路配置変更装置163 の第５の出力端
に接続され、かつ第１，第２の出力端が制御装置150 に
含まれた制御タイミング信号発生回路155 の第２，第３
の入力端 (すなわち処理終了信号入力端およびビジィ信
号入力端) に対してそれぞれ接続され、第３の出力端が
内部接続バス170 を介して回路配置変更装置163 の第６
の入力端に接続されており、高速プログラマブル回路19
0 に含まれた回路セグメント191A,191B における処理機
能の初期構築ならびに変更に際し回路配置変更装置163
によってプログラムの命令の内容 (すなわち処理の種
類) に応じ処理時間を設定しかつビジィフラグを適宜に
設定し、制御装置150 の制御タイミング信号発生回路15
5 から処理要求信号が与えられたのち制御装置150 の命
令レジスタ153 から処理種類信号として与えられた命令
の種類 (すなわち処理の種類) と回路配置変更装置163
から内部接続バス170 を介して与えられた回路配置情報
(すなわち低速プログラマブル回路180 の回路セグメン
ト181A〜181Dに構築された処理機能および高速プログラ
マブル回路190 の回路セグメント191A,191B に構築され
た処理機能に関する情報) とに応じて適宜に時間待ちし
たのち処理終了信号を発生して制御装置150 の制御タイ
ミング信号発生回路155 に与え、かつビジィフラグが
“１” (すなわち高速プログラマブル回路190 の回路セ
グメント191A,191B における処理機能の初期構築もしく
は変更中) であればビジィ信号を能動 (すなわち
“１”) として制御装置150 の制御タイミング信号発生
回路155 に与えるための処理タイマ装置164 を備えてい
る。

【００６０】(3-1) データ接続装置161 の構成 (図３参
照)

【００６１】データ接続装置161 は、まず、入力端 (す
なわちデータ接続装置161 の第１のデータ入力端；図２
Ｂ参照) が制御装置150 の演算レジスタ152Aの出力端に
対して接続され、かつ選択信号入力端が接続切替装置16
2 の高速低速選択信号出力端に対して接続されており、
制御装置150 の演算レジスタ152Aから与えられた未処理
データを接続切替装置162 から与えられた高速低速切替
信号に応じて低速プログラマブル回路180 もしくは高速
プログラマブル回路190 に与えるよう分離するためのデ
マルチプレクサ161A₁ を包有している。

【００６２】データ接続装置161 は、また、入力端 (す
なわちデータ接続装置161 の第２のデータ入力端；図２
Ｂ参照) が制御装置150 の演算レジスタ152Bの出力端に
対して接続され、かつ選択信号入力端が接続切替装置16
2 の高速低速選択信号出力端に対して接続されており、
制御装置150 の演算レジスタ152Bから与えられた未処理
データを接続切替装置162 から与えられた高速低速切替
信号に応じて低速プログラマブル回路180 もしくは高速
プログラマブル回路190 に与えるよう分離するためのデ
マルチプレクサ161A₂ を包有している。

【００６３】データ接続装置161 は、更に、デマルチプ
レクサ161A₁ の第１の出力端に対して入力端が接続さ
れ、かつ選択信号入力端が接続切替装置162 の低速回路
セグメント選択信号出力端に対して接続されており、デ
マルチプレクサ161A₁ によって分離された未処理データ
を接続切替装置162 から与えられた低速回路セグメント
選択信号に応じ第１ないし第４の出力端 (すなわちデー
タ接続装置161 の第１のデータ出力端の一部；図２Ｂ参
照) から低速プログラマブル回路180 の回路セグメント
181A〜181Dのいずれかに与えるよう更に分離するための
デマルチプレクサ161B₁₁を包有している。

【００６４】データ接続装置161 は、更にまた、デマル
チプレクサ161A₁ の第２の出力端に対して入力端が接続
され、かつ選択信号入力端が接続切替装置162 の高速回
路セグメント選択信号出力端に対して接続されており、
デマルチプレクサ161A₁ によって分離された未処理デー
タを接続切替装置162 から与えられた高速回路セグメン
ト選択信号に応じ第１，第２の出力端 (すなわちデータ
接続装置161 の第２のデータ出力端の一部；図２Ｂ参
照) から高速プログラマブル回路190 の回路セグメント
191A,191B のいずれかに与えるよう更に分離するための
デマルチプレクサ161B₁₂を包有している。

【００６５】データ接続装置161 は、加えて、デマルチ
プレクサ161A₂ の第１の出力端に対して入力端が接続さ
れ、かつ選択信号入力端が接続切替装置162 の低速回路
セグメント選択信号出力端に対して接続されており、デ
マルチプレクサ161A₂ によって分離された未処理データ
を接続切替装置162 から与えられた低速セグメント選択
信号に応じ第１ないし第４の出力端 (すなわちデータ接
続装置161 の第１のデータ出力端の一部；図２Ｂ参照)
から低速プログラマブル回路180 の回路セグメント181A
〜181Dのいずれかに与えるよう更に分離するためのデマ
ルチプレクサ161B₂₁を包有している。

【００６６】データ接続装置161 は、加えてまた、デマ
ルチプレクサ161A₂ の第２の出力端に対して入力端が接
続され、かつ選択信号入力端が接続切替装置162 の高速
回路セグメント選択信号出力端に対して接続されてお
り、デマルチプレクサ161A₂ によって分離された未処理
データを接続切替装置162 から与えられた高速回路セグ
メント選択信号に応じ第１，第２の出力端 (すなわちデ
ータ接続装置161 の第２のデータ出力端の一部；図２Ｂ
参照) から高速プログラマブル回路190 の回路セグメン
ト191A,191B のいずれかに与えるよう更に分離するため
のデマルチプレクサ161B₂₂を包有している。

【００６７】データ接続装置161 は、併せて、低速プロ
グラマブル回路180 の回路セグメント181A〜181Dに対し
て第１ないし第４の入力端 (すなわちデータ接続装置16
1 の第３のデータ入力端の一部；図２Ｂ参照) がそれぞ
れ接続され、かつ選択信号入力端が接続切替装置162 の
低速回路セグメント選択信号出力端に対して接続されて
おり、低速プログラマブル回路180 の回路セグメント18
1A〜181Dから与えられた既処理データを接続切替装置16
2 から与えられた低速回路セグメント選択信号に応じて
複合化するためのマルチプレクサ161C₁₁を包有してい
る。

【００６８】データ接続装置161 は、併せてまた、高速
プログラマブル回路190 の回路セグメント191A,191B に
対して第１，第２の入力端 (すなわちデータ接続装置16
1 の第３のデータ入力端の一部；図２Ｂ参照) がそれぞ
れ接続され、かつ選択信号入力端が接続切替装置162 の
高速回路セグメント選択信号出力端に対して接続されて
おり、高速プログラマブル回路190 の回路セグメント19
1A,191B から与えられた既処理データを接続切替装置16
2 から与えられた高速回路セグメント選択信号に応じて
複合化するためのマルチプレクサ161C₁₂を包有してい
る。

【００６９】データ接続装置161 は、更に、マルチプレ
クサ161C₁₁,161C₁₂ の出力端に対して第１，第２の入力
端が接続され、かつ出力端 (すなわちデータ接続装置16
1 の第３のデータ出力端の一部；図２Ｂ参照) が制御装
置150 の演算レジスタ152Cへ接続され、かつ選択信号入
力端が接続切替装置162 の高速低速選択信号出力端に対
して接続されており、マルチプレクサ161C₁₁,161C₁₂ か
ら与えられた既処理データ (すなわち低速プログラマブ
ル回路180 から与えられた既処理データと高速プログラ
マブル回路190 から与えられた既処理データと) を接続
切替装置162 から与えられた高速低速選択信号に応じて
複合化し制御装置150 の演算レジスタ152Cに与えするた
めのマルチプレクサ161Dを包有している。

【００７０】(3-2) 接続切替装置162 の構成 (図４参
照)

【００７１】接続切替装置162 は、まず、制御装置150
に含まれた命令レジスタ153 の第１の出力端に対して入
力端 (すなわち接続切替装置162 の第１の入力端；図２
Ｂ参照) が接続され、かつ出力端 (すなわち接続切替装
置162 の出力端の一部；図２Ｂ参照) が低速回路セグメ
ント選択信号出力端としてデータ接続装置161 の選択信
号入力端に対して接続されており、制御装置150 の命令
レジスタ153 から受け取った処理種類信号をそのまま低
速回路セグメント選択信号としてデータ接続装置161 の
選択信号入力端に与えるための接続回路162Aを包有して
いる。

【００７２】接続切替装置162 は、また、制御装置150
に含まれた命令レジスタ153 の第１の出力端に対してア
ドレス入力端Ａ₀,Ａ₁(すなわち接続切替装置162 の第１
の入力端；図２Ｂ参照) が接続され、かつデータ入力端
Ｄ_IN (すなわち接続切替装置162 の第２の入力端の一
部；図２Ｂ参照) が内部接続バス170 を介して回路配置
変更装置163 の第１の出力端に接続され、かつデータ出
力端Ｄ_OT (すなわち接続切替装置162 の出力端の一部；
図２Ｂ参照) が高速低速選択信号出力端としてデータ接
続装置161 の選択信号入力端に接続されており、高速プ
ログラマブル回路190 の回路セグメント191A,191B にお
ける処理機能の初期構築ならびに変更に際して回路配置
変更装置163 から与えられたデータを後述の書込信号に
応じて読み込んで保持しておき、保持されたデータを制
御装置150 の命令レジスタ153 から与えられた処理種類
信号に応じて読み出し高速低速選択信号としてデータ接
続装置161に与えるための高速低速選択装置162Bを包有
している。

【００７３】接続切替装置162 は、更に、アドレス入力
端Ａ₀,Ａ₁(すなわち接続切替装置162 の第２の入力端；
図２Ｂ参照) が制御装置150 の命令レジスタ153 の第１
の出力端に対して接続され、かつデータ入力端Ｄ_IN (す
なわち接続切替装置162 の第２の入力端の一部；図２Ｂ
参照) が内部接続バス170 を介して回路配置変更装置16
3 の第１の出力端に対して接続され、かつデータ出力端
Ｄ_OT (すなわち接続切替装置162 の出力端の一部；図２
Ｂ参照) が高速回路セグメント選択信号出力端としてデ
ータ接続装置161 の選択信号入力端に対して接続されて
おり、高速プログラマブル回路190 の回路セグメント19
1A,191B における処理機能の初期構築ならびに変更に際
して回路配置変更装置163 から与えられたデータを後述
の書込信号に応じて読み込んで保持しておき、保持され
たデータを制御装置150 の命令レジスタ153 から与えら
れた処理種類信号に応じて読み出し高速回路セグメント
選択信号としてデータ接続装置161 に与えるための回路
セグメント選択装置162Cを包有している。

【００７４】接続切替装置162 は、更にまた、書込信号
入力端 (すなわち接続切替装置162の第２の入力端の一
部；図２Ｂ参照) が内部接続バス170 を介して回路配置
変更装置163 の書込信号出力端 (すなわち回路配置変更
装置163 の第１の出力端の一部；図２Ｂ参照) に接続さ
れ、かつアドレス信号入力端 (すなわち接続切替装置16
2 の第２の入力端の一部；図２Ｂ参照) が内部接続バス
170 を介して回路配置変更装置163 のアドレス信号出力
端に接続され、かつ第１の書込信号出力端が高速低速選
択装置162Bの書込信号入力端WTに接続され、かつ第２の
書込信号出力端が高速回路セグメント選択装置162Cの書
込信号入力端WTに対して接続されており、高速プログラ
マブル回路190 の回路セグメント191A,191B における処
理機能の初期構築ならびに変更に際し内部接続バス170
を介して回路配置変更装置163 から与えられた書込信号
に応じて回路配置変更装置163 から内部接続バス170 を
介して与えられたアドレス信号を読み込み、読み込まれ
たアドレス信号に応じて高速低速選択装置162Bのための
書込信号と高速回路セグメント選択装置162Cのための書
込信号とを発生するためのアドレスデコーダ162Dを包有
している。

【００７５】(3-3) 回路配置変更装置163 の構成 (図５
参照)

【００７６】回路配置変更装置163 は、まず、入出力端
(すなわち回路配置変更装置163 の第１ないし第５の出
力端の一部と第３ないし第６の入力端の一部；図２Ｂ参
照)が内部接続バス170 を介して接続切替装置162 ，処
理タイマ装置164 ，低速プログラマブル回路180 のプロ
グラム回路182 および高速プログラマブル回路190 のプ
ログラム回路192 に対して接続されており、高速プログ
ラマブル回路190 の回路セグメント191A,191B における
処理機能の初期構築ならびに変更を後述のごとく実行
し、かつ接続切替装置162 ならびに処理タイマ装置164
を制御するための内部中央処理装置163Aを包有してい
る。

【００７７】回路配置変更装置163 は、また、入出力端
(すなわち回路配置変更装置163 の第４の出力端の一部
と第４の入力端の一部；図２Ｂ参照) が内部接続バス17
0 を介して内部中央処理装置163Aの入出力端 (すなわち
回路配置変更装置163 の第３の出力端の一部と第５の入
力端の一部；図２Ｂ参照) に対して接続されており、高
速プログラマブル回路190 の回路セグメント191A,191B
における処理機能の初期構築ならびに変更に際して内部
中央処理装置163Aで実行すべきプログラムの命令を保持
し、かつ高速プログラマブル回路190 の回路セグメント
191A,191B における処理機能の初期構築ならびに変更の
ために回路配置テーブル，消去待ち行列および処理時間
の設定値データなどを保持するための内部記憶装置163B
を包有している。

【００７８】回路配置変更装置163 は、更に、入出力端
(すなわち回路配置変更装置163 の第４の出力端の一部
と第４の入力端の一部；図２Ｂ参照) が内部接続バス17
0 を介して内部中央処理装置163Aの入出力端 (すなわち
回路配置変更装置163 の第３の出力端の一部と第５の入
力端の一部；図２Ｂ参照) に対して接続され、かつ第１
ないし第３の入力端 (すなわち回路配置変更装置163 の
第１，第２の入力端；図２Ｂ参照) が制御装置150 に含
まれた命令レジスタ153 の第１の出力端 (すなわち処理
種類信号出力端) および制御タイミング信号発生回路15
5 の出力端 (すなわち処理要求信号出力端) に対し直接
に接続されており、制御装置150 の制御タイミング信号
発生回路155 から処理要求信号が与えられるごとに、制
御装置150 の命令レジスタ153 から与えられた処理種類
信号に対応するカウンタの計測値を１つずつ増加せしめ
るための処理回数カウンタ163Cを包有している。

【００７９】(3-4) 処理タイマ装置164 の構成 (図６参
照)

【００８０】処理タイマ装置164 は、まず、内部接続バ
ス170を介して書込信号入力端WTおよびアドレス信号入
力端Ａ (すなわち処理タイマ装置164 の第３の入力端の
一部；図２Ｂ参照) がそれぞれ回路配置変更装置163 に
含まれた内部中央処理装置163Aの入出力端 (すなわち回
路配置変更装置163 の第５の出力端の一部および第６の
入力端の一部；図２Ｂ参照) に接続されており、高速プ
ログラマブル回路190の回路セグメント191A,191B にお
ける処理機能の初期構築ならびに変更に際し、内部接続
バス170 を介して回路配置変更装置163 の内部中央処理
装置163Aから書込信号が与えられたとき、内部接続バス
170 を介して回路配置変更装置163 の内部中央処理装置
163Aから与えられているアドレス信号を読み込み、読み
込まれたアドレス信号に応じて第１，第２の書込信号を
発生するためのアドレスデコーダ164Aを包有している。

【００８１】処理タイマ装置164 は、また、アドレス信
号入力端Ａ₀,Ａ₁(すなわち処理タイマ装置164 の第１の
入力端；図２Ｂ参照) が制御装置150 に含まれた命令レ
ジスタ153 の第１の出力端 (すなわち処理種類信号出力
端) に対して接続され、かつ書込信号入力端WTがアドレ
スデコーダ164Aの第１の出力端に対して接続され、かつ
データ入力端Ｄ_IN (すなわち処理タイマ装置164 の第３
の入力端の一部；図２Ｂ参照) が内部接続バス170 を介
して回路配置変更装置163 に含まれた内部中央処理装置
163Aの入出力端 (すなわち回路配置変更装置163 の第５
の出力端の一部および第６の入力端の一部；図２Ｂ参
照) に対して接続されており、高速プログラマブル回路
190 の回路セグメント191A,191B における処理機能の初
期構築ならびに変更に際し、アドレスデコーダ164Aから
第１の書込信号が与えられたとき、回路配置変更装置16
3 の内部中央処理装置163Aから内部接続バス170 を介し
てデータ入力端Ｄ_INに与えられている処理時間の設定値
データを読み込んで保持し、制御装置150 の命令レジス
タ153 から与えられた処理種類信号の内容に応じて処理
時間の設定値を読み出したのち出力するための処理時間
設定装置164Bを包有している。

【００８２】処理タイマ装置164 は、更に、処理時間設
定装置164Bのデータ出力端Ｄ_OTに対してデータ入力端Ｄ
_INが接続され、かつロード信号入力端LDが制御回路150
の制御タイミング信号発生回路155 の処理要求信号出力
端に接続されており、制御回路150 の制御タイミング信
号発生回路155 から処理要求信号がロード信号入力端LD
に与えられたとき処理時間設定装置164Bから与えられた
処理時間の設定値を読み込み、その処理時間の設定値か
らクロック信号（図示せず）に応じて減算を実行し、カ
ウント値が“０”となったとき零出力端Ｚから零出力信
号を出力するためのダウンカウンタ164Cを包有してい
る。

【００８３】処理タイマ装置164 は、更にまた、ダウン
カウンタ164Cの零出力端Ｚに対してクロック入力端CKが
接続され、かつデータ入力端Ｄ_INが“１”信号源に対し
て接続され、かつクリア入力端CLR(すなわち処理タイマ
装置164 の第２の入力端；図２Ｂ参照) が制御回路150
に含まれた制御タイミング信号発生回路155の処理要求
信号出力端に対して接続され、かつ出力端Ｑ (すなわち
処理タイマ装置164 の第１の出力端；図２Ｂ参照) が制
御回路150 に含まれた制御タイミング信号発生回路155
の処理終了信号入力端に対して接続されており、ダウン
カウンタ164Cから零出力信号が与えられたときデータ入
力端Ｄ_INに与えられている“１”信号を内部に取り込ん
で処理終了信号として出力端Ｑから制御装置150 に含ま
れた制御タイミング発生回路155 の処理終了信号入力端
に与え、処理要求信号が“０” (すなわち処理要求が非
能動) となったとき内部に保持された値をクリアして
“０”とし制御回路150 の制御タイミング信号発生回路
155 に与えられている処理終了信号を“０” (すなわち
非能動) とするためのフリップフロップ164Dを包有して
いる。

【００８４】処理タイマ装置164 は、加えて、クロック
信号入力端CKがアドレスデコーダ164Aの第２の出力端に
対して接続され、かつデータ入力端Ｄ_IN (すなわち処理
タイマ装置164 の第３の入力端の一部；図２Ｂ参照) が
内部接続バス170 を介して回路配置変更装置163 に含ま
れた内部中央処理装置163Aの入出力端 (すなわち回路配
置変更装置163 の第５の出力端の一部；図２Ｂ参照) に
接続されており、アドレスデコーダ164Aから第２の書込
信号が与えられたとき回路配置変更装置163 の内部中央
処理装置163Aから与えられているデータ“１”を取り込
んで出力端Ｑからビジィフラグとして出力するためのビ
ジィフラグ回路164Eを包有している。

【００８５】処理タイマ装置164 は、加えてまた、クロ
ック信号入力端CKがダウンカウンタ164Cの零出力端Ｚに
対して接続され、かつデータ入力端Ｄ_INおよびクリア入
力端CLR がビジィフラグ回路164Eの出力端Ｑに対して接
続され、かつ出力端Ｑ (すなわち処理タイマ装置164 の
第３の出力端；図２Ｂ参照) が内部接続バス170 を介し
て回路配置変更装置163 に含まれた内部中央処理装置16
3Aの入出力端 (すなわち回路配置変更装置163 の第６の
入力端の一部；図２Ｂ参照) に対して接続され、かつ出
力端Ｑ (すなわち処理タイマ装置164 の第２の出力端；
図２Ｂ参照) が制御回路150 に含まれた制御タイミング
信号発生回路155 のビジィ信号入力端に対して直接に接
続されており、ビジィフラグ回路164Eの出力端Ｑから与
えられたビジィフラグが“１”のときクロック信号入力
端にダウンカウンタ164Cから零出力信号が与えられると
ビジィフラグの“１”を内部に取り込んで出力端Ｑから
能動 (すなわち“１”) のビジィ信号を内部接続バス17
0 を介し回路配置変更装置163 に含まれた内部中央処理
装置163Aに与えかつ直接に制御回路150 に含まれた制御
タイミング信号発生回路155 のビジィ信号入力端に与え
るためのフリップフロップ164Fを包有している。

【００８６】(4) 低速プログラマブル回路180 の構成
（図７，図９，図１１参照）

【００８７】低速プログラマブル回路180 は、プログラ
マブル回路要素アレイ181(図１１では“20”と示す)
と、プログラマブル回路要素アレイ181 に接続されてお
り所望のプログラム信号を発生してプログラマブル回路
要素アレイ181 に与えプログラマブル回路要素アレイ18
1 をプログラム (すなわちプログラマブル回路要素アレ
イ181 の処理機能を変更) するためのプログラム回路18
2 とを備えている。

【００８８】プログラマブル回路要素アレイ181 は、切
替スイッチ回路181A₁ を介して互いに接続された複数個
の回路要素からなる回路要素アレイ181A₂ を含む回路セ
グメント181A (ここでは加算回路として機能しているも
のとする) と、切替スイッチ回路181B₁ を介して互いに
接続された複数個の回路要素からなる回路要素アレイ18
1B₂ を含む回路セグメント181B (ここでは乗算回路とし
て機能しているものとする) と、切替スイッチ回路181C
₁ を介して互いに接続された複数個の回路要素からなる
回路要素アレイ181C₂ を含む回路セグメント181C (ここ
では除算回路として機能しているものとする) と、切替
スイッチ回路181D₁ を介して互いに接続された複数個の
回路要素からなる回路要素アレイ181D₂ を含む回路セグ
メント181D (ここでは平方根演算回路として機能してい
るものとする) とを包有している。

【００８９】プログラム回路182 は、切替スイッチ回路
181A₁,181B₁,181C₁,181D₁(図１１では“21”と示す) に
含まれた切替スイッチSW₁₁〜SW_1nのプログラム情報 (す
なわちスイッチ切替情報) を保持しており、そのプログ
ラム情報 (すなわちスイッチ切替情報) を切替スイッチ
回路181A₁,181B₁,181C₁,181D₁ に含まれた切替スイッチ
SW₁₁〜SW_1nに与えて切替えるための記憶回路182A (図１
１では“31”と示す)を包有している。ちなみに、記憶
回路182Aは、説明を簡略とする目的で、切替スイッチ回
路181A₁,181B₁,181C₁,181D₁ に含まれた切替スイッチSW
₁₁〜SW_1nを切り替え、回路セグメント181A〜181Dにそれ
ぞれ加算回路，乗算回路，除算回路および平方根演算回
路を構築するためのプログラム情報 (すなわちスイッチ
切替情報) を予めに保持しているものとするが、本発明
をこれに限定する意図はない。

【００９０】(5) 高速プログラマブル回路190 の構成
(図８，図１０，図１２参照)

【００９１】高速プログラマブル回路190 は、プログラ
マブル回路要素アレイ191(図１２では“20”と示す)
と、プログラマブル回路要素アレイ191 に接続されてお
り所望のプログラム信号を発生してプログラマブル回路
要素アレイ191 に与えプログラマブル回路要素アレイ19
1 をプログラム (すなわちプログラマブル回路要素アレ
イ191 の処理機能を変更) するためのプログラム回路19
2 とを備えている。

【００９２】プログラマブル回路要素アレイ191 は、切
替スイッチ回路191A₁ を介して互いに接続された複数個
の回路要素からなる回路要素アレイ191A₂ を含む回路セ
グメント191A (ここでは加算回路として機能したのち除
算回路として機能するものとする) と、切替スイッチ回
路191B₁ を介して互いに接続された複数個の回路要素か
らなる回路要素アレイ191B₂ を含む回路セグメント191B
(ここでは乗算回路として機能するものとする) とを包
有している。

【００９３】プログラム回路192 は、切替スイッチ回路
191A₁,191B₁(図１２では“21”と示す) に含まれた切替
スイッチSW₂₁〜SW_2mのプログラム情報 (すなわちスイッ
チ切替情報) を保持しており、そのプログラム情報 (す
なわちスイッチ切替情報) を切替スイッチ回路191A₁,19
1B₁ に含まれた切替スイッチSW₂₁〜SW_2mに与えて切替え
るための記憶回路192A (図１２では“31”と示す)を包
有している。ちなみに、記憶回路192Aは、説明を簡略と
する目的で、切替スイッチ回路191A₁,191B₁ に含まれた
切替スイッチSW₂₁〜SW_2mを切り替え、回路セグメント19
1A,191B にそれぞれ加算回路および乗算回路を当初構築
し、そののち回路セグメント191Aに構築された加算回路
を除算回路に変更するためのプログラム情報 (すなわち
スイッチ切替情報) を低速プログラマブル回路180 の記
憶回路182Aから読み出して保持するものとするが、本発
明をこれに限定する意図はない。

【００９４】(6) プログラマブル回路要素アレイ181;19
1 の構成 (図１１〜図１３Ｂ参照)

【００９５】プログラマブル回路要素アレイ181;191(図
１１〜図１３Ｂでは“20”と示す)は、プログラム回路1
82;192 の記憶回路182A;192A(図１１〜図１３Ｂでは“3
1”と示す) の記憶素子から与えられたプログラム情報
(すなわちスイッチ切替情報) に応じ内蔵の切替スイッ
チSW₁₁〜SW_1n；SW₂₁〜SW_2mが適宜に切替可能とされた切
替スイッチ回路181A₁,181B₁,181C₁,181D₁;191A₁,191B
₁(図１１〜図１３Ｂでは“21”と示す) と、プログラム
回路182;192 の記憶回路182A;192A(図１１〜図１３Ｂで
は“31”と示す) の記憶素子から与えられたプログラム
情報に応じ切替スイッチ回路181A₁,181B₁,181C₁,181D₁;
191A₁,191B₁(図１１〜図１３Ｂでは“21”と示す) に内
蔵の切替スイッチSW₁₁〜SW_1n；SW₂₁〜SW_2mが切替えられ
ることによって適宜に接続される複数個の回路要素を適
宜 (たとえばマトリクス状) に配列することにより作成
された回路要素アレイ181A₂,181B₂,181C₂,181D₂;191A₂,
191B₂(図１１〜図１３Ｂでは“22”と示す) とを包有し
ている。

【００９６】(6-1) 切替スイッチ回路181A₁,181B₁,181C
₁,181D₁;191A₁,191B₁ の構成

【００９７】切替スイッチ回路181A₁,181B₁,181C₁,181D
₁;191A₁,191B₁(図１１〜図１３Ｂでは“21”と示す) で
は、内蔵の切替スイッチSW₁₁〜SW_1n；SW₂₁〜SW_2mが、複
数個のクロスポイントスイッチと複数個の切断スイッチ
とに分散されて配置されている。

【００９８】複数個のクロスポイントスイッチおよび複
数個の切断スイッチは、それぞれ、回路要素アレイ181A
₂,181B₂,181C₂,181D₂;191A₂,191B₂(図１１〜図１３Ｂで
は“22”と示す) に包有された回路要素を互いに接続す
るに必要な適宜の数の切替スイッチを包有している。

【００９９】切替スイッチ回路181A₁,181B₁,181C₁,181D
₁;191A₁,191B₁(図１１〜図１３Ｂでは“21”と示す)
は、全体を図示して説明することが煩雑かつ極めて困難
であるので、ここでは、その一部を取り出して図示し例
示的に説明する。すなわち、切替スイッチ回路181A₁,18
1B₁,181C₁,181D₁;191A₁,191B₁(図１１〜図１３Ｂでは
“21”と示す) は、５行４列のマトリクス状に配列され
たクロスポイントスイッチCSW₁₁ 〜CSW₅₄ と、クロスポ
イントスイッチCSW_ij,CSW_(i+1)j の間に挿入された切断
スイッチSW_ij(i+1)jと、クロスポイントスイッチCS
W_2pq,CSW_2p(q+1) の間に挿入された切断スイッチSW
_2pq2p(q+1)とを包有しているものとして説明する(ｉ＝
１〜４；ｊ＝１〜４；ｐ＝１，２；ｑ＝１〜３) 。

【０１００】(6-2) 回路要素アレイ181A₂,181B₂,181C₂,
181D₂;191A₂,191B₂ の構成

【０１０１】回路要素アレイ181A₂,181B₂,181C₂,181D₂;
191A₂,191B₂(図１１〜図１３Ｂでは“22”と示す) は、
クロスポイントスイッチCSW_(2h-1)k,CSW_(2h-1)(k+1) の
間にそれぞれ挿入された９個の回路要素ELM_hk を包有し
ている (ｈ＝１〜３；ｋ＝１〜３) 。ここでは、便宜
上、回路要素ELM_hk が、それぞれ、２個の入力端子と１
個の出力端子とを包有しているものとして説明する。

【０１０２】回路要素ELM_hk は、それぞれ、アンドゲー
ト，オアゲート，ノットゲートあるいはフリップフロッ
プなどの所望の回路であればよく、適宜に接続して所望
の回路 (たとえば加算回路，乗算回路，除算回路および
平方根演算回路) を構築するために利用されている。ち
なみに、回路要素ELM_hk は、米国所在のザイリンクス社
によって製造されているロジックセルアレイXC3000シリ
ーズなどのフィールドプログラマブルゲートアレイのご
とく、それぞれ、複数のアンドゲートと複数のオアゲー
トと複数のノットゲートとそれらの間を適宜に接続する
ための複数の切替スイッチを内蔵しており、その複数の
切替スイッチを所望に応じて切替えることによって所望
の回路 (たとえば全加算器あるいはマルチプレクサ) を
構築できる構造であってもよい。

【０１０３】(7) プログラム回路182;192 の構成 (図９
〜図１３Ｂ参照)

【０１０４】プログラム回路182;192 は、プログラマブ
ル回路要素アレイ181;191 中に包有された切替スイッチ
回路181A₁,181B₁,181C₁,181D₁;191A₁,191B₁(図１１〜図
１３Ｂでは“21”と示す) の切替スイッチSW₁₁〜SW_1n；
SW₂₁〜SW_2mにそれぞれ対応するプログラム情報 (すなわ
ちスイッチ切替情報) を内蔵の記憶素子に保持してお
り、そのプログラム情報 (すなわちスイッチ切替情報)
によって切替スイッチ回路181A₁,181B₁,181C₁,181D₁;19
1A₁,191B₁(図１１〜図１３Ｂでは“21”と示す)の切替
スイッチSW₁₁〜SW_1n；SW₂₁〜SW_2mを切替えるための記憶
回路182A;192A(図１１〜図１３Ｂでは“31”と示す) を
備えている。

【０１０５】（第１の実施例の作用）

【０１０６】更に、図１ないし図１３Ｂを参照しつつ、
本発明にかかる階層化処理回路の第１の実施例およびそ
れを利用したコンピュータの一実施例について、その作
用を詳細に説明する。

【０１０７】(1) 全体の作用（図１参照）

【０１０８】本発明にかかるコンピュータ100 では、中
央処理装置110 が、周知のコンピュータと同様に、外部
接続バス120を介して記憶装置130 ならびに入出力装置1
40から与えられたプログラムの命令を実行することによ
り、外部接続バス120 を介して記憶装置130 ならびに入
出力装置140 から与えられた未処理データを処理し、そ
の処理結果を既処理データとして一時的に保持し、その
のち外部接続バス120 を介して記憶装置130 もしくは入
出力装置140 に与えている。

【０１０９】中央処理装置110 では、まず、制御装置15
0が、記憶装置130 もしくは入出力装置140 から外部接
続バス120 を介して未処理データを受け取って一時的に
保持したのち回路管理装置160 を介して低速プログラマ
ブル回路180 もしくは高速プログラマブル回路190 に与
え、かつ記憶装置130 もしくは入出力装置140 から外部
接続バス120 を介して実行すべきプログラムの命令を受
け取って一時的に保持したのち回路管理装置160 に与え
ており、かつ低速プログラマブル回路180 もしくは高速
プログラマブル回路190 から回路管理装置160 を介して
与えられた既処理データを一時的に保持したのち記憶装
置130 もしくは入出力装置140 に対し外部接続バス120
を介して与えている。

【０１１０】回路管理装置160 は、(i) 内蔵されたプロ
グラムの命令に応じて高速プログラマブル回路190 の回
路セグメント191A,191B の処理機能を後述のごとく初期
構築し、また(ii)制御装置150 から受け取ったプログラ
ムの命令 (すなわちプログラムの命令によって指定され
た処理の種類およびその処理の要求頻度) に応じて高速
プログラマブル回路190 の回路セグメント191A,191B の
処理機能を後述のごとく自動的に変更し、更に(iii) 高
速プログラマブル回路190 の回路セグメント191A,191B
に構築された処理機能 (ここでは加算機能，乗算機能，
除算機能および平方根演算機能のうちのいずれか２つの
処理機能) に応じ、制御装置150 から受け取った未処理
データを低速プログラマブル回路180 の回路セグメント
181A〜181Dもしくは高速プログラマブル回路190 の回路
セグメント191A,191B に与え、かつ低速プログラマブル
回路180 の回路セグメント181A〜181Dもしくは高速プロ
グラマブル回路190 の回路セグメント191A,191B から受
け取った既処理データを制御装置150 に与えている。

【０１１１】低速プログラマブル回路180 は、その回路
セグメント181A〜181Dに構築された処理機能 (ここでは
加算機能，乗算機能，除算機能および平方根演算機能)
によって回路管理装置160 から与えられた未処理データ
を処理し、その処理結果を既処理データとして回路管理
装置160 に与えている。ちなみに、低速プログラマブル
回路180 のもつ処理機能のうち高速プログラマブル回路
190 に複写された処理機能については、後述により明ら
かなごとく、高速プログラマブル回路190 の回路セグメ
ント191A,191B における処理機能の初期構築ならびに変
更作業時を除き、高速プログラマブル回路190 で実行さ
れ、低速プログラマブル回路180 では実行されない。こ
こで、高速プログラマブル回路190 の回路セグメント19
1A,191Bにおける処理機能の初期構築ならびに変更作業
時には、処理時間を短縮する目的で、後述のごとく、低
速プログラマブル回路180 が、その回路セグメント181A
〜181Dに構築された処理機能によって回路管理装置160
から与えられた未処理データを全て処理し、その処理結
果を既処理データとして回路管理装置160 に与えてい
る。

【０１１２】高速プログラマブル回路190 は、その回路
セグメント191A,191B に構築された処理機能 (ここでは
当初に加算機能および乗算機能が構築され次いで乗算機
能および除算機能が構築されるものとする) によって回
路管理装置160 から与えられた未処理データを処理し、
その処理結果を既処理データとして回路管理装置160に
与えている。

【０１１３】(2) 制御回路150 の作用（図２Ａ参照）

【０１１４】制御回路150 では、まず、バスインターフ
ェース回路151 が、外部接続バス120 を介して記憶装置
130 もしくは入出力装置140 から未処理データおよび実
行すべきプログラムの命令を受け取り、かつ外部接続バ
ス120 を介して記憶装置130もしくは入出力装置140 に
対し既処理データを与えている。

【０１１５】バスインターフェース回路151 が外部接続
バス120 を介して記憶装置130 もしくは入出力装置140
から受け取った未処理データは、演算レジスタ152A,152
B に一時的に保持され、そののち回路管理装置160 に与
えられる。

【０１１６】バスインターフェース回路151 が外部接続
バス120 を介して記憶装置130 もしくは入出力装置140
に与える既処理データは、回路管理装置160 から受け取
って演算レジスタ152Cに一時的に保持されたのち、バス
インタフェース回路151 に与えられる。

【０１１７】バスインターフェース回路151 が外部接続
バス120 を介して記憶装置130 もしくは入出力装置140
から受け取った実行すべきプログラムの命令は、命令レ
ジスタ153 に一時的に保持される。命令レジスタ153
は、保持したプログラムの命令を命令デコーダ154 に与
え、かつ保持したプログラムの命令に応じて処理種類信
号を回路管理装置160 に与えている。ここでは、処理の
種類が加算，乗算，除算および平方根演算の４つである
ので、処理種類信号は、実行すべきプログラムの命令の
処理の種類に応じて、表１のごとく、割り当てられてい
るものとする。

【０１１８】

【表１】

【０１１９】命令デコーダ154 は、命令レジスタ153 か
ら与えられたプログラムの命令を解読し、その解読結果
を出力端から制御タイミング信号発生回路155 の制御端
に与えている。

【０１２０】制御タイミング信号発生回路155 は、その
制御端に命令デコーダ154 からプログラムの命令の解読
結果が与えられたとき、後述のごとく、(i) 回路管理装
置160 から処理終了信号が与えられかつビジィ信号が非
能動 (すなわち“０”) であれば、直ちに処理要求信号
を発生して回路管理装置160 に与え、また(ii)回路管理
装置160 から処理終了信号が与えられかつビジィ信号が
能動 (すなわち“１”) であれば、ビジィ信号が非能動
(すなわち“０”) となるのを待って、処理要求信号を
発生して回路管理装置160 に与え、更に(iii) 回路管理
装置160 から処理終了信号が与えられていなければ、処
理終了信号が与えられるのを待ち、上記(i)(ii) にした
がって処理要求信号を発生し回路管理装置160 に与え
る。

【０１２１】(3) 回路管理装置160 の作用（図２Ｂ〜図
６参照）

【０１２２】回路管理装置160 では、まず、回路配置変
更装置163 が、高速プログラマブル回路190 の回路セグ
メント191A,191B における処理機能の初期構築ならびに
変更に際し、後述のごとく、内蔵されたプログラムの命
令にしたがい処理タイマ装置164 に対して高速プログラ
マブル回路190 の回路配置に応じた処理時間を設定して
いる。

【０１２３】処理タイマ装置164 は、後述のごとく、
(i) 制御装置150 から与えられた未処理データの処理に
際し、制御回路150 の制御タイミング信号発生回路155
から処理要求信号が到来した時刻から制御装置150 の命
令レジスタ153 から与えられた処理種類信号に対応した
低速プログラマブル回路180 もしくは高速プログラマブ
ル回路190 の処理時間に相当する時間だけ時間が経過し
たときに、処理終了信号を発生して制御装置150 の制御
タイミング信号発生回路155 に与え、かつ(ii)高速プロ
グラマブル回路190 の回路セグメント191A,191B におけ
る処理機能の初期構築ならびに変更に際し処理終了信号
の発生に併せビジィ信号を能動 (すなわち“１”) とし
て制御装置150 の制御タイミング信号発生回路155 に与
えている。

【０１２４】回路配置変更装置163 は、また、制御回路
150 の命令レジスタ153 から処理種類信号として与えら
れた命令の種類(すなわち処理の種類) ごとに制御回路1
50の制御タイミング信号発生回路155 から処理要求信号
が与えられた回数 (ひいては低速プログラマブル回路18
0 の回路セグメント181A〜181Dもしくは高速プログラマ
ブル回路190 の回路セグメント191A,191B における処理
機能の実行頻度) を計測しており、その計測結果の合計
が所定値 (たとえば100)となるごとに計測結果が大きな
(たとえば最大である) 命令の種類 (すなわち処理の種
類) を求め、その命令の種類 (すなわち処理の種類) が
高速プログラマブル回路190 の回路セグメント191A,191
B で実行可能か否か (すなわち高速プログラマブル回路
190 の回路セグメント191A,191B に構築された処理機能
か否か) を調べ、その結果により高速プログラマブル回
路190 の回路セグメント191A,191B における処理機能を
後述のごとく自動的に変更している。

【０１２５】接続切替装置162 は、(i) 高速プログラマ
ブル回路190 の回路セグメント191A,191B における処理
機能の初期構築ならびに変更に際して回路配置変更装置
163から高速低速選択装置162Bおよび高速回路セグメン
ト選択装置162Cに予め与えられて保持されたデータを、
制御回路150 の命令レジスタ153から処理種類信号が到
来するごとに、その処理種類信号に応じて読み出し、低
速プログラマブル回路180 もしくは高速プログラマブル
回路190 を選択するための高速低速選択信号と高速プロ
グラマブル回路190 の回路セグメント191A,191B を選択
するための高速回路セグメント選択信号としてそれぞれ
データ接続装置161 の高速低速選択信号入力端および高
速回路セグメント選択信号入力端に与え、また(ii)制御
回路150の命令レジスタ153 から到来した処理種類信号
をそのまま低速プログラマブル回路180 の回路セグメン
ト181A〜181Dを選択するための低速回路セグメント選択
信号として接続回路162Aを介してデータ接続装置161 の
低速回路セグメント選択信号入力端に与えている。

【０１２６】データ接続装置161 は、接続切替装置162
から与えられた高速低速選択信号，低速回路セグメント
選択信号および高速回路セグメント選択信号に応じ後述
のごとく動作しており、制御回路150 の演算レジスタ15
2A,152B から与えられた未処理データを低速プログラマ
ブル回路180 の回路セグメント181A〜181Dもしくは高速
プログラマブル回路190 の回路セグメント191A,191B に
対して直接に与え、かつ低速プログラマブル回路180 の
回路セグメント181A〜181Dもしくは高速プログラマブル
回路190 の回路セグメント191A,191B から既処理データ
を直接に受け取って制御回路150 の演算レジスタ152Cに
与えている。

【０１２７】(3-1) データ接続装置161 の作用 (図３参
照)

【０１２８】データ接続装置161 では、まず、デマルチ
プレクサ161A₁ が、制御回路150 の演算レジスタ152Aか
ら与えられた未処理データを、接続切替装置162 から後
述のごとく与えられる高速低速選択信号に応じて、低速
プログラマブル回路180 もしくは高速プログラマブル回
路190 に与えるよう、分離する。

【０１２９】デマルチプレクサ161A₁ によって分離され
た未処理データは、接続切替装置162 から後述のごとく
与えられる低速回路セグメント選択信号に応じ、低速プ
ログラマブル回路180 の回路セグメント181A〜181Dのい
ずれかに与えられるよう、デマルチプレクサ161B₁₁によ
って分離される。

【０１３０】デマルチプレクサ161A₁ によって分離され
た未処理データは、接続切替装置162 から後述のごとく
与えられる高速回路セグメント選択信号に応じ、高速プ
ログラマブル回路190 の回路セグメント191A,191B のい
ずれかに与えられるよう、デマルチプレクサ161B₁₂によ
って分離される。

【０１３１】データ接続装置161 では、また、デマルチ
プレクサ161A₂ が、制御回路150 の演算レジスタ152Bか
ら与えられる未処理データを、接続切替装置162 から後
述のごとく与えられた高速低速選択信号に応じて、低速
プログラマブル回路180 もしくは高速プログラマブル回
路190 に与えるよう、分離する。

【０１３２】デマルチプレクサ161A₂ によって分離され
た未処理データは、接続切替装置162 から後述のごとく
与えられる低速回路セグメント選択信号に応じ、低速プ
ログラマブル回路180 の回路セグメント181A〜181Dのい
ずれかに与えられるよう、デマルチプレクサ161B₂₁によ
って分離される。

【０１３３】デマルチプレクサ161A₂ によって分離され
た未処理データは、接続切替装置162 から後述のごとく
与えられる高速回路セグメント選択信号に応じ、高速プ
ログラマブル回路190 の回路セグメント191A,191B のい
ずれかに与えられるよう、デマルチプレクサ161B₂₂によ
って分離される。

【０１３４】データ接続装置161 では、併せて、マルチ
プレクサ161C₁₁が、低速プログラマブル回路180 の回路
セグメント181A〜181Dから後述のごとく与えられる既処
理データを、接続切替装置162 から与えられる低速セグ
メント選択信号に応じて、複合化している。

【０１３５】データ接続装置161 では、また、マルチプ
レクサ161C₁₂が、高速プログラマブル回路190 の回路セ
グメント191A,191B から後述のごとく与えられる既処理
データを、接続切替装置162 から与えられる高速回路セ
グメント選択信号に応じて、複合化している。

【０１３６】マルチプレクサ161C₁₁,161C₁₂ で複合化さ
れた既処理データ (すなわち低速プログラマブル回路18
0 から与えられた既処理データおよび高速プログラマブ
ル回路190 から与えられる既処理データ) は、接続切替
装置162 から後述のごとく与えられた高速低速選択信号
に応じ、マルチプレクサ161Dによって複合化されたの
ち、制御回路150 の演算レジスタ152Cに与えられる。

【０１３７】(3-2) 接続切替装置162 の作用 (図４参
照)

【０１３８】接続切替装置162 では、まず、接続回路16
2Aが、高速プログラマブル回路190の回路セグメント191
A,191Bにおける処理機能の初期構築あるいは変更にかか
わらず、制御回路150 の命令レジスタ153 から受け取っ
た処理種類信号を、そのまま、低速回路セグメント選択
信号として、データ接続装置161 の低速回路セグメント
選択信号入力端 (具体的にはデマルチプレクサ161B₁₁,1
61B₂₁ およびマルチプレクサ161C₁₁の選択信号入力端)
に与えている。ここで、低速回路セグメント選択信号
は、表２のごとく、割り当てられている。表２の回路セ
グメントの欄における“１”〜“４”は、それぞれ、低
速プログラマブル回路180 の回路セグメント181A〜181D
のいずれか１つを示している。

【０１３９】

【表２】

【０１４０】接続切替装置162 では、また、アドレスデ
コーダ162Dが、高速プログラマブル回路190 の回路セグ
メント191A,191B における処理機能の初期構築もしくは
変更に際し、後述のごとく、内部接続バス170 を介して
回路配置変更装置163 の内部中央処理装置163Aから与え
られた書込信号に応じて内部接続バス170 を介して回路
配置変更装置163 の内部中央処理装置163Aから与えられ
たアドレス信号を内部に取り込み、そのアドレス信号に
応じ高速低速選択装置162Bのための書込信号と高速回路
セグメント選択装置162Cのための書込信号とを発生し、
それぞれ高速低速選択装置162Bの書込信号入力端WTおよ
び高速回路セグメント選択装置162Cの書込信号入力端WT
に与えている。ちなみに、高速低速選択装置162Bのため
の書込信号と高速回路セグメント選択装置162Cのための
書込信号とは、制御回路150 の命令レジスタ153 から与
えられる処理種類信号で指定される処理の種類が４つで
あることに対応して高速低速選択装置162Bおよび高速回
路セグメント選択装置162Cがともに４バイト構成である
ので、それぞれ、４つの書込信号によって構成されてい
る。

【０１４１】高速低速選択装置162Bは、高速プログラマ
ブル回路190 の回路セグメント191A,191B における処理
機能の初期構築に際し、内部接続バス170 を介して回路
配置変更装置163 の内部中央処理装置163Aから与えられ
た表３のデータを、アドレスデコーダ162Dから与えられ
た書込信号に応じて読み込んで保持している。高速低速
選択装置162Bは、これにより、高速プログラマブル回路
190 の回路セグメント191A,191B における処理機能の初
期構築ののち、制御回路150 の命令レジスタ153 から処
理種類信号が与えられたとき、表４に示した高速低速選
択信号を出力し、データ接続装置161 の高速低速選択信
号入力端 (具体的にはデマルチプレクサ161A₁,161A₂ お
よびマルチプレクサ161Dの選択信号入力端) に与える。
ここで、表３のデータの欄における“０”および表４の
高速低速選択信号の欄における“０”は、ともに、高速
プログラマブル回路190 であることを示している。ま
た、表３のデータの欄における“１”および表４の高速
低速選択信号の欄における“１”は、ともに、低速プロ
グラマブル回路180 であることを示している。

【０１４２】

【表３】

【０１４３】

【表４】

【０１４４】高速低速選択装置162Bは、また、高速プロ
グラマブル回路190 の回路セグメント191A,191B におけ
る処理機能の変更に際し、たとえば、内部接続バス170
を介して回路配置変更装置163 の内部中央処理装置163A
から与えられた表５のデータを、アドレスデコーダ162D
から与えられた書込信号に応じて読み込んで保持してい
る。高速低速選択装置162Bは、これにより、高速プログ
ラマブル回路190 の回路セグメント191A,191B における
処理機能の変更ののち、制御回路150 の命令レジスタ15
3 から処理種類信号が与えられたとき、表６に示した高
速低速選択信号を出力し、データ接続装置161 の高速低
速選択信号入力端 (具体的にはデマルチプレクサ161A₁,
161A₂ およびマルチプレクサ161Dの選択信号入力端) に
与える。ここで、表５のデータの欄における“０”およ
び表６の高速低速選択信号の欄における“０”は、表３
および表４と同様に、高速プログラマブル回路190 であ
ることを示している。また、表５のデータの欄における
“１”および表６の高速低速選択信号の欄における
“１”は、表３および表４と同様に、低速プログラマブ
ル回路180であることを示している。

【０１４５】

【表５】

【０１４６】

【表６】

【０１４７】高速回路セグメント選択装置162Cは、高速
プログラマブル回路190 の回路セグメント191A,191B に
おける処理機能の初期構築に際し、内部接続バス170 を
介して回路配置変更装置163 の内部中央処理装置163Aか
ら与えられた表７のデータを、アドレスデコーダ162Dか
ら与えられた書込信号に応じて読み込んで保持してい
る。高速回路セグメント選択装置162Cは、これにより、
高速プログラマブル回路190 の回路セグメント191A,191
B における処理機能の初期構築ののち、制御回路150 の
命令レジスタ153 から処理種類信号が与えられたとき、
表８に示した高速回路セグメント選択信号を出力し、デ
ータ接続装置161 の高速回路セグメント選択信号入力端
(具体的にはデマルチプレクサ161B₁₂,161B₂₂ およびマ
ルチプレクサ161C₁₂の選択信号入力端)に与える。ここ
で、表７のデータの欄における“０”および表８の高速
回路セグメント選択信号の欄における“０”は、とも
に、高速プログラマブル回路190 の回路セグメント191A
であることを示している。また、表７のデータの欄にお
ける“１”および表８の高速回路セグメント選択信号の
欄における“１”は、ともに、高速プログラマブル回路
190 の回路セグメント191Bであることを示している。加
えて、表７のデータの欄における“−”および表８の高
速回路セグメント選択信号の欄における“−”は、とも
に、高速プログラマブル回路190 の回路セグメント191
A,191B に対応していないことを示している。

【０１４８】

【表７】

【０１４９】

【表８】

【０１５０】高速回路セグメント選択装置162Cは、ま
た、高速プログラマブル回路190 の回路セグメント191
A,191B における処理機能の変更に際し、内部接続バス1
70 を介して回路配置変更装置163 の内部中央処理装置1
63Aから与えられた表９のデータを、アドレスデコーダ1
62Dから与えられた書込信号に応じて読み込んで保持し
ている。高速回路セグメント選択装置162Cは、これによ
り、高速プログラマブル回路190 の回路セグメント191
A,191B における処理機能の変更ののち、制御回路150
の命令レジスタ153 から処理種類信号が与えられたと
き、表１０に示した高速回路セグメント選択信号を出力
し、データ接続装置161 の高速回路セグメント選択信号
入力端 (具体的にはデマルチプレクサ161B₁₂,161B₂₂ お
よびマルチプレクサ161C₁₂の選択信号入力端) に与え
る。ここで、表９のデータの欄における“０”および表
１０の高速回路セグメント選択信号の欄における“０”
は、ともに、高速プログラマブル回路190 の回路セグメ
ント191Aであることを示している。また、表９のデータ
の欄における“１”および表１０の高速回路セグメント
選択信号の欄における“１”は、ともに、高速プログラ
マブル回路190 の回路セグメント191Bであることを示し
ている。加えて、表９のデータの欄における“−”およ
び表１０の高速回路セグメント選択信号の欄における
“−”は、ともに、高速プログラマブル回路190 の回路
セグメント191A,191B に対応していないことを示してい
る。

【０１５１】

【表９】

【０１５２】

【表１０】

【０１５３】(3-3) 回路配置変更装置163 の作用 (図５
参照)

【０１５４】高速プログラマブル回路190 における処
理機能の初期構築

【０１５５】内部中央処理装置163Aは、まず、内部記憶
装置163Bに保持されたプログラムの命令にしたがい、処
理タイマ装置164 のビジィフラグ回路164Eにデータ
“１”を与えて読み込ませる。処理タイマ装置164 は、
これに応じ、後述のごとく、ビジィ信号を能動 (すなわ
ち“１”) とする。ビジィ信号が能動 (すなわち
“１”)となると、制御装置150 は、上述のごとく、制
御タイミング信号発生回路155 から処理要求信号を発生
できなくなり、未処理データの処理が開始されない。

【０１５６】内部中央処理装置163Aは、次いで、処理タ
イマ装置164 から内部接続バス170を介して与えられた
ビジィ信号が能動(すなわち“１”) であることを確認
したのち、内部記憶装置163Bに保持された表１１および
表１２の回路配置テーブルを参照しつつ、低速プログラ
マブル回路180 に含まれたプログラム回路182 の記憶回
路182Aの記憶素子から内部接続バス170 を介し必要な
(ここでは指標“００”および“０１”に対応する) プ
ログラム情報 (すなわちスイッチ切替情報) を読み出
し、その読み出したプログラム情報 (すなわちスイッチ
切替情報) を高速プログラマブル回路190 に含まれたプ
ログラム回路192 の記憶回路192Aの記憶素子に対し内部
接続バス170 を介して与え保持せしめる。ここで、表１
１および表１２の処理の種類の欄における指標“０
０”，“０１”，“１０”，“１１”は、表１の処理種
類信号と同様に、それぞれ、加算，乗算，除算および平
方根演算を示している (以下同様) 。

【０１５７】

【表１１】

【０１５８】

【表１２】

【０１５９】内部中央処理装置163Aは、高速プログラマ
ブル回路190 に含まれたプログラム回路192 の記憶回路
192Aの記憶素子に対するプログラム情報 (すなわちスイ
ッチ切替情報) の保持に伴ない、内部記憶装置163Bに対
し、表１３に示した消去待ち行列を保持せしめる。ちな
みに、消去待ち行列は、高速プログラマブル回路190の
回路セグメント191A,191B における処理機能を変更する
に際し、高速プログラマブル回路190 の回路セグメント
191A,191B から処理機能を消去する順序を示している。

【０１６０】

【表１３】００−０１

【０１６１】内部中央処理装置163Aは、また、内部記憶
装置163Bに保持された表１１および表１２の回路配置テ
ーブルに応じて書込信号およびアドレス信号を発生し、
内部接続バス170 を介して接続切替装置162 のアドレス
デコーダ162Dに与える。接続切替装置162 は、アドレス
デコーダ162Dに対し内部中央処理装置163Aから書込信号
およびアドレス信号が与えられると、上述のごとく、表
３に示したデータを高速低速選択装置162Bに読み込んで
表４に示した高速低速選択信号を発生可能とし、かつ表
７に示したデータを高速回路セグメント選択装置162Cに
読み込んで表８に示した高速回路セグメント選択信号を
発生可能とする。

【０１６２】内部中央処理装置163Aは、更に、内部記憶
装置163Bに保持された表１１および表１２の回路配置テ
ーブルに応じて書込信号およびアドレス信号を発生し、
内部接続バス170 を介して処理タイマ装置164 のアドレ
スデコーダ164Aに与える。処理タイマ装置164 は、アド
レスデコーダ164Aに対し内部中央処理装置163Aから書込
信号およびアドレス信号が与えられると、後述のごと
く、表２６に示した処理時間の設定値データのうち所要
のもの (すなわち表２７に示した処理時間の設定値) を
処理タイマ装置164 の処理時間設定装置164Bに保持せし
める。

【０１６３】内部中央処理装置163Aは、最後に、内部記
憶装置163Bに保持されたプログラムの命令にしたがい、
処理タイマ装置164 のビジィフラグ回路164Eにデータ
“０”を与えて読み込ませる。処理タイマ装置164 は、
これに応じ、後述のごとく、ビジィ信号を非能動 (すな
わち“０”) とする。ビジィ信号が非能動 (すなわち
“０”) となると、制御装置150 は、上述のごとく、制
御タイミング信号発生回路155 から処理要求信号を発生
できることとなり、未処理データの処理が開始される。

【０１６４】高速プログラマブル回路190 における処
理機能の変更

【０１６５】内部中央処理装置163Aは、高速プログラマ
ブル回路190 の回路セグメント191A,191B における処理
機能を変更する目的で、低速プログラマブル回路180 の
回路セグメント181A〜181Dにおける処理機能の実行頻度
および高速プログラマブル回路190 の回路セグメント19
1A,191B における処理機能の実行頻度を、それぞれ求め
ている。

【０１６６】すなわち、内部中央処理装置163Aは、制御
回路150 の命令レジスタ153 から与えられる処理種類信
号 (具体的には加算，乗算，除算および平方根演算) に
対応する処理回数カウンタ163Cに含まれたカウンタの計
測値を、制御回路150 の制御タイミング信号発生回路15
5 から処理要求信号が与えられるごとに、内部記憶装置
163Bに保持されたプログラムの命令にしたがって、１つ
ずつ増加せしめている。

【０１６７】内部中央処理装置163Aは、更に、処理回数
カウンタ163Cに含まれたカウンタの処理種類ごとの計測
値を合計しており、その合計値が所定値 (たとえば100)
となったか否かを、監視している。

【０１６８】内部中央処理装置163Aは、処理回数カウン
タ163Cに含まれたカウンタの計測値の合計値が所定値と
なるごとに、処理回数カウンタ163Cに含まれたカウンタ
の計測値から制御回路150 の命令レジスタ153 から与え
られた処理種類信号のうちいずれが最も多く要求された
かを求め、最も多く要求された処理の種類 (ここでは
“除算”とする) に対応する処理機能を高速プログラマ
ブル回路190 の回路セグメント191A,191B で実行できる
か否かを、内部記憶装置163Bに保持されているそのとき
の回路配置テーブル (たとえば表１２の回路配置テーブ
ル参照) にその処理機能に対応する指標 (すなわち“１
０”) が含まれているか否かを調べることにより、判断
する。

【０１６９】最も多く要求された処理の種類に対応する
指標がそのときの回路配置テーブル(たとえば表１２の
回路配置テーブル参照) に含まれている場合、内部記憶
装置163Bに保持されている消去待ち行列 (たとえば表１
３の消去待ち行列参照) の最後尾になければ、内部中央
処理装置163Aは、その指標を消去待ち行列の最後尾に移
動し、内部記憶装置163Bに再び保持せしめる。ちなみ
に、最も多く要求された処理の種類に対応する指標がそ
のときの消去待ち行列の最後尾にあれば、内部中央処理
装置163Aは、何もしない。ここで、たとえば、最も多く
要求された処理の種類に対応する指標が“００”である
場合、内部記憶装置163Bに保持されている消去待ち行列
が表１３の消去待ち行列であれば、表１４のごとく変形
される。

【０１７０】

【表１４】０１−００

【０１７１】これに対し、最も多く要求された処理の種
類に対応する指標がそのときの回路配置テーブル (たと
えば表１２の回路配置テーブル参照) に含まれていない
場合、内部中央処理装置163Aは、まず、内部記憶装置16
3Bに保持されたプログラムの命令にしたがい、処理タイ
マ装置164 のビジィフラグ回路164Eにデータ“１”を与
えて読み込ませる。処理タイマ装置164 は、これに応
じ、後述のごとく、ビジィ信号を能動 (すなわち
“１”) とする。ビジィ信号が能動 (すなわち“１”)
となると、制御装置150 は、上述のごとく、制御タイミ
ング信号発生回路155 から処理要求信号を発生できなく
なり、未処理データの処理が中断される。

【０１７２】内部中央処理装置163Aは、処理タイマ装置
164 から内部接続バス170 を介して与えられたビジィ信
号が能動 (すなわち“１”) であることを確認したの
ち、内部記憶装置163Bに保持された高速低速選択信号に
関するデータ (たとえば表３のデータ参照) および高速
回路セグメント選択信号に関するデータ (たとえば表７
のデータ参照) と処理タイマ装置164 の処理時間設定装
置164Bに保持された処理時間の設定値 (たとえば表２７
の処理時間の設定値参照) とを、それぞれ、そのときの
消去待ち行列の先頭にある処理に対応する処理機能を高
速プログラマブル回路190 から消去してしまった形式に
変更する。たとえば、消去待ち行列が表１３に示したと
おりである場合、その先頭にある指標が“００”である
ので、内部記憶装置163Bに保持された回路配置テーブル
(たとえば表１２の回路配置テーブル参照) は、たとえ
ば表１５のとおりとなる。また、内部記憶装置163Bに保
持された高速低速選択信号に関するデータおよび高速回
路セグメント選択信号に関するデータと処理タイマ装置
164 の処理時間設定装置164Bに保持された処理時間の設
定値とは、それぞれ、表３，表７および表２７から表１
６，表１７および表１８へ変更される。

【０１７３】

【表１５】

【０１７４】

【表１６】

【０１７５】

【表１７】

【０１７６】

【表１８】

【０１７７】内部中央処理装置163Aは、内部記憶装置16
3Bに保持された消去待ち行列 (ここでは表１３の消去待
ち行列) の先頭にある指標 (ここでは“００”) を消去
したのち、その最後尾に対し最も多く要求された処理の
種類に対応する指標 (ここでは“１０”) を付加する。
これにより、消去待ち行列は、表１３から表１９へ変更
される。

【０１７８】

【表１９】０１−１０

【０１７９】内部中央処理装置163Aは、更に、表１９の
消去待ち行列に含まれた指標を参照しつつ、表１５の回
路配置テーブルと高速低速選択信号に関する表１６のデ
ータと高速回路セグメント選択信号に関する表１７のデ
ータと表１８の処理時間の設定値とを、それぞれ、表２
０の回路配置テーブルと高速低速選択信号に関する表２
１のデータと高速回路セグメント選択信号に関する表２
２のデータと表２３の処理時間の設定値とのごとく変更
する。

【０１８０】

【表２０】

【０１８１】

【表２１】

【０１８２】

【表２２】

【０１８３】

【表２３】

【０１８４】内部中央処理装置163Aは、そののち、内部
記憶装置163Bに保持されたプログラムの命令にしたが
い、処理タイマ装置164 のビジィフラグ回路164Eにデー
タ“０”を与えて読み込ませる。処理タイマ装置164
は、これに応じ、後述のごとく、ビジィ信号を非能動
(すなわち“０”) とする。ビジィ信号が非能動 (すな
わち“０”) となると、制御装置150 は、上述のごと
く、制御タイミング信号発生回路155 から処理要求信号
を発生できることとなり、未処理データの処理が再開さ
れる。

【０１８５】内部中央処理装置163Aは、次いで、表２０
の回路配置テーブルを参照しつつ、低速プログラマブル
回路180 に含まれたプログラム回路182 の記憶回路182A
の記憶素子から内部接続バス170 を介し必要な (ここで
は指標“１０”に対応する)プログラム情報 (すなわち
スイッチ切替情報) を読み出し、その読み出したプログ
ラム情報 (すなわちスイッチ切替情報) を高速プログラ
マブル回路190 に含まれたプログラム回路192 の記憶回
路192Aの記憶素子に対し内部接続バス170 を介して与え
て保持せしめる。このとき、ビジィ信号が非能動 (すな
わち“０”) であるので、制御装置150 から与えられた
未処理データは、全て低速プログラマブル回路180 の回
路セグメント181A〜181Dに与えられている。

【０１８６】内部中央処理装置163Aは、高速プログラマ
ブル回路190 に含まれたプログラム回路192 の記憶回路
192Aの記憶素子に対するプログラム情報 (すなわちスイ
ッチ切替情報) の保持作業が終了すると、内部記憶装置
163Bに保持されたプログラムの命令にしたがい、後述の
ごとく、処理タイマ装置164 のビジィフラグ回路164Eデ
ータ“１”を与えて読み込ませる。ビジィ信号が能動
(すなわち“１”) となると、制御装置150 は、上述の
ごとく、制御タイミング信号発生回路155 から処理要求
信号を発生できなくなり、未処理データの処理が中断さ
れる。

【０１８７】内部中央処理装置163Aは、そののち、処理
タイマ装置164 から内部接続バス170 を介して与えられ
たビジィ信号が能動 (すなわち“１”) となったことを
確認したのち、内部記憶装置163Bに保持された表１１お
よび表２０の回路配置テーブルに応じて書込信号および
アドレス信号を発生し、内部接続バス170 を介して接続
切替装置162 のアドレスデコーダ162Dに与える。接続切
替装置162 は、アドレスデコーダ162Dに対し内部中央処
理装置163Aから書込信号およびアドレス信号が与えられ
ると、上述のごとく、表２１に示したデータを高速低速
選択装置162Bに読み込んで表２４に示した高速低速選択
信号を発生可能とし、かつ表２２に示したデータを高速
回路セグメント選択装置162Cに読み込んで表２５に示し
た高速回路セグメント選択信号を発生可能とする。

【０１８８】

【表２４】

【０１８９】

【表２５】

【０１９０】内部中央処理装置163Aは、また、内部記憶
装置163Bに保持された表１１および表２０の回路配置テ
ーブルに応じて書込信号およびアドレス信号を発生し、
内部接続バス170 を介して処理タイマ装置164 のアドレ
スデコーダ164Aに与える。処理タイマ装置164 は、アド
レスデコーダ164Aに対し内部中央処理装置163Aから書込
信号およびアドレス信号が与えられると、後述のごと
く、表２６に示した処理時間の設定値データのうち所要
のもの (すなわち表２３に示した処理時間の設定値) が
処理タイマ装置164 の処理時間設定装置164Bに保持せし
められる。

【０１９１】内部中央処理装置163Aは、最後に、内部記
憶装置163Bに保持されたプログラムの命令にしたがい、
処理タイマ装置164 のビジィフラグ回路164Eにデータ
“０”を与えて読み込ませる。処理タイマ装置164 は、
これに応じ、後述のごとく、ビジィ信号を非能動 (すな
わち“０”) とする。ビジィ信号が非能動 (すなわち
“０”) となると、制御装置150 は、上述のごとく、制
御タイミング信号発生回路155 から処理要求信号を発生
できることとなり、未処理データの処理が再開される。

【０１９２】(3-4) 処理タイマ装置164 の作用 (図６参
照)

【０１９３】高速プログラマブル回路190 における処
理機能の初期構築

【０１９４】アドレスデコーダ164Aは、上述のごとく、
内部接続バス170 を介して回路配置変更装置163 の内部
中央処理装置163Aから書込信号が与えられたとき、内部
接続バス170 を介して同様に回路配置変更装置163 の内
部中央処理装置163Aから与えられているアドレス信号を
保持し、そのアドレス信号の内容に応じて第１，第２の
書込信号を発生し、処理時間設定装置164Bおよびビジィ
フラグ回路164Eに与える。ここで、第１の書込信号は、
制御回路150 の命令レジスタ153 から与えられる処理種
類信号で指定される処理の種類が４つであることに対応
して処理時間設定装置164Bが４バイト構成であるので、
４つの書込信号によって構成されている。また、第２の
書込信号は、ビジィフラグ回路164Eが１ビット構成であ
るので、１つの書込信号によって構成されている。

【０１９５】処理時間設定装置164Bは、アドレスデコー
ダ164Aから第１の書込信号が与えられたとき、回路配置
変更装置163 の内部中央処理装置163Aによって内部記憶
装置163Bから読み出されたのち表２６に示した処理時間
の設定値データ (“カウントデータ”ともいう) から表
１１および表１２に示した回路配置テーブルにしたがっ
て選ばれ内部接続バス170 を介してデータ入力端Ｄ_INに
与えられているデータを表２７に示したごとく保持す
る。処理時間設定装置164Bは、高速プログラマブル回路
190 の回路セグメント191A,191B における処理機能の初
期構築が終了しビジィ信号が非能動 (すなわち“０”)
となったのちに、制御回路150 の命令レジスタ153 から
与えられた処理種類信号の内容に応じ、その処理時間の
設定値を表２８に示したごとくデータ出力端Ｄ_OTから出
力してダウンカウンタ164Cに与える。

【０１９６】

【表２６】

【０１９７】

【表２７】

【０１９８】

【表２８】

【０１９９】ダウンカウンタ164Cは、制御回路150 の制
御タイミング信号発生回路155 から処理要求信号がロー
ド信号入力端LDに与えられるに際して処理時間設定装置
164Bから与えられた表２８の処理時間の設定値を読み込
み、その処理時間の設定値からクロック信号（図示せ
ず）に応じて減算を実行し、そのカウント値が“０”と
なったときに零出力端Ｚから零出力信号を出力してフリ
ップフロップ164D,164Fのクロック信号入力端CKに与え
る。

【０２００】フリップフロップ164Dは、制御装置150 に
含まれた制御タイミング発生回路155 から与えられた処
理要求信号が“０” (すなわち処理要求が非能動) とな
ったとき内部に保持された設定値がクリアされて“０”
となり出力端Ｑから制御回路150 の制御タイミング信号
発生回路155 に与えられている処理終了信号を“０”
(すなわち非能動) とし、そののちダウンカウンタ164C
から零出力信号が与えられたときデータ入力端Ｄ_INに与
えられている“１”信号を内部に取り込み処理終了信号
として出力端Ｑから制御装置150 に含まれた制御タイミ
ング発生回路155の処理終了信号入力端に与える。

【０２０１】ビジィフラグ回路164Eは、アドレスデコー
ダ164Aから第２の書込信号がクロック信号入力端CKに与
えられたとき、回路配置変更装置163 の内部中央処理装
置163Aからデータ入力端Ｄ_INに与えられているデータを
取り込み、出力端Ｑからビジィフラグ信号として出力
し、フリップフロップ164Fのデータ入力端Ｄ_INおよびク
リア入力端CLR に与えている。

【０２０２】フリップフロップ164Fは、ビジィフラグ回
路164Eの出力端Ｑから与えられたビジィフラグ信号が
“１”のとき、クロック信号入力端CKにダウンカウンタ
164Cから零出力信号が与えられると、ビジィフラグ信号
の“１”を取り込んで出力端Ｑからビジィ信号“１”
(すなわち能動のビジィ信号) として内部接続バス170
を介し回路配置変更装置163 に含まれた内部中央処理装
置163Aに与え、かつ直接に制御回路150 に含まれた制御
タイミング信号発生回路155 のビジィ信号入力端に与え
ている。

【０２０３】フリップフロップ164Fは、また、ビジィフ
ラグ回路164Eの出力端Ｑから与えられたビジィフラグ信
号が“０”のとき、クロック信号入力端CKにダウンカウ
ンタ164Cから零出力信号が与えられると、ビジィフラグ
信号の“０”を取り込んで出力端Ｑからビジィ信号
“０” (すなわち非能動のビジィ信号) として内部接続
バス170 を介し回路配置変更装置163 に含まれた内部中
央処理装置163Aに与え、かつ直接に制御回路150 に含ま
れた制御タイミング信号発生回路155 のビジィ信号入力
端に与えている。

【０２０４】高速プログラマブル回路190 における処
理機能の変更

【０２０５】アドレスデコーダ164Aは、上述のごとく、
内部接続バス170 を介して回路配置変更装置163 の内部
中央処理装置163Aから書込信号が与えられたとき、内部
接続バス170 を介して同様に回路配置変更装置163 の内
部中央処理装置163Aから与えられているアドレス信号を
保持し、そのアドレス信号の内容に応じて第１，第２の
書込信号を発生し、処理時間設定装置164Bおよびビジィ
フラグ回路164Eに与える。

【０２０６】処理時間設定装置164Bは、アドレスデコー
ダ164Aから第１の書込信号が与えられたとき、回路配置
変更装置163 の内部中央処理装置163Aによって内部記憶
装置163Bから読み出されたのち表２６に示した処理時間
の設定値データからたとえば表１１および表２０に示し
た回路配置テーブルにしたがって選ばれ内部接続バス17
0 を介してデータ入力端Ｄ_INに与えられているデータを
表２９に示したごとく保持する。処理時間設定装置164B
は、高速プログラマブル回路190 の回路セグメント191
A,191B における処理機能の変更が終了しビジィ信号が
非能動 (すなわち“０”) となったのちに、制御回路15
0 の命令レジスタ153 から与えられた処理種類信号の内
容に応じ、その処理時間の設定値を表３０に示したごと
くデータ出力端Ｄ_OTから出力してダウンカウンタ164Cに
与える。

【０２０７】

【表２９】

【０２０８】

【表３０】

【０２０９】ダウンカウンタ164Cは、制御回路150 の制
御タイミング信号発生回路155 から処理要求信号がロー
ド信号入力端LDに与えられるに際して処理時間設定装置
164Bから表３０の処理時間の設定値を読み込み、その処
理時間の設定値からクロック信号（図示せず）に応じて
減算を実行し、そのカウント値が“０”となったときに
零出力端Ｚから零出力信号を出力してフリップフロップ
164D,164F に与える。

【０２１０】フリップフロップ164Dは、制御装置150 に
含まれた制御タイミング発生回路155 から与えられた処
理要求信号が“０” (すなわち処理要求が非能動) とな
ったとき内部に保持された設定値がクリアされて“０”
となり出力端Ｑから制御回路150 の制御タイミング信号
発生回路155 に与えられている処理終了信号を“０”
(すなわち非能動) とし、そののちダウンカウンタ164C
から零出力信号が与えられたときデータ入力端Ｄ_INに与
えられている“１”信号を内部に取り込み処理終了信号
として出力端Ｑから制御装置150 に含まれた制御タイミ
ング発生回路155の処理終了信号入力端に与える。

【０２１１】ビジィフラグ回路164Eは、アドレスデコー
ダ164Aから第２の書込信号がクロック信号入力端CKに与
えられたとき、回路配置変更装置163 の内部中央処理装
置163Aからデータ入力端Ｄ_INに与えられているデータを
取り込み、出力端Ｑからビジィフラグ信号として出力
し、フリップフロップ164Fのデータ入力端Ｄ_INおよびク
リア入力端CLR に与えている。

【０２１２】フリップフロップ164Fは、ビジィフラグ回
路164Eの出力端から与えられたビジィフラグ信号が
“１”のとき、クロック信号入力端CKにダウンカウンタ
164Cから零出力信号が与えられると、ビジィフラグ信号
の“１”を取り込んで出力端Ｑからビジィ信号として内
部接続バス170 を介し回路配置変更装置163 に含まれた
内部中央処理装置163Aに与え、かつ直接に制御回路150
に含まれた制御タイミング信号発生回路155 のビジィ信
号入力端に与えている。

【０２１３】フリップフロップ164Fは、また、ビジィフ
ラグ回路164Eの出力端Ｑから与えられたビジィフラグ信
号が“０”のとき、クロック信号入力端CKにダウンカウ
ンタ164Cから零出力信号が与えられると、ビジィフラグ
信号の“０”を取り込んで出力端Ｑからビジィ信号
“０” (すなわち非能動のビジィ信号) として内部接続
バス170 を介し回路配置変更装置163 に含まれた内部中
央処理装置163Aに与え、かつ直接に制御回路150 に含ま
れた制御タイミング信号発生回路155 のビジィ信号入力
端に与えている。

【０２１４】(4) 低速プログラマブル回路180 の作用
（図７，図９，図１１参照）

【０２１５】低速プログラマブル回路180 では、プログ
ラム回路182 が、高速プログラマブル回路190 の回路セ
グメント191A,191B における処理機能の初期構築に先き
立ち、その記憶回路182Aの記憶素子に保持されたプログ
ラム情報 (すなわちスイッチ切替情報) によってプログ
ラマブル回路要素アレイ181 の切替スイッチ回路181A₁,
181B₁,181C₁,181D₁ に含まれた切替スイッチSW₁₁〜SW_1n
を適宜に切替える。

【０２１６】プログラマブル回路要素アレイ181 では、
これに伴ない、切替スイッチ回路181A₁ を介して回路要
素アレイ181A₂ に含まれた複数個の回路要素が適宜に接
続されて回路セグメント181Aに所望の処理機能 (ここで
は“加算”機能) を構築し、切替スイッチ回路181B₁ を
介して回路要素アレイ181B₂ に含まれた複数個の回路要
素が適宜に接続されて回路セグメント181Bに所望の処理
機能 (ここでは“乗算”機能) を構築し、切替スイッチ
回路181C₁ を介して回路要素アレイ181C₂ に含まれた複
数個の回路要素が適宜に接続されて回路セグメント181C
に所望の処理機能 (ここでは“除算”機能) を構築し、
切替スイッチ回路181D₁ を介して回路要素アレイ181D₂
に含まれた複数個の回路要素が適宜に接続されて回路セ
グメント181Dに所望の処理機能 (ここでは“平方根演
算”機能) を構築する。

【０２１７】プログラマブル回路要素アレイ181 の回路
セグメント181A〜181Dには、これにより、それぞれ異な
る処理機能 (ここでは加算，乗算，除算および平方根演
算)をなす回路が構築されており、制御回路150 から回
路管理装置160 を介して与えられた未処理データを適宜
に処理し、既処理データとして回路管理装置160を介し
て制御回路150 に与える。

【０２１８】(5) 高速プログラマブル回路190 の作用
(図８，図１０，図１２参照)

【０２１９】高速プログラマブル回路190 における処
理機能の初期構築

【０２２０】高速プログラマブル回路190 では、プログ
ラム回路192 が、その記憶回路192Aの記憶素子に対し回
路配置変更装置163 の内部中央処理装置163Aによって上
述のごとく保持せしめられたプログラム情報 (すなわち
スイッチ切替情報) に応じ、切替スイッチ回路191A,191
B に含まれた切替スイッチSW₂₁〜SW_2mを適宜に切替え
る。

【０２２１】プログラマブル回路要素アレイ191 では、
これに伴ない、切替スイッチ回路191A₁ を介して回路要
素アレイ191A₂ に含まれた複数個の回路要素が適宜に接
続されて回路セグメント191Aに所望の処理機能 (ここで
は“加算”機能) を構築し、切替スイッチ回路191B₁ を
介して路要素アレイ191B₂ に含まれた複数個の回路要素
が適宜に接続されて回路セグメント191Bに所望の処理機
能 (ここでは“乗算”機能) を構築する。

【０２２２】これに伴なって、高速プログラマブル回路
190 は、制御回路150 から回路管理装置160 を介して与
えられた未処理データを回路セグメントメント191A,191
B によって適宜に処理し、既処理データとして回路管理
装置160 を介して制御回路150 に与える。

【０２２３】高速プログラマブル回路190 における処
理機能の変更

【０２２４】高速プログラマブル回路190 では、プログ
ラム回路192 が、その記憶回路192Aの記憶素子に対し回
路配置変更装置163 の内部中央処理装置163Aによって上
述のごとく保持せしめられたプログラム情報 (すなわち
スイッチ切替情報) に応じ、切替スイッチ回路191A,191
B に含まれた切替スイッチSW₂₁〜SW_2mを適宜に切替え
る。

【０２２５】プログラマブル回路要素アレイ191 では、
これに伴ない、切替スイッチ回路191A₁ を介して回路要
素アレイ191A₂ に含まれた複数個の回路要素が適宜に接
続されて回路セグメント191Aに所望の処理機能 (ここで
は“除算”機能) を構築し、切替スイッチ回路191B₁ を
介して路要素アレイ191B₂ に含まれた複数個の回路要素
が適宜に接続されて回路セグメント191Bに所望の処理機
能 (ここでは“乗算”機能) を構築する。ちなみに、表
１２に示した回路配置から表２０に示した回路配置へ変
更される場合、回路セグメント191Bにおける処理機能
は、実質的にはそのまま維持されることが、好ましい。

【０２２６】これに伴なって、高速プログラマブル回路
190 は、制御回路150 から回路管理装置160 を介して与
えられた未処理データを回路セグメントメント191A,191
B によって適宜に処理し、既処理データとして回路管理
装置160 を介して制御回路150 に与える。

【０２２７】(第２の実施例の構成）

【０２２８】まず、図１４ないし図２２，図１３Ａおよ
び図１３Ｂを参照しつつ、本発明にかかる階層化処理回
路の第２の実施例およびそれを利用したコンピュータの
一実施例について、その構成を詳細に説明する。

【０２２９】ここでは、コンピュータの中央処理装置に
含まれた処理回路が低速処理回路と低速処理回路に対し
て階層化されており高速処理回路として機能する高速プ
ログラマブル回路とによって構成されている場合を例示
することにより、本発明にかかる階層化処理回路の第２
の実施例およびそれを利用したコンピュータの一実施例
を、同時に説明する。

【０２３０】低速処理回路および高速プログラマブル回
路は、説明の便宜上、それぞれ、４つの回路セグメント
および２つの回路セグメントを、包有しているものとす
る。低速処理回路の４つの回路セグメントは、それぞ
れ、加算回路，乗算回路，除算回路および平方根演算回
路として機能しているものとする。高速プログラマブル
回路の２つの回路セグメントは、それぞれ、当初に加算
回路および乗算回路として機能しており、次いで乗算回
路および除算回路として機能するよう変更されるものと
する。

【０２３１】(1) 全体の構成（図１４参照）

【０２３２】200 は、本発明にかかるコンピュータであ
って、後述のごとく本発明にかかる階層化処理回路200A
を包有している。本発明にかかるコンピュータ200 は、
中央処理装置210 と、中央処理装置210 に対し外部接続
バス220 を介して接続されており中央処理装置210 で実
行すべきプログラムの少なくとも一部の命令および中央
処理装置210 で処理すべきデータ (“未処理データ”と
もいう) ならびに中央処理装置210 によるプログラムの
命令の実行結果 (すなわち処理済のデータ；“既処理デ
ータ”ともいう) などを保持するための記憶装置230
と、中央処理装置210 に対し外部接続バス220 を介して
接続されており外部から実行すべきプログラムの少なく
とも一部の命令および未処理データを入力しかつ外部へ
中央処理装置210 によるプログラムの命令の実行結果
(すなわち既処理データ) を出力するための入出力装置2
40 とを備えている。ここで、外部接続バス220 ，記憶
装置230 および入出力装置240 は、本発明の課題ではな
いので、詳述しないが、所望の構成 (たとえば周知の構
成) とすればよい。

【０２３３】中央処理装置210 は、外部接続バス220 を
介して記憶装置230 および入出力装置240 に接続されて
おり記憶装置230 もしくは入出力装置240 から外部接続
バス220 を介して未処理データならびに実行すべきプロ
グラムの命令を受け取って一時的に保持しかつ記憶装置
230 もしくは入出力装置240 に対し外部接続バス220を
介して既処理データを与えるための制御装置250 と、制
御装置250 に対して接続されており制御装置250 に一時
的に保持された未処理データならびに実行すべきプログ
ラムの命令を受け取りかつ既処理データを制御装置250
に対して与えるための回路管理装置260 と、回路管理装
置260 に対し一部が直接に接続されかつ残部が内部接続
バス270 を介して接続されており回路管理装置260 から
与えられた実行すべきプログラムの命令の内容 (すなわ
ち処理の種類)に応じて未処理データを処理し既処理デ
ータとして回路管理装置260に与えるための低速処理回
路280 および高速プログラマブル回路290 とを備えてい
る。ここで、回路管理装置260,内部接続バス270,低速処
理回路280 および高速プログラマブル回路290 は、本発
明にかかる階層化処理回路200Aを、構成している。

【０２３４】(2) 制御装置250 の構成（図１５Ａ参照）

【０２３５】制御装置250 は、まず、外部接続バス220
に対して入出力端が接続されており、外部接続バス220
を介して記憶装置230 もしくは入出力装置240 との間で
未処理データ，既処理データもしくは実行すべきプログ
ラムの命令を受け渡すためのバスインターフェース回路
251 を備えている。

【０２３６】制御装置250 は、また、バスインターフェ
ース回路251 の第１，第２の出力端に対して入力端がそ
れぞれ接続されており、バスインターフェース回路251
から与えられた未処理データを一時的に保持するための
演算レジスタ252A,252B を備えている。

【０２３７】制御装置250 は、更に、出力端がバスイン
ターフェース回路251 の入力端に対して接続されてお
り、低速処理回路280 および高速プログラマブル回路29
0 から回路管理装置260 を介して与えられた既処理デー
タを一時的に保持したのちバスインターフェース回路25
1 に与えるための演算レジスタ252Cを備えている。

【０２３８】制御装置250 は、更にまた、入力端がバス
インターフェース回路251 に接続されており、バスイン
ターフェース回路251から与えられた実行すべきプログ
ラムの命令を一時的に保持し、その命令の内容 (すなわ
ち処理の種類) を第１の出力端から処理種類信号として
出力し回路管理装置260 に与えるための命令レジスタ25
3 を備えている。

【０２３９】制御装置250 は、加えて、入力端が命令レ
ジスタ253 の第２の出力端に対して接続されており、命
令レジスタ253 から与えられた実行すべきプログラムの
命令を解読するための命令デコーダ254 を備えている。

【０２４０】制御装置250 は、加えてまた、制御端が命
令デコーダ254 の出力端に対して接続されており、命令
デコーダ254 によって実行すべきプログラムの命令を解
読した結果に応じて所要の制御タイミング信号 (ここで
は処理要求信号) を適宜に発生するための制御タイミン
グ信号発生回路255 を備えている。

【０２４１】(3) 回路管理装置260 の構成（図１５Ｂ〜
図１９参照）

【０２４２】回路管理装置260 は、まず、制御装置250
に含まれた演算レジスタ252A,252Bの出力端に対して第
１，第２のデータ入力端がそれぞれ接続され、かつ第
１，第２のデータ出力端がそれぞれ低速処理回路280 お
よび高速プログラマブル回路290 のデータ入力端に対し
て直接に接続され、かつ第３のデータ入力端が低速処理
回路280 および高速プログラマブル回路290 のデータ出
力端に接続され、かつ第３のデータ出力端が制御装置25
0 の演算レジスタ252Cの入力端に接続されており、制御
装置250 の演算レジスタ252A,252B から与えられた未処
理データを低速処理回路280 の回路セグメント281A〜28
1Dもしくは高速プログラマブル回路290 の回路セグメン
ト291A,291B に与え、かつ低速処理回路280 の回路セグ
メント281A〜281Dもしくは高速プログラマブル回路290
の回路セグメント291A,291B で未処理データを処理して
得た既処理データを制御装置250 の演算レジスタ252Cに
与えるためのデータ接続装置261 を備えている。

【０２４３】回路管理装置260 は、また、第１の入力端
が制御装置250 に含まれた命令レジスタ253 の第１の出
力端に対して接続され、かつ出力端がデータ接続装置26
1 の選択信号入力端に接続されており、データ接続装置
261 と低速処理回路280 の回路セグメント281A〜281Dも
しくは高速プログラマブル回路290 の回路セグメント29
1A,291B との間の接続を、制御装置250 の命令レジスタ
253 から処理種類信号として与えられた命令の内容 (す
なわち処理の種類) および低速処理回路280 および高速
プログラマブル回路290 の回路配置 (すなわち低速処理
回路280 の回路セグメント281A〜281Dに構築された処理
機能および高速プログラマブル回路290の回路セグメン
ト291A,291B に構築された処理機能) に応じて切替える
ための接続切替装置262 を備えている。

【０２４４】回路管理装置260 は、更に、第１，第２の
入力端がそれぞれ制御装置250 に含まれた命令レジスタ
253 の第１の出力端 (すなわち処理種類信号出力端) お
よび制御タイミング信号発生回路255 の出力端 (すなわ
ち処理要求信号出力端) に対して接続され、かつ第１の
出力端が内部接続バス270 を介して接続切替装置262の
入力端 (詳細には２つのデータ入力端，書込信号入力端
およびアドレス信号入力端；図１７参照) に接続され、
かつ第３の入力端が内部接続バス270 を介して低速処理
回路280 のプログラム回路282 に接続され、かつ第２の
出力端が内部接続バス270 を介して高速プログラマブル
回路290 のプログラム回路292 に接続され、かつ第３，
第４の出力端と第４，第５の入力端とが内部接続バス27
0 を介して互いに接続されており、高速プログラマブル
回路290 の回路セグメントにおける処理機能の初期構築
をなし、かつ制御装置250 の命令レジスタ253 から処理
種類信号として与えられた命令の内容 (すなわち処理の
種類) ごとに制御装置250の制御タイミング信号発生回
路255 から処理要求信号が与えられた回数を計測し、計
測結果の合計値が所定値 (たとえば100)となるごとに大
きな計測結果に対応する命令の内容 (すなわち処理の種
類) を求め、計測結果が大きい処理機能と同一の処理機
能をなすよう高速プログラマブル回路290 の回路セグメ
ント291A,291B における処理機能を自動的に変更するた
めの回路配置変更装置263を備えている。

【０２４５】回路管理装置260 は、更にまた、第１，第
２の入力端が制御装置250 に含まれた命令レジスタ253
の第１の出力端 (すなわち処理種類信号出力端) および
制御タイミング信号発生回路255 の出力端 (すなわち処
理要求信号出力端) に対してそれぞれ接続され、かつ第
３の入力端 (詳細には２つのデータ入力端，書込信号入
力端およびアドレス信号入力端；図１９参照) が内部接
続バス270 を介して回路配置変更装置263 の第５の出力
端に接続され、かつ第１，第２の出力端が制御装置250
に含まれた制御タイミング信号発生回路255 の第２，第
３の入力端 (すなわち処理終了信号入力端およびビジィ
信号入力端) に対してそれぞれ接続され、第３の出力端
が内部接続バス270 を介して回路配置変更装置263 の第
６の入力端に接続されており、高速プログラマブル回路
290 に含まれた回路セグメント291A,291B における処理
機能の初期構築ならびに変更に際し回路配置変更装置26
3によってプログラムの命令の内容 (すなわち処理の種
類) に応じ処理時間を設定しかつビジィフラグを適宜に
設定し、制御装置250 の制御タイミング信号発生回路25
5 から処理要求信号が与えられたのち制御装置250 の命
令レジスタ253 から処理種類信号として与えられた命令
の種類 (すなわち処理の種類) と回路配置変更装置263
から内部接続バス270 を介して与えられた回路配置情報
(すなわち低速処理回路280 の回路セグメント281A〜28
1Dに構築された処理機能および高速プログラマブル回路
290 の回路セグメント291A,291B に構築された処理機能
に関する情報) とに応じて適宜に時間待ちしたのち処理
終了信号を発生して制御装置250 の制御タイミング信号
発生回路255 に与え、かつビジィフラグが“１”(すな
わち高速プログラマブル回路290 の回路セグメント291
A,291B における処理機能の初期構築もしくは変更中)
であればビジィ信号を能動 (すなわち“１”) として制
御装置250 の制御タイミング信号発生回路255 に与える
ための処理タイマ装置264 を備えている。

【０２４６】(3-1) データ接続装置261 の構成 (図１６
参照)

【０２４７】データ接続装置261 は、まず、入力端 (す
なわちデータ接続装置261 の第１のデータ入力端；図１
５Ｂ参照) が制御装置250 の演算レジスタ252Aの出力端
に対して接続され、かつ選択信号入力端が接続切替装置
262 の高速低速選択信号出力端に対して接続されてお
り、制御装置250 の演算レジスタ252Aから与えられた未
処理データを接続切替装置262 から与えられた高速低速
切替信号に応じて低速処理回路280 もしくは高速プログ
ラマブル回路290 に与えるよう分離するためのデマルチ
プレクサ261A₁ を包有している。

【０２４８】データ接続装置261 は、また、入力端 (す
なわちデータ接続装置261 の第２のデータ入力端；図１
５Ｂ参照) が制御装置250 の演算レジスタ252Bの出力端
に対して接続され、かつ選択信号入力端が接続切替装置
262 の高速低速選択信号出力端に対して接続されてお
り、制御装置250 の演算レジスタ252Bから与えられた未
処理データを接続切替装置262 から与えられた高速低速
切替信号に応じて低速処理回路280 もしくは高速プログ
ラマブル回路290 に与えるよう分離するためのデマルチ
プレクサ261A₂ を包有している。

【０２４９】データ接続装置261 は、更に、デマルチプ
レクサ261A₁ の第１の出力端に対して入力端が接続さ
れ、かつ選択信号入力端が接続切替装置262 の低速回路
セグメント選択信号出力端に対して接続されており、デ
マルチプレクサ261A₁ によって分離された未処理データ
を接続切替装置262 から与えられた低速回路セグメント
選択信号に応じ第１ないし第４の出力端 (すなわちデー
タ接続装置261 の第１のデータ出力端の一部；図１５Ｂ
参照) から低速処理回路280の回路セグメント281A〜281
Dのいずれかに与えるよう更に分離するためのデマルチ
プレクサ261B₁₁を包有している。

【０２５０】データ接続装置261 は、更にまた、デマル
チプレクサ261A₁ の第２の出力端に対して入力端が接続
され、かつ選択信号入力端が接続切替装置262 の高速回
路セグメント選択信号出力端に対して接続されており、
デマルチプレクサ261A₁ によって分離された未処理デー
タを接続切替装置262 から与えられた高速回路セグメン
ト選択信号に応じ第１，第２の出力端 (すなわちデータ
接続装置261 の第２のデータ出力端の一部；図１５Ｂ参
照) から高速プログラマブル回路290 の回路セグメント
291A,291B のいずれかに与えるよう更に分離するための
デマルチプレクサ261B₁₂を包有している。

【０２５１】データ接続装置261 は、加えて、デマルチ
プレクサ261A₂ の第１の出力端に対して入力端が接続さ
れ、かつ選択信号入力端が接続切替装置262 の低速回路
セグメント選択信号出力端に対して接続されており、デ
マルチプレクサ261A₂ によって分離された未処理データ
を接続切替装置262 から与えられた低速セグメント選択
信号に応じ第１ないし第４の出力端 (すなわちデータ接
続装置261 の第１のデータ出力端の一部；図１５Ｂ参
照) から低速処理回路280 の回路セグメント281A〜281D
のいずれかに与えるよう更に分離するためのデマルチプ
レクサ261B₂₁を包有している。

【０２５２】データ接続装置261 は、加えてまた、デマ
ルチプレクサ261A₂ の第２の出力端に対して入力端が接
続され、かつ選択信号入力端が接続切替装置262 の高速
回路セグメント選択信号出力端に対して接続されてお
り、デマルチプレクサ261A₂ によって分離された未処理
データを接続切替装置262 から与えられた高速回路セグ
メント選択信号に応じ第１，第２の出力端 (すなわちデ
ータ接続装置261 の第２のデータ出力端の一部；図１５
Ｂ参照) から高速プログラマブル回路290 の回路セグメ
ント291A,291B のいずれかに与えるよう更に分離するた
めのデマルチプレクサ261B₂₂を包有している。

【０２５３】データ接続装置261 は、併せて、低速処理
回路280 の回路セグメント281A〜281Dに対して第１ない
し第４の入力端 (すなわちデータ接続装置261 の第３の
データ入力端の一部；図１５Ｂ参照) がそれぞれ接続さ
れ、かつ選択信号入力端が接続切替装置262 の低速回路
セグメント選択信号出力端に対して接続されており、低
速処理回路280 の回路セグメント281A〜281Dから与えら
れた既処理データを接続切替装置262 から与えられた低
速回路セグメント選択信号に応じて複合化するためのマ
ルチプレクサ261C₁₁を包有している。

【０２５４】データ接続装置261 は、併せてまた、高速
プログラマブル回路290 の回路セグメント291A,291B に
対して第１，第２の入力端 (すなわちデータ接続装置26
1 の第３のデータ入力端の一部；図１５Ｂ参照) がそれ
ぞれ接続され、かつ選択信号入力端が接続切替装置262
の高速回路セグメント選択信号出力端に対して接続され
ており、高速プログラマブル回路290 の回路セグメント
291A,291B から与えられた既処理データを接続切替装置
262 から与えられた高速回路セグメント選択信号に応じ
て複合化するためのマルチプレクサ261C₁₂を包有してい
る。

【０２５５】データ接続装置261 は、更に、マルチプレ
クサ261C₁₁,261C₁₂ の出力端に対して第１，第２の入力
端が接続され、かつ出力端 (すなわちデータ接続装置26
1 の第３のデータ出力端の一部；図１５Ｂ参照) が制御
装置250 の演算レジスタ252Cへ接続され、かつ選択信号
入力端が接続切替装置262 の高速低速選択信号出力端に
対して接続されており、マルチプレクサ261C₁₁,261C₁₂
から与えられた既処理データ (すなわち低速処理回路28
0 から与えられた既処理データと高速プログラマブル回
路290 から与えられた既処理データと) を接続切替装置
262 から与えられた高速低速選択信号に応じて複合化し
制御装置250 の演算レジスタ252Cに与えするためのマル
チプレクサ261Dを包有している。

【０２５６】(3-2) 接続切替装置262 の構成 (図１７参
照)

【０２５７】接続切替装置262 は、まず、制御装置250
に含まれた命令レジスタ253 の第１の出力端に対して入
力端 (すなわち接続切替装置262 の第１の入力端；図１
５Ｂ参照) が接続され、かつ出力端 (すなわち接続切替
装置262 の出力端の一部)が低速回路セグメント選択信
号出力端としてデータ接続装置261 の選択信号入力端に
対して接続されており、制御装置250 の命令レジスタ25
3 から受け取った処理種類信号をそのまま低速回路セグ
メント選択信号としてデータ接続装置261 の選択信号入
力端に与えるための接続回路262Aを包有している。

【０２５８】接続切替装置262 は、また、制御装置250
に含まれた命令レジスタ253 の第１の出力端に対してア
ドレス入力端Ａ₀,Ａ₁(すなわち接続切替装置262 の第１
の入力端；図１５Ｂ参照) が接続され、かつデータ入力
端Ｄ_IN (すなわち接続切替装置262 の第２の入力端の一
部；図１５Ｂ参照) が内部接続バス270 を介して回路配
置変更装置263 の第１の出力端に接続され、かつデータ
出力端Ｄ_OT (すなわち接続切替装置262 の出力端の一
部；図１５Ｂ参照) が高速低速選択信号出力端としてデ
ータ接続装置261 の選択信号入力端に接続されており、
高速プログラマブル回路290 の回路セグメント291A,291
B における処理機能の初期構築ならびに変更に際して回
路配置変更装置263 から与えられたデータを後述の書込
信号に応じて読み込んで保持しておき、保持されたデー
タを制御装置250 の命令レジスタ253 から与えられた処
理種類信号に応じて読み出し高速低速選択信号としてデ
ータ接続装置261 に与えるための高速低速選択装置262B
を包有している。

【０２５９】接続切替装置262 は、更に、アドレス入力
端Ａ₀,Ａ₁(すなわち接続切替装置262 の第２の入力端；
図１５Ｂ参照) が制御装置250 の命令レジスタ253 の第
１の出力端に対して接続され、かつデータ入力端Ｄ_IN
(すなわち接続切替装置262 の第２の入力端の一部；図
１５Ｂ参照) が内部接続バス270 を介して回路配置変更
装置263 の第１の出力端に対して接続され、かつデータ
出力端Ｄ_OT (すなわち接続切替装置262 の出力端の一
部；図１５Ｂ参照) が高速回路セグメント選択信号出力
端としてデータ接続装置261 の選択信号入力端に対して
接続されており、高速プログラマブル回路290 の回路セ
グメント291A,291B における処理機能の初期構築ならび
に変更に際して回路配置変更装置263 から与えられたデ
ータを後述の書込信号に応じて読み込んで保持してお
き、保持されたデータを制御装置250 の命令レジスタ25
3 から与えられた処理種類信号に応じて読み出し高速回
路セグメント選択信号としてデータ接続装置261 に与え
るための回路セグメント選択装置262Cを包有している。

【０２６０】接続切替装置262 は、更にまた、書込信号
入力端 (すなわち接続切替装置262の第２の入力端の一
部；図１５Ｂ参照) が内部接続バス270 を介して回路配
置変更装置263 の書込信号出力端 (すなわち回路配置変
更装置263 の第１の出力端の一部；図１５Ｂ参照) に接
続され、かつアドレス信号入力端 (すなわち接続切替装
置262 の第２の入力端の一部；図１５Ｂ参照) が内部接
続バス270 を介して回路配置変更装置263 のアドレス信
号出力端に接続され、かつ第１の書込信号出力端が高速
低速選択装置162Bの書込信号入力端WTに接続され、かつ
第２の書込信号出力端が高速回路セグメント選択装置26
2Cの書込信号入力端WTに対して接続されており、高速プ
ログラマブル回路290 の回路セグメント291A,291B にお
ける処理機能の初期構築ならびに変更に際し内部接続バ
ス270 を介して回路配置変更装置263 から与えられた書
込信号に応じて回路配置変更装置263 から内部接続バス
270 を介して与えられたアドレス信号を読み込み、読み
込まれたアドレス信号に応じて高速低速選択装置262Bの
ための書込信号と高速回路セグメント選択装置262Cのた
めの書込信号とを発生するためのアドレスデコーダ262D
を包有している。

【０２６１】(3-3) 回路配置変更装置263 の構成 (図１
８参照)

【０２６２】回路配置変更装置263 は、まず、入出力端
(すなわち回路配置変更装置263 の第１ないし第５の出
力端の一部と第３ないし第６の入力端の一部；図１５Ｂ
参照) が内部接続バス270 を介して接続切替装置262 ，
処理タイマ装置264 ，低速処理回路280 のプログラム回
路282 および高速プログラマブル回路290 のプログラム
回路292 に対して接続されており、高速プログラマブル
回路290 の回路セグメント291A,291B における処理機能
の初期構築ならびに変更を後述のごとく実行し、かつ接
続切替装置262 ならびに処理タイマ装置264 を制御する
ための内部中央処理装置263Aを包有している。

【０２６３】回路配置変更装置263 は、また、入出力端
(すなわち回路配置変更装置263 の第４の出力端の一部
と第４の入力端の一部；図１５Ｂ参照) が内部接続バス
270を介して内部中央処理装置263Aの入出力端 (すなわ
ち回路配置変更装置263 の第３の出力端の一部と第５の
入力端の一部；図１５Ｂ参照) に対して接続されてお
り、高速プログラマブル回路290 の回路セグメント291
A,291B における処理機能の初期構築ならびに変更に際
して内部中央処理装置263Aで実行すべきプログラムの命
令を保持し、かつ高速プログラマブル回路290 の回路セ
グメント291A,291Bにおける処理機能の初期構築ならび
に変更のために回路配置テーブル (たとえば表４１，表
４２参照) ，消去待ち行列 (たとえば表４３参照) およ
び処理時間の設定値データ (たとえば表５６参照) など
を保持するための内部記憶装置263Bを包有している。

【０２６４】回路配置変更装置263 は、更に、入出力端
(すなわち回路配置変更装置263 の第４の出力端の一部
と第４の入力端の一部；図１５Ｂ参照) が内部接続バス
270を介して内部中央処理装置263Aの入出力端 (すなわ
ち回路配置変更装置263 の第３の出力端の一部と第５の
入力端の一部；図１５Ｂ参照) に対して接続され、かつ
第１ないし第３の入力端 (すなわち回路配置変更装置26
3 の第１，第２の入力端；図１５Ｂ参照) が制御装置25
0 に含まれた命令レジスタ253 の第１の出力端(すなわ
ち処理種類信号出力端) および制御タイミング信号発生
回路255 の出力端 (すなわち処理要求信号出力端) に対
し直接に接続されており、制御装置250の制御タイミン
グ信号発生回路255 から処理要求信号が与えられるごと
に、制御装置250 の命令レジスタ253 から与えられた処
理種類信号に対応するカウンタの計測値を１つずつ増加
せしめるための処理回数カウンタ263Cを包有している。

【０２６５】(3-4) 処理タイマ装置264 の構成 (図１９
参照)

【０２６６】処理タイマ装置264 は、まず、内部接続バ
ス270を介して書込信号入力端WTおよびアドレス信号入
力端Ａ (すなわち処理タイマ装置264 の第３の入力端の
一部；図１５Ｂ参照) がそれぞれ回路配置変更装置263
に含まれた内部中央処理装置263Aの入出力端 (すなわち
回路配置変更装置263 の第５の出力端の一部および第６
の入力端の一部；図１５Ｂ参照) に接続されており、高
速プログラマブル回路290 の回路セグメント291A,291B
における処理機能の初期構築ならびに変更に際し、内部
接続バス270 を介して回路配置変更装置263 の内部中央
処理装置263Aから書込信号が与えられたとき、内部接続
バス270 を介して回路配置変更装置263の内部中央処理
装置263Aから与えられているアドレス信号を読み込み、
読み込まれたアドレス信号に応じて第１，第２の書込信
号を発生するためのアドレスデコーダ264Aを包有してい
る。

【０２６７】処理タイマ装置264 は、また、アドレス信
号入力端Ａ₀,Ａ₁(すなわち処理タイマ装置264 の第１の
入力端；図１５Ｂ参照) が制御装置250 に含まれた命令
レジスタ253 の第１の出力端 (すなわち処理種類信号出
力端) に対して接続され、かつ書込信号入力端WTがアド
レスデコーダ264Aの第１の出力端に対して接続され、か
つデータ入力端Ｄ_IN (すなわち処理タイマ装置264 の第
３の入力端の一部；図１５Ｂ参照) が内部接続バス270
を介して回路配置変更装置263 に含まれた内部中央処理
装置263Aの入出力端 (すなわち回路配置変更装置263 の
第５の出力端の一部および第６の入力端の一部；図１５
Ｂ参照) に対して接続されており、高速プログラマブル
回路290 の回路セグメント291A,291B における処理機能
の初期構築ならびに変更に際し、アドレスデコーダ264A
から第１の書込信号が与えられたとき、回路配置変更装
置263 の内部中央処理装置263Aから内部接続バス270 を
介してデータ入力端Ｄ_INに与えられている処理時間の設
定値データを読み込んで保持し、制御装置250 の命令レ
ジスタ253 から与えられた処理種類信号の内容に応じて
処理時間の設定値を読み出したのち出力するための処理
時間設定装置264Bを包有している。

【０２６８】処理タイマ装置264 は、更に、処理時間設
定装置264Bのデータ出力端Ｄ_OTに対してデータ入力端Ｄ
_INが接続され、かつロード信号入力端LDが制御回路250
の制御タイミング信号発生回路255 の処理要求信号出力
端に接続されており、制御回路250 の制御タイミング信
号発生回路255 から処理要求信号がロード信号入力端LD
に与えられたとき処理時間設定装置264Bから与えられた
処理時間の設定値を読み込み、その処理時間の設定値か
らクロック信号（図示せず）に応じて減算を実行し、カ
ウント値が“０”となったとき零出力端Ｚから零出力信
号を出力するためのダウンカウンタ264Cを包有してい
る。

【０２６９】処理タイマ装置264 は、更にまた、ダウン
カウンタ264Cの零出力端Ｚに対してクロック入力端CKが
接続され、かつデータ入力端Ｄ_INが“１”信号源に対し
て接続され、かつクリア入力端CLR(すなわち処理タイマ
装置264 の第２の入力端；図１５Ｂ参照) が制御回路25
0 に含まれた制御タイミング信号発生回路255 の処理要
求信号出力端に対して接続され、かつ出力端Ｑ (すなわ
ち処理タイマ装置264の第１の出力端；図１５Ｂ参照)
が制御回路250 に含まれた制御タイミング信号発生回路
255 の処理終了信号入力端に対して接続されており、ダ
ウンカウンタ264Cから零出力信号が与えられたときデー
タ入力端Ｄ_INに与えられている“１”信号を内部に取り
込んで処理終了信号として出力端Ｑから制御装置250 に
含まれた制御タイミング発生回路255 の処理終了信号入
力端に与え、処理要求信号が“０” (すなわち処理要求
が非能動) となったとき内部に保持された値をクリアし
て“０”とし制御回路250 の制御タイミング信号発生回
路255 に与えられている処理終了信号を“０” (すなわ
ち非能動) とするためのフリップフロップ264Dを包有し
ている。

【０２７０】処理タイマ装置264 は、加えて、クロック
信号入力端CKがアドレスデコーダ264Aの第２の出力端に
対して接続され、かつデータ入力端Ｄ_IN (すなわち処理
タイマ装置264 の第３の入力端の一部；図１５Ｂ参照)
が内部接続バス270 を介して回路配置変更装置263 に含
まれた内部中央処理装置263Aの入出力端 (すなわち回路
配置変更装置263 の第５の出力端の一部；図１５Ｂ参
照) に接続されており、アドレスデコーダ264Aから第２
の書込信号が与えられたとき回路配置変更装置263 の内
部中央処理装置263Aから与えられているデータ“１”を
取り込んで出力端Ｑからビジィフラグとして出力するた
めのビジィフラグ回路264Eを包有している。

【０２７１】処理タイマ装置264 は、加えてまた、クロ
ック信号入力端CKがダウンカウンタ264Cの零出力端Ｚに
対して接続され、かつデータ入力端Ｄ_INおよびクリア入
力端CLR がビジィフラグ回路264Eの出力端Ｑに対して接
続され、かつ出力端Ｑ (すなわち処理タイマ装置264 の
第３の出力端；図１５Ｂ参照) が内部接続バス270 を介
して回路配置変更装置263 に含まれた内部中央処理装置
263Aの入出力端 (すなわち回路配置変更装置263 の第６
の入力端の一部；図１５Ｂ参照) に対して接続され、か
つ出力端Ｑ (すなわち処理タイマ装置264 の第２の出力
端；図１５Ｂ参照) が制御回路250 に含まれた制御タイ
ミング信号発生回路255 のビジィ信号入力端に対して直
接に接続されており、ビジィフラグ回路264Eの出力端Ｑ
から与えられたビジィフラグが“１”のときクロック信
号入力端にダウンカウンタ264Cから零出力信号が与えら
れるとビジィフラグの“１”を内部に取り込んで出力端
Ｑから能動 (すなわち“１”)のビジィ信号として内部
接続バス270 を介し回路配置変更装置263 に含まれた内
部中央処理装置263Aに与えかつ直接に制御回路250に含
まれた制御タイミング信号発生回路255 のビジィ信号入
力端に与えるためのフリップフロップ264Fを包有してい
る。

【０２７２】(4) 低速処理回路280 の構成（図１５Ｂ参
照）

【０２７３】低速処理回路280 は、所望の処理機能 (こ
こでは加算機能) をなす回路セグメント281Aと、所望の
処理機能 (ここでは乗算機能) をなす回路セグメント28
1Bと、回路セグメント281Cと、所望の処理機能 (ここで
は平方根演算機能) をなす回路セグメント281Dとを含む
処理回路281 を包有している。

【０２７４】 (5) 高速プログラマブル回路290 の構成
(図２０〜図２２参照)

【０２７５】高速プログラマブル回路290 は、プログラ
マブル回路要素アレイ291(図２２では“20”と示す)
と、プログラマブル回路要素アレイ291 に接続されてお
り所望のプログラム信号を発生してプログラマブル回路
要素アレイ291 に与えプログラマブル回路要素アレイ29
1 をプログラム (すなわちプログラマブル回路要素アレ
イ291 の処理機能を変更) するためのプログラム回路29
2 とを備えている。

【０２７６】プログラマブル回路要素アレイ291 は、切
替スイッチ回路291A₁ を介して互いに接続された複数個
の回路要素からなる回路要素アレイ291A₂ を含む回路セ
グメント291A (ここでは加算回路として機能したのち除
算回路として機能するものとする) と、切替スイッチ回
路291B₁ を介して互いに接続された複数個の回路要素か
らなる回路要素アレイ291B₂ を含む回路セグメント291B
(ここでは乗算回路として機能するものとする) とを包
有している。

【０２７７】プログラム回路292 は、切替スイッチ回路
291A₁,291B₁(図２２では“21”と示す) に含まれた切替
スイッチSW₂₁〜SW_2mのプログラム情報 (すなわちスイッ
チ切替情報) を保持しており、そのプログラム情報 (す
なわちスイッチ切替情報) を切替スイッチ回路291A₁,29
1B₁ に含まれた切替スイッチSW₂₁〜SW_2mに与えて切替え
るための記憶回路292A (図２２では“31”と示す)を包
有している。ちなみに、記憶回路292Aは、説明を簡略と
する目的で、切替スイッチ回路291A₁,291B₁ に含まれた
切替スイッチSW₂₁〜SW_2mを切り替え、回路セグメント29
1A,291B にそれぞれ加算回路および乗算回路を当初構築
し、そののち回路セグメント291Aに構築された加算回路
を除算回路に変更するためのプログラム情報 (すなわち
スイッチ切替情報) を回路配置変更装置263 の内部記憶
装置263Bから読み出して保持するものとするが、本発明
をこれに限定する意図はない。

【０２７８】(6) プログラマブル回路要素アレイ291 の
構成 (図２０〜図２２参照)

【０２７９】プログラマブル回路要素アレイ291(図２
２，図１３Ａおよび図１３Ｂでは“20”と示す) は、プ
ログラム回路292 の記憶回路192A (図２２，図１３Ａお
よび図１３Ｂでは“31”と示す) の記憶素子から与えら
れたプログラム情報 (すなわちスイッチ切替情報) に応
じ内蔵の切替スイッチSW₂₁〜SW_2mが適宜に切替可能とさ
れた切替スイッチ回路291A₁,291B₁(図２２，図１３Ａお
よび図１３Ｂでは“21”と示す) と、プログラム回路29
2 の記憶回路292A (図２２，図１３Ａおよび図１３Ｂで
は“31”と示す) の記憶素子から与えられたプログラム
情報に応じ切替スイッチ回路291A₁,291B₁(図２２，図１
３Ａおよび図１３Ｂでは“21”と示す) に内蔵の切替ス
イッチSW₂₁〜SW_2mが切替えられることによって適宜に接
続される複数個の回路要素を適宜 (たとえばマトリクス
状) に配列することにより作成された回路要素アレイ29
1A₂,291B₂(図２２，図１３Ａおよび図１３Ｂでは“22”
と示す) とを包有している。

【０２８０】(6-1) 切替スイッチ回路291A₁,291B₁ の構
成 (図２０〜図２２参照)

【０２８１】切替スイッチ回路291A₁,291B₁(図２２，図
１３Ａおよび図１３Ｂでは“21”と示す) では、内蔵の
切替スイッチSW₂₁〜SW_2mが、複数個のクロスポイントス
イッチと複数個の切断スイッチとに分散されて配置され
ている。

【０２８２】複数個のクロスポイントスイッチおよび複
数個の切断スイッチは、それぞれ、回路要素アレイ291A
₂,291B₂(図２２，図１３Ａおよび図１３Ｂでは“22”と
示す) に包有された回路要素を互いに接続するに必要な
適宜の数の切替スイッチを包有している。

【０２８３】切替スイッチ回路291A₁,291B₁(図２２，図
１３Ａおよび図１３Ｂでは“21”と示す) は、全体を図
示して説明することが煩雑かつ極めて困難であるので、
ここでは、その一部を取り出して図示し例示的に説明す
る。すなわち、切替スイッチ回路291A₁,291B₁(図２２，
図１３Ａおよび図１３Ｂでは“21”と示す) は、５行４
列のマトリクス状に配列されたクロスポイントスイッチ
CSW₁₁ 〜CSW₅₄ と、クロスポイントスイッチCSW_ij,CSW
_(i+1)j の間に挿入された切断スイッチSW_{ij(i+1 )j}と、
クロスポイントスイッチCSW_2pq,CSW_2p(q+1) の間に挿入
された切断スイッチSW_2pq2p(q+1)とを包有しているもの
として説明する (ｉ＝１〜４；ｊ＝１〜４；ｐ＝１，
２；ｑ＝１〜３) 。

【０２８４】(6-2) 回路要素アレイ291A₂,291B₂ の構成
(図２０〜図２２参照)

【０２８５】回路要素アレイ291A₂,291B₂(図２２，図１
３Ａおよび図１３Ｂでは“22”と示す) は、クロスポイ
ントスイッチCSW_(2h-1)k,CSW_(2h-1)(k+1) の間にそれぞ
れ挿入された９個の回路要素ELM_hk を包有している (ｈ
＝１〜３；ｋ＝１〜３) 。ここでは、便宜上、回路要素
ELM_hk が、それぞれ、２個の入力端子と１個の出力端子
とを包有しているものとして説明する。

【０２８６】回路要素ELM_hk は、それぞれ、アンドゲー
ト，オアゲート，ノットゲートあるいはフリップフロッ
プなどの所望の回路であればよく、適宜に接続して所望
の回路 (たとえば加算回路，乗算回路，除算回路および
平方根演算回路) を構築するために利用されている。ち
なみに、回路要素ELM_hk は、米国所在のザイリンクス社
によって製造されているロジックセルアレイXC3000シリ
ーズなどのフィールドプログラマブルゲートアレイのご
とく、それぞれ、複数のアンドゲートと複数のオアゲー
トと複数のノットゲートとそれらの間を適宜に接続する
ための複数の切替スイッチを内蔵しており、その複数の
切替スイッチを所望に応じて切替えることによって所望
の回路 (たとえば全加算器あるいはマルチプレクサ) を
構築できる構造であってもよい。

【０２８７】(7) プログラム回路292 の構成 (図２０〜
図２２参照)

【０２８８】プログラム回路282;292 は、プログラマブ
ル回路要素アレイ291 中に包有された切替スイッチ回路
291A₁,291B₁(図２２，図１３Ａおよび図１３Ｂでは“2
1”と示す) の切替スイッチSW₂₁〜SW_2mにそれぞれ対応
するプログラム情報 (すなわちスイッチ切替情報) を内
蔵の記憶素子に保持しており、そのプログラム情報 (す
なわちスイッチ切替情報) によって切替スイッチ回路29
1A₁,291B₁(図２２，図１３Ａおよび図１３Ｂでは“21”
と示す) の切替スイッチSW₂₁〜SW_2mを切替えるための記
憶回路192A (図２２，図１３Ａおよび図１３Ｂでは“3
1”と示す) を備えている。

【０２８９】（第２の実施例の作用）

【０２９０】更に、図１４ないし図２２，図１３Ａおよ
び図１３Ｂを参照しつつ、本発明にかかる階層化処理回
路の第１の実施例およびそれを利用したコンピュータの
一実施例について、その作用を詳細に説明する。

【０２９１】(1) 全体の作用（図１４参照）

【０２９２】本発明にかかるコンピュータ200 では、中
央処理装置210 が、周知のコンピュータと同様に、外部
接続バス220を介して記憶装置230 ならびに入出力装置2
40から与えられたプログラムの命令を実行することによ
り、外部接続バス220 を介して記憶装置230 ならびに入
出力装置240 から与えられた未処理データを処理し、そ
の処理結果を既処理データとして一時的に保持し、その
のち外部接続バス220 を介して記憶装置230 もしくは入
出力装置240 に与えている。

【０２９３】中央処理装置210 では、まず、制御装置25
0が、記憶装置230 もしくは入出力装置240 から外部接
続バス220 を介して未処理データを受け取って一時的に
保持したのち回路管理装置260 を介して低速処理回路28
0 もしくは高速プログラマブル回路290 に与え、かつ記
憶装置230 もしくは入出力装置240 から外部接続バス22
0 を介して実行すべきプログラムの命令を受け取って一
時的に保持したのち回路管理装置260 に与えており、か
つ低速処理回路280 もしくは高速プログラマブル回路29
0 から回路管理装置260 を介して与えられた既処理デー
タを一時的に保持したのち記憶装置230 もしくは入出力
装置240 に対し外部接続バス220 を介して与えている。

【０２９４】回路管理装置260 は、(i) 内蔵されたプロ
グラムの命令に応じて高速プログラマブル回路290 の回
路セグメント291A,291B の処理機能を後述のごとく初期
構築し、また(ii)制御装置250 から受け取ったプログラ
ムの命令 (すなわちプログラムの命令によって指定され
た処理の種類およびその処理の要求頻度) に応じて高速
プログラマブル回路290 の回路セグメント291A,291B の
処理機能を後述のごとく自動的に変更し、更に(iii) 高
速プログラマブル回路290 の回路セグメント291A,291B
に構築された処理機能 (ここでは加算機能，乗算機能，
除算機能および平方根演算機能のうちのいずれか２つの
処理機能) に応じ、制御装置250 から受け取った未処理
データを低速処理回路280 の回路セグメント281A〜281D
もしくは高速プログラマブル回路290 の回路セグメント
291A,291B に与え、かつ低速処理回路280 の回路セグメ
ント281A〜281Dもしくは高速プログラマブル回路290 の
回路セグメント291A,291B から受け取った既処理データ
を制御装置250 に与えている。

【０２９５】低速処理回路280 は、その回路セグメント
281A〜281Dに構築された処理機能 (ここでは加算機能，
乗算機能，除算機能および平方根演算機能) によって回
路管理装置260 から与えられた未処理データを処理し、
その処理結果を既処理データとして回路管理装置260 に
与えている。ちなみに、低速処理回路280のもつ処理機
能のうち高速プログラマブル回路290 に複写された処理
機能については、後述により明らかなごとく、高速プロ
グラマブル回路290 の回路セグメント291A,291B におけ
る処理機能の初期構築ならびに変更作業時を除き、高速
プログラマブル回路290 で実行され、低速処理回路280
では実行されない。ここで、高速プログラマブル回路29
0 の回路セグメント291A,291B における処理機能の初期
構築ならびに変更時には、処理時間を短縮する目的で、
後述のごとく、低速処理回路280が、その回路セグメン
ト281A〜281Dに構築された処理機能によって回路管理装
置260 から与えられた未処理データを全て処理し、その
処理結果を既処理データとして回路管理装置260 に与え
ている。

【０２９６】高速プログラマブル回路290 は、その回路
セグメント291A,291B に構築された処理機能 (ここでは
当初に加算機能および乗算機能が構築され次いで乗算機
能および除算機能が構築されるものとする) によって回
路管理装置260 から与えられた未処理データを処理し、
その処理結果を既処理データとして回路管理装置260に
与えている。

【０２９７】(2) 制御回路250 の作用（図１５Ａ参照）

【０２９８】制御回路250 では、まず、バスインターフ
ェース回路251 が、外部接続バス220 を介して記憶装置
230 もしくは入出力装置240 から未処理データおよび実
行すべきプログラムの命令を受け取り、かつ外部接続バ
ス220 を介して記憶装置230もしくは入出力装置240 に
対し既処理データを与えている。

【０２９９】バスインターフェース回路251 が外部接続
バス220 を介して記憶装置230 もしくは入出力装置240
から受け取った未処理データは、演算レジスタ252A,252
B に一時的に保持され、そののち回路管理装置260 に与
えられる。

【０３００】バスインターフェース回路251 が外部接続
バス220 を介して記憶装置230 もしくは入出力装置240
に与える既処理データは、回路管理装置260 から受け取
って演算レジスタ152Cに一時的に保持されたのち、バス
インタフェース回路251 に与えられる。

【０３０１】バスインターフェース回路251 が外部接続
バス220 を介して記憶装置230 もしくは入出力装置240
から受け取った実行すべきプログラムの命令は、命令レ
ジスタ253 に一時的に保持される。命令レジスタ253
は、保持したプログラムの命令を命令デコーダ254 に与
え、かつ保持したプログラムの命令に応じて処理種類信
号を回路管理装置260 に与えている。ここでは、処理の
種類が加算，乗算，除算および平方根演算の４つである
ので、処理種類信号は、実行すべきプログラムの命令の
処理の種類に応じて、表１のごとく、割り当てられてい
るものとする。

【０３０２】

【表３１】

【０３０３】命令デコーダ254 は、命令レジスタ253 か
ら与えられたプログラムの命令を解読し、その解読結果
を出力端から制御タイミング信号発生回路255 の制御端
に与えている。

【０３０４】制御タイミング信号発生回路255 は、その
制御端に命令デコーダ254 からプログラムの命令の解読
結果が与えられたとき、後述のごとく、(i) 回路管理装
置260 から処理終了信号が与えられかつビジィ信号が非
能動 (すなわち“０”) であれば、直ちに処理要求信号
を発生して回路管理装置260 に与え、また(ii)回路管理
装置260 から処理終了信号が与えられかつビジィ信号が
能動 (すなわち“１”) であれば、ビジィ信号が非能動
(すなわち“０”) となるのを待って、処理要求信号を
発生して回路管理装置260 に与え、更に(iii) 回路管理
装置260 から処理終了信号が与えられていなければ、処
理終了信号が与えられるのを待ち、上記(i)(ii) にした
がって処理要求信号を発生し回路管理装置260 に与え
る。

【０３０５】(3) 回路管理装置260 の作用（図１５Ｂ〜
図１９参照）

【０３０６】回路管理装置260 では、まず、回路配置変
更装置263 が、高速プログラマブル回路290 の回路セグ
メント291A,291B における処理機能の初期構築ならびに
変更に際し、後述のごとく、内蔵されたプログラムの命
令にしたがい処理タイマ装置264 に対して高速プログラ
マブル回路290 の回路配置に応じた処理時間を設定して
いる。

【０３０７】処理タイマ装置264 は、後述のごとく、
(i) 制御装置250 から与えられた未処理データの処理に
際し、制御回路250 の制御タイミング信号発生回路255
から処理要求信号が到来した時刻から制御装置250 の命
令レジスタ253 から与えられた処理種類信号に対応した
低速処理回路280 もしくは高速プログラマブル回路290
の処理時間に相当する時間だけ時間が経過したときに、
処理終了信号を発生して制御装置250 の制御タイミング
信号発生回路255 に与え、かつ(ii)高速プログラマブル
回路290 の回路セグメント291A,291B における処理機能
の初期構築ならびに変更に際し処理終了信号の発生に併
せビジィ信号を能動 (すなわち“１”) として制御装置
250 の制御タイミング信号発生回路255 に与えている。

【０３０８】回路配置変更装置263 は、また、制御回路
250 の命令レジスタ253 から処理種類信号として与えら
れた命令の種類(すなわち処理の種類) ごとに制御回路2
50の制御タイミング信号発生回路255 から処理要求信号
が与えられた回数 (ひいては低速処理回路280 の回路セ
グメント281A〜281Dもしくは高速プログラマブル回路29
0 の回路セグメント291A,291B における処理機能の実行
頻度) を計測しており、その計測結果の合計が所定値
(たとえば100)となるごとに計測結果が大きな(たとえば
最大である) 命令の種類 (すなわち処理の種類) を求
め、その命令の種類 (すなわち処理の種類) が高速プロ
グラマブル回路290 の回路セグメント291A,291B で実行
可能か否か (すなわち高速プログラマブル回路290 の回
路セグメント291A,291B に構築された処理機能か否か)
を調べ、その結果により高速プログラマブル回路290 の
回路セグメント291A,291B における処理機能を後述のご
とく自動的に変更している。

【０３０９】接続切替装置262 は、(i) 高速プログラマ
ブル回路290 の回路セグメント291A,291B における処理
機能の初期構築ならびに変更に際して回路配置変更装置
263から高速低速選択装置262Bおよび高速回路セグメン
ト選択装置262Cに予め与えられて保持されたデータを、
制御回路250 の命令レジスタ253から処理種類信号が到
来するごとに、その処理種類信号に応じて読み出し、低
速処理回路280 もしくは高速プログラマブル回路290 を
選択するための高速低速選択信号と高速プログラマブル
回路290 の回路セグメント291A,291B を選択するための
高速回路セグメント選択信号としてそれぞれデータ接続
装置261 の高速低速選択信号入力端および高速回路セグ
メント選択信号入力端に与え、また(ii)制御回路250 の
命令レジスタ253 から到来した処理種類信号をそのまま
低速処理回路280 の回路セグメント281A〜281Dを選択す
るための低速回路セグメント選択信号として接続回路26
2Aを介してデータ接続装置261 の低速回路セグメント選
択信号入力端に与えている。

【０３１０】データ接続装置261 は、接続切替装置262
から与えられた高速低速選択信号，低速回路セグメント
選択信号および高速回路セグメント選択信号に応じ後述
のごとく動作しており、制御回路250 の演算レジスタ25
2A,252B から与えられた未処理データを低速処理回路28
0 の回路セグメント281A〜281Dもしくは高速プログラマ
ブル回路290 の回路セグメント291A,291B に対して直接
に与え、かつ低速処理回路280 の回路セグメント281A〜
281Dもしくは高速プログラマブル回路290 の回路セグメ
ント291A,291B から既処理データを直接に受け取って制
御回路250 の演算レジスタ252Cに与えている。

【０３１１】(3-1) データ接続装置261 の作用 (図１６
参照)

【０３１２】データ接続装置261 では、まず、デマルチ
プレクサ261A₁ が、制御回路250 の演算レジスタ252Aか
ら与えられた未処理データを、接続切替装置262 から後
述のごとく与えられる高速低速選択信号に応じて、低速
処理回路280 もしくは高速プログラマブル回路290 に与
えるよう、分離する。

【０３１３】デマルチプレクサ261A₁ によって分離され
た未処理データは、接続切替装置262 から後述のごとく
与えられる低速回路セグメント選択信号に応じ、低速処
理回路280 の回路セグメント281A〜281Dのいずれかに与
えられるよう、デマルチプレクサ261B₁₁によって分離さ
れる。

【０３１４】デマルチプレクサ261A₁ によって分離され
た未処理データは、接続切替装置262 から後述のごとく
与えられる高速回路セグメント選択信号に応じ、高速プ
ログラマブル回路290 の回路セグメント291A,291B のい
ずれかに与えられるよう、デマルチプレクサ261B₁₂によ
って分離される。

【０３１５】データ接続装置261 では、また、デマルチ
プレクサ261A₂ が、制御回路250 の演算レジスタ252Bか
ら与えられる未処理データを、接続切替装置262 から後
述のごとく与えられた高速低速選択信号に応じて、低速
処理回路280 もしくは高速プログラマブル回路290 に与
えるよう、分離する。

【０３１６】デマルチプレクサ261A₂ によって分離され
た未処理データは、接続切替装置262 から後述のごとく
与えられる低速回路セグメント選択信号に応じ、低速処
理回路280 の回路セグメント281A〜281Dのいずれかに与
えられるよう、デマルチプレクサ261B₂₁によって分離さ
れる。

【０３１７】デマルチプレクサ261A₂ によって分離され
た未処理データは、接続切替装置262 から後述のごとく
与えられる高速回路セグメント選択信号に応じ、高速プ
ログラマブル回路290 の回路セグメント291A,291B のい
ずれかに与えられるよう、デマルチプレクサ261B₂₂によ
って分離される。

【０３１８】データ接続装置261 では、併せて、マルチ
プレクサ261C₁₁が、低速処理回路280 の回路セグメント
281A〜281Dから後述のごとく与えられる既処理データ
を、接続切替装置262 から与えられる低速セグメント選
択信号に応じて、複合化している。

【０３１９】データ接続装置261 では、また、マルチプ
レクサ261C₁₂が、高速プログラマブル回路290 の回路セ
グメント291A,291B から後述のごとく与えられる既処理
データを、接続切替装置262 から与えられる高速回路セ
グメント選択信号に応じて、複合化している。

【０３２０】マルチプレクサ261C₁₁,261C₁₂ で複合化さ
れた既処理データ (すなわち低速処理回路280 から与え
られた既処理データおよび高速プログラマブル回路290
から与えられる既処理データ) は、接続切替装置262 か
ら後述のごとく与えられた高速低速選択信号に応じ、マ
ルチプレクサ261Dによって複合化されたのち、制御回路
250 の演算レジスタ252Cに与えられる。

【０３２１】(3-2) 接続切替装置262 の作用 (図１７参
照)

【０３２２】接続切替装置262 では、まず、接続回路26
2Aが、高速プログラマブル回路290の回路セグメント291
A,291Bにおける処理機能の初期構築あるいは変更にかか
わらず、制御回路250 の命令レジスタ253 から受け取っ
た処理種類信号を、そのまま、低速回路セグメント選択
信号として、データ接続装置261 の低速回路セグメント
選択信号入力端 (具体的にはデマルチプレクサ261B₁₁,2
61B₂₁ およびマルチプレクサ261C₁₁の選択信号入力端)
に与えている。ここで、低速回路セグメント選択信号
は、表３２のごとく、割り当てられている。表３２の回
路セグメントの欄における“１”〜“４”は、それぞ
れ、低速処理回路280 の回路セグメント281A〜281Dのい
ずれか１つを示している。

【０３２３】

【表３２】

【０３２４】接続切替装置262 では、また、アドレスデ
コーダ262Dが、高速プログラマブル回路290 の回路セグ
メント291A,291B における処理機能の初期構築もしくは
変更に際し、後述のごとく、内部接続バス270 を介して
回路配置変更装置263 の内部中央処理装置263Aから与え
られた書込信号に応じて内部接続バス270 を介して回路
配置変更装置263 の内部中央処理装置263Aから与えられ
たアドレス信号を内部に取り込み、そのアドレス信号に
応じ高速低速選択装置262Bのための書込信号と高速回路
セグメント選択装置262Cのための書込信号とを発生し、
それぞれ高速低速選択装置262Bの書込信号入力端WTおよ
び高速回路セグメント選択装置262Cの書込信号入力端WT
に与えている。ちなみに、高速低速選択装置262Bのため
の書込信号と高速回路セグメント選択装置262Cのための
書込信号とは、制御回路250 の命令レジスタ253 から与
えられる処理種類信号で指定される処理の種類が４つで
あることに対応して高速低速選択装置262Bおよび高速回
路セグメント選択装置262Cがともに４バイト構成である
ので、それぞれ、４つの書込信号によって構成されてい
る。

【０３２５】高速低速選択装置262Bは、高速プログラマ
ブル回路290 の回路セグメント291A,291B における処理
機能の初期構築に際し、内部接続バス270 を介して回路
配置変更装置263 の内部中央処理装置263Aから与えられ
た表３３のデータを、アドレスデコーダ262Dから与えら
れた書込信号に応じて読み込んで保持している。高速低
速選択装置262Bは、これにより、高速プログラマブル回
路290 の回路セグメント291A,291B における処理機能の
初期構築ののち、制御回路250 の命令レジスタ253 から
処理種類信号が与えられたとき、表３４に示した高速低
速選択信号を出力し、データ接続装置261 の高速低速選
択信号入力端 (具体的にはデマルチプレクサ161A₁,261A
₂ およびマルチプレクサ261Dの選択信号入力端) に与え
る。ここで、表３３のデータの欄における“０”および
表３４の高速低速選択信号の欄における“０”は、とも
に、高速プログラマブル回路290 であることを示してい
る。また、表３３のデータの欄における“１”および表
３４の高速低速選択信号の欄における“１”は、とも
に、低速処理回路280 であることを示している。

【０３２６】

【表３３】

【０３２７】

【表３４】

【０３２８】高速低速選択装置262Bは、また、高速プロ
グラマブル回路290 の回路セグメント291A,291B におけ
る処理機能の変更に際し、たとえば、内部接続バス270
を介して回路配置変更装置263 の内部中央処理装置263A
から与えられた表３５のデータを、アドレスデコーダ26
2Dから与えられた書込信号に応じて読み込んで保持して
いる。高速低速選択装置262Bは、これにより、高速プロ
グラマブル回路290 の回路セグメント291A,291B におけ
る処理機能の変更ののち、制御回路250 の命令レジスタ
253 から処理種類信号が与えられたとき、表３６に示し
た高速低速選択信号を出力し、データ接続装置261 の高
速低速選択信号入力端 (具体的にはデマルチプレクサ26
1A₁,261A₂ およびマルチプレクサ261Dの選択信号入力
端) に与える。ここで、表３５のデータの欄における
“０”および表３６の高速低速選択信号の欄における
“０”は、表３３および表３４と同様に、高速プログラ
マブル回路290 であることを示している。また、表３５
のデータの欄における“１”および表３６の高速低速選
択信号の欄における“１”は、表３３および表３４と同
様に、低速処理回路280 であることを示している。

【０３２９】

【表３５】

【０３３０】

【表３６】

【０３３１】高速回路セグメント選択装置262Cは、高速
プログラマブル回路290 の回路セグメント291A,291B に
おける処理機能の初期構築に際し、内部接続バス270 を
介して回路配置変更装置263 の内部中央処理装置263Aか
ら与えられた表３７のデータを、アドレスデコーダ262D
から与えられた書込信号に応じて読み込んで保持してい
る。高速回路セグメント選択装置262Cは、これにより、
高速プログラマブル回路290 の回路セグメント291A,291
B における処理機能の初期構築ののち、制御回路250 の
命令レジスタ253 から処理種類信号が与えられたとき、
表３８に示した高速回路セグメント選択信号を出力し、
データ接続装置261 の高速回路セグメント選択信号入力
端 (具体的にはデマルチプレクサ261B₁₂,261B₂₂ および
マルチプレクサ261C₁₂の選択信号入力端) に与える。こ
こで、表３７のデータの欄における“０”および表３８
の高速回路セグメント選択信号の欄における“０”は、
ともに、高速プログラマブル回路290 の回路セグメント
291Aであることを示している。また、表３７のデータの
欄における“１”および表３８の高速回路セグメント選
択信号の欄における“１”は、ともに、高速プログラマ
ブル回路290の回路セグメント291Bであることを示して
いる。加えて、表３７のデータの欄における“−”およ
び表３８の高速回路セグメント選択信号の欄における
“−”は、ともに、高速プログラマブル回路290 の回路
セグメント291A,291B に対応していないことを示してい
る。

【０３３２】

【表３７】

【０３３３】

【表３８】

【０３３４】高速回路セグメント選択装置262Cは、ま
た、高速プログラマブル回路290 の回路セグメント291
A,291B における処理機能の変更に際し、内部接続バス2
70 を介して回路配置変更装置263 の内部中央処理装置2
63Aから与えられた表３９のデータを、アドレスデコー
ダ262Dから与えられた書込信号に応じて読み込んで保持
している。高速回路セグメント選択装置262Cは、これに
より、高速プログラマブル回路290 の回路セグメント29
1A,291Bにおける処理機能の変更ののち、制御回路250
の命令レジスタ253 から処理種類信号が与えられたと
き、表４０に示した高速回路セグメント選択信号を出力
し、データ接続装置261 の高速回路セグメント選択信号
入力端 (具体的にはデマルチプレクサ261B₁₂,261B₂₂ お
よびマルチプレクサ261C₁₂の選択信号入力端)に与え
る。ここで、表３９のデータの欄における“０”および
表４０の高速回路セグメント選択信号の欄における
“０”は、ともに、高速プログラマブル回路290 の回路
セグメント291Aであることを示している。また、表３９
のデータの欄における“１”および表４０の高速回路セ
グメント選択信号の欄における“１”は、ともに、高速
プログラマブル回路290 の回路セグメント291Bであるこ
とを示している。加えて、表３９のデータの欄における
“−”および表４０の高速回路セグメント選択信号の欄
における“−”は、ともに、高速プログラマブル回路29
0 の回路セグメント291A,291B に対応していないことを
示している。

【０３３５】

【表３９】

【０３３６】

【表４０】

【０３３７】(3-3) 回路配置変更装置263 の作用 (図１
８参照)

【０３３８】高速プログラマブル回路290 における処
理機能の初期構築

【０３３９】内部中央処理装置263Aは、まず、内部記憶
装置263Bに保持されたプログラムの命令にしたがい、処
理タイマ装置264 のビジィフラグ回路264Eにデータ
“１”を与えて読み込ませる。処理タイマ装置264 は、
これに応じ、後述のごとく、ビジィ信号を能動 (すなわ
ち“１”) とする。ビジィ信号が能動 (すなわち
“１”)となると、制御装置250 は、上述のごとく、制
御タイミング信号発生回路 255から処理要求信号を発生
できなくなり、未処理データの処理が開始されない。

【０３４０】内部中央処理装置263Aは、次いで、処理タ
イマ装置264 から内部接続バス270を介して与えられた
ビジィ信号が能動(すなわち“１”) であることを確認
したのち、内部記憶装置263Bに保持された表４１および
表４２の回路配置テーブルを参照しつつ、低速処理回路
280 に含まれた回路セグメント281A〜281Dに構築された
処理機能に関するプログラム情報 (すなわちスイッチ切
替情報) のうち必要な(ここでは指標“００”および
“０１”に対応する) プログラム情報 (すなわちスイッ
チ切替情報) を内部記憶装置263Bから内部接続バス270
を介して読み出し、その読み出したプログラム情報 (す
なわちスイッチ切替情報) を高速プログラマブル回路29
0 に含まれたプログラム回路292 の記憶回路292Aの記憶
素子に対し内部接続バス270 を介して与え保持せしめ
る。ここで、表４１および表４２の処理の種類の欄にお
ける指標“００”，“０１”，“１０”，“１１”は、
表３１の処理種類信号と同様に、それぞれ、加算，乗
算，除算および平方根演算を示している (以下同様) 。

【０３４１】

【表４１】

【０３４２】

【表４２】

【０３４３】内部中央処理装置263Aは、高速プログラマ
ブル回路290 に含まれたプログラム回路292 の記憶回路
292Aの記憶素子に対するプログラム情報 (すなわちスイ
ッチ切替情報) の保持に伴ない、内部記憶装置263Bに対
し、表４３に示した消去待ち行列を保持せしめる。ちな
みに、消去待ち行列は、高速プログラマブル回路290の
回路セグメント291A,291B における処理機能を変更する
に際し、高速プログラマブル回路290 の回路セグメント
291A,291B から処理機能を消去する順序を示している。

【０３４４】

【表４３】００−０１

【０３４５】内部中央処理装置263Aは、また、内部記憶
装置263Bに保持された表４１および表４２の回路配置テ
ーブルに応じて書込信号およびアドレス信号を発生し、
内部接続バス270 を介して接続切替装置262 のアドレス
デコーダ262Dに与える。接続切替装置262 は、アドレス
デコーダ262Dに対し内部中央処理装置263Aから書込信号
およびアドレス信号が与えられると、上述のごとく、表
３３に示したデータを高速低速選択装置262Bに読み込ん
で表３４に示した高速低速選択信号を発生可能とし、か
つ表３７に示したデータを高速回路セグメント選択装置
262Cに読み込んで表３８に示した高速回路セグメント選
択信号を発生可能とする。

【０３４６】内部中央処理装置263Aは、更に、内部記憶
装置263Bに保持された表４１および表４２の回路配置テ
ーブルに応じて書込信号およびアドレス信号を発生し、
内部接続バス270 を介して処理タイマ装置264 のアドレ
スデコーダ264Aに与える。処理タイマ装置264 は、アド
レスデコーダ264Aに対し内部中央処理装置263Aから書込
信号およびアドレス信号が与えられると、後述のごと
く、表５６に示した処理時間の設定値データのうち所要
のもの (すなわち表５７に示した処理時間の設定値) を
処理タイマ装置264 の処理時間設定装置264Bに保持せし
める。

【０３４７】内部中央処理装置263Aは、最後に、内部記
憶装置263Bに保持されたプログラムの命令にしたがい、
処理タイマ装置264 のビジィフラグ回路264Eにデータ
“０”を与えて読み込ませる。処理タイマ装置264 は、
これに応じ、後述のごとく、ビジィ信号を非能動 (すな
わち“０”) とする。ビジィ信号が非能動 (すなわち
“０”) となると、制御装置250 は、上述のごとく、制
御タイミング信号発生回路255 から処理要求信号を発生
できることとなり、未処理データの処理が開始される。

【０３４８】高速プログラマブル回路290 における処
理機能の変更

【０３４９】内部中央処理装置263Aは、高速プログラマ
ブル回路290 の回路セグメント291A,291B における処理
機能を変更する目的で、低速処理回路280 の回路セグメ
ント281A〜281Dにおける処理機能の実行頻度および高速
プログラマブル回路290 の回路セグメント291A,291B に
おける処理機能の実行頻度を、それぞれ求めている。

【０３５０】すなわち、内部中央処理装置263Aは、制御
回路250 の命令レジスタ253 から与えられる処理種類信
号 (具体的には加算，乗算，除算および平方根演算) に
対応する処理回数カウンタ263Cに含まれたカウンタの計
測値を、制御回路250 の制御タイミング信号発生回路25
5 から処理要求信号が与えられるごとに、内部記憶装置
263Bに保持されたプログラムの命令にしたがって、１つ
ずつ増加せしめている。

【０３５１】内部中央処理装置263Aは、更に、処理回数
カウンタ263Cに含まれたカウンタの処理種類ごとの計測
値を合計しており、その合計値が所定値 (たとえば100)
となったか否かを、監視している。

【０３５２】内部中央処理装置263Aは、処理回数カウン
タ263Cに含まれたカウンタの計測値の合計値が所定値と
なるごとに、処理回数カウンタ263Cに含まれたカウンタ
の計測値から制御回路250 の命令レジスタ253 から与え
られた処理種類信号のうちいずれが最も多く要求された
かを求め、最も多く要求された処理の種類 (ここでは
“除算”とする) に対応する処理機能を高速プログラマ
ブル回路290 の回路セグメント291A,291B で実行できる
か否かを、内部記憶装置263Bに保持されているそのとき
の回路配置テーブル (たとえば表４２の回路配置テーブ
ル参照) にその処理機能に対応する指標 (すなわち“１
０”) が含まれているか否かを調べることにより、判断
する。

【０３５３】最も多く要求された処理の種類に対応する
指標がそのときの回路配置テーブル(たとえば表４２の
回路配置テーブル参照) に含まれている場合、内部記憶
装置263Bに保持されている消去待ち行列 (たとえば表４
３の消去待ち行列参照) の最後尾になければ、内部中央
処理装置263Aは、その指標を消去待ち行列の最後尾に移
動し、内部記憶装置263Bに再び保持せしめる。ちなみ
に、最も多く要求された処理の種類に対応する指標がそ
のときの消去待ち行列の最後尾にあれば、内部中央処理
装置263Aは、何もしない。ここで、たとえば、最も多く
要求された処理の種類に対応する指標が“００”である
場合、内部記憶装置263Bに保持されている消去待ち行列
が表４３の消去待ち行列であれば、表４４のごとく変形
される。

【０３５４】

【表４４】０１−００

【０３５５】これに対し、最も多く要求された処理の種
類に対応する指標がそのときの回路配置テーブル (たと
えば表４２の回路配置テーブル参照) に含まれていない
場合、内部中央処理装置263Aは、まず、内部記憶装置26
3Bに保持されたプログラムの命令にしたがい、処理タイ
マ装置264 のビジィフラグ回路264Eにデータ“１”を与
えて読み込ませる。処理タイマ装置264 は、これに応
じ、後述のごとく、ビジィ信号を能動 (すなわち
“１”) とする。ビジィ信号が能動 (すなわち“１”)
となると、制御装置250 は、上述のごとく、制御タイミ
ング信号発生回路255 から処理要求信号を発生できなく
なり、未処理データの処理が中断される。

【０３５６】内部中央処理装置263Aは、処理タイマ装置
264 から内部接続バス270 を介して与えられたビジィ信
号が能動 (すなわち“１”) であることを確認したの
ち、内部記憶装置263Bに保持された高速低速選択信号に
関するデータ (たとえば表３３のデータ参照) および高
速回路セグメント選択信号に関するデータ (たとえば表
３７のデータ参照) と処理タイマ装置264 の処理時間設
定装置264Bに保持された処理時間の設定値 (たとえば表
５７の処理時間の設定値参照) とを、それぞれ、そのと
きの消去待ち行列の先頭にある処理に対応する処理機能
を高速プログラマブル回路290 から消去してしまった形
式に変更する。たとえば、消去待ち行列が表４３に示し
たとおりである場合、その先頭にある指標が“００”で
あるので、内部記憶装置263Bに保持された回路配置テー
ブル (たとえば表４２の回路配置テーブル参照) は、た
とえば表４５のとおりとなる。また、内部記憶装置263B
に保持された高速低速選択信号に関するデータおよび高
速回路セグメント選択信号に関するデータと処理タイマ
装置264 の処理時間設定装置264Bに保持された処理時間
の設定値とは、それぞれ、表３３，表３７および表５７
から表４６，表４７および表４８へ変更される。

【０３５７】

【表４５】

【０３５８】

【表４６】

【０３５９】

【表４７】

【０３６０】

【表４８】

【０３６１】内部中央処理装置263Aは、内部記憶装置26
3Bに保持された消去待ち行列 (ここでは表４３の消去待
ち行列) の先頭にある指標 (ここでは“００”) を消去
したのち、その最後尾に対し最も多く要求された処理の
種類に対応する指標 (ここでは“１０”) を付加する。
これにより、消去待ち行列は、表４３から表４９へ変更
される。

【０３６２】

【表４９】０１−１０

【０３６３】内部中央処理装置263Aは、更に、表４９の
消去待ち行列に含まれた指標を参照しつつ、表４５の回
路配置テーブルと高速低速選択信号に関する表４６のデ
ータと高速回路セグメント選択信号に関する表４７のデ
ータと表４８の処理時間の設定値とを、それぞれ、表５
０の回路配置テーブルと高速低速選択信号に関する表５
１のデータと高速回路セグメント選択信号に関する表５
２のデータと表５３の処理時間の設定値とのごとく変更
する。

【０３６４】

【表５０】

【０３６５】

【表５１】

【０３６６】

【表５２】

【０３６７】

【表５３】

【０３６８】内部中央処理装置263Aは、そののち、内部
記憶装置263Bに保持されたプログラムの命令にしたが
い、処理タイマ装置264 のビジィフラグ回路264Eにデー
タ“０”を与えて読み込ませる。処理タイマ装置264
は、これに応じ、後述のごとく、ビジィ信号を非能動
(すなわち“０”) とする。ビジィ信号が非能動 (すな
わち“０”) となると、制御装置250 は、上述のごと
く、制御タイミング信号発生回路255 から処理要求信号
を発生できることとなり、未処理データの処理が再開さ
れる。

【０３６９】内部中央処理装置263Aは、次いで、表５０
の回路配置テーブルを参照しつつ、低速処理回路280 に
含まれた回路セグメント281A〜281Dに構築された処理機
能に関するプログラム情報 (すなわちスイッチ切替情
報) のうち必要な (ここでは指標“１０”に対応する)
プログラム情報 (すなわちスイッチ切替情報) を内部記
憶装置263Bから内部接続バス270 を介して読み出し、そ
の読み出したプログラム情報 (すなわちスイッチ切替情
報) を高速プログラマブル回路290 に含まれたプログラ
ム回路292 の記憶回路292Aの記憶素子に対し内部接続バ
ス270 を介して与えて保持せしめる。このとき、ビジィ
信号が非能動 (すなわち“０”) であるので、制御装置
250 から与えられた未処理データは、全て低速処理回路
280 の回路セグメント281A〜281Dに与えられている。

【０３７０】内部中央処理装置263Aは、高速プログラマ
ブル回路290 に含まれたプログラム回路292 の記憶回路
292Aの記憶素子に対するプログラム情報 (すなわちスイ
ッチ切替情報) の保持作業が終了すると、内部記憶装置
263Bに保持されたプログラムの命令にしたがい、後述の
ごとく、処理タイマ装置264 のビジィフラグ回路264Eデ
ータ“１”を与えて読み込ませる。ビジィ信号が能動
(すなわち“１”) となると、制御装置250 は、上述の
ごとく、制御タイミング信号発生回路255 から処理要求
信号を発生できなくなり、未処理データの処理が中断さ
れる。

【０３７１】内部中央処理装置263Aは、そののち、処理
タイマ装置264 から内部接続バス270 を介して与えられ
たビジィ信号が能動 (すなわち“１”) となったことを
確認したのち、内部記憶装置263Bに保持された表４１お
よび表４０の回路配置テーブルに応じて書込信号および
アドレス信号を発生し、内部接続バス270 を介して接続
切替装置262 のアドレスデコーダ262Dに与える。接続切
替装置262 は、アドレスデコーダ262Dに対し内部中央処
理装置263Aから書込信号およびアドレス信号が与えられ
ると、上述のごとく、表５１に示したデータを高速低速
選択装置262Bに読み込んで表５４に示した高速低速選択
信号を発生可能とし、かつ表５２に示したデータを高速
回路セグメント選択装置262Cに読み込んで表５５に示し
た高速回路セグメント選択信号を発生可能とする。

【０３７２】

【表５４】

【０３７３】

【表５５】

【０３７４】内部中央処理装置263Aは、また、内部記憶
装置263Bに保持された表４１および表５０の回路配置テ
ーブルに応じて書込信号およびアドレス信号を発生し、
内部接続バス270 を介して処理タイマ装置264 のアドレ
スデコーダ264Aに与える。処理タイマ装置264 は、アド
レスデコーダ264Aに対し内部中央処理装置263Aから書込
信号およびアドレス信号が与えられると、後述のごと
く、表５６に示した処理時間の設定値データのうち所要
のもの (すなわち表５３に示した処理時間の設定値) が
処理タイマ装置264 の処理時間設定装置264Bに保持せし
められる。

【０３７５】内部中央処理装置263Aは、最後に、内部記
憶装置263Bに保持されたプログラムの命令にしたがい、
処理タイマ装置264 のビジィフラグ回路264Eにデータ
“０”を与えて読み込ませる。処理タイマ装置264 は、
これに応じ、後述のごとく、ビジィ信号を非能動 (すな
わち“０”) とする。ビジィ信号が非能動 (すなわち
“０”) となると、制御装置250 は、上述のごとく、制
御タイミング信号発生回路255 から処理要求信号を発生
できることとなり、未処理データの処理が再開される。

【０３７６】(3-4) 処理タイマ装置264 の作用 (図１９
参照)

【０３７７】高速プログラマブル回路290 における処
理機能の初期構築

【０３７８】アドレスデコーダ264Aは、上述のごとく、
内部接続バス270 を介して回路配置変更装置263 の内部
中央処理装置263Aから書込信号が与えられたとき、内部
接続バス270 を介して同様に回路配置変更装置263 の内
部中央処理装置263Aから与えられているアドレス信号を
保持し、そのアドレス信号の内容に応じて第１，第２の
書込信号を発生し、処理時間設定装置264Bおよびビジィ
フラグ回路264Eに与える。ここで、第１の書込信号は、
制御回路250 の命令レジスタ253 から与えられる処理種
類信号で指定される処理の種類が４つであることに対応
して処理時間設定装置264Bが４バイト構成であるので、
４つの書込信号によって構成されている。また、第２の
書込信号は、ビジィフラグ回路264Eが１ビット構成であ
るので、１つの書込信号によって構成されている。

【０３７９】処理時間設定装置264Bは、アドレスデコー
ダ264Aから第１の書込信号が与えられたとき、回路配置
変更装置263 の内部中央処理装置263Aによって内部記憶
装置263Bから読み出されたのち表５６に示した処理時間
の設定値データ (“カウントデータ”ともいう) から表
４１および表４２に示した回路配置テーブルにしたがっ
て選ばれ内部接続バス270 を介してデータ入力端Ｄ_INに
与えられているデータを表５７に示したごとく保持す
る。処理時間設定装置264Bは、高速プログラマブル回路
290 の回路セグメント291A,291B における処理機能の初
期構築が終了しビジィ信号が非能動 (すなわち“０”)
となったのちに、制御回路250 の命令レジスタ253 から
与えられた処理種類信号の内容に応じ、その処理時間の
設定値を表５８に示したごとくデータ出力端Ｄ_OTから出
力してダウンカウンタ264Cに与える。

【０３８０】

【表５６】

【０３８１】

【表５７】

【０３８２】

【表５８】

【０３８３】ダウンカウンタ264Cは、制御回路250 の制
御タイミング信号発生回路255 から処理要求信号がロー
ド信号入力端LDに与えられるに際して処理時間設定装置
264Bから与えられた表５８の処理時間の設定値を読み込
み、その処理時間の設定値からクロック信号（図示せ
ず）に応じて減算を実行し、そのカウント値が“０”と
なったときに零出力端Ｚから零出力信号を出力してフリ
ップフロップ264D,264Fのクロック信号入力端CKに与え
る。

【０３８４】フリップフロップ264Dは、制御装置250 に
含まれた制御タイミング発生回路255 から与えられた処
理要求信号が“０” (すなわち処理要求が非能動) とな
ったとき内部に保持された設定値がクリアされて“０”
となり出力端Ｑから制御回路250 の制御タイミング信号
発生回路255 に与えられている処理終了信号を“０”
(すなわち非能動) とし、そののちダウンカウンタ264C
から零出力信号が与えられたときデータ入力端Ｄ_INに与
えられている“１”信号を内部に取り込み処理終了信号
として出力端Ｑから制御装置250 に含まれた制御タイミ
ング発生回路255の処理終了信号入力端に与える。

【０３８５】ビジィフラグ回路264Eは、アドレスデコー
ダ264Aから第２の書込信号がクロック信号入力端CKに与
えられたとき、回路配置変更装置263 の内部中央処理装
置263Aからデータ入力端Ｄ_INに与えられているデータを
取り込み、出力端Ｑからビジィフラグ信号として出力
し、フリップフロップ264Fのデータ入力端Ｄ_INおよびク
リア入力端CLR に与えている。

【０３８６】フリップフロップ264Fは、ビジィフラグ回
路264Eの出力端Ｑから与えられたビジィフラグ信号が
“１”のとき、クロック信号入力端CKにダウンカウンタ
264Cから零出力信号が与えられると、ビジィフラグ信号
の“１”を取り込んで出力端Ｑからビジィ信号“１”
(すなわち能動のビジィ信号) として内部接続バス270
を介し回路配置変更装置263 に含まれた内部中央処理装
置263Aに与え、かつ直接に制御回路250 に含まれた制御
タイミング信号発生回路255 のビジィ信号入力端に与え
ている。

【０３８７】フリップフロップ264Fは、また、ビジィフ
ラグ回路264Eの出力端Ｑから与えられたビジィフラグ信
号が“０”のとき、クロック信号入力端CKにダウンカウ
ンタ264Cから零出力信号が与えられると、ビジィフラグ
信号の“０”を取り込んで出力端Ｑからビジィ信号
“０” (すなわち非能動のビジィ信号) として内部接続
バス270 を介し回路配置変更装置263 に含まれた内部中
央処理装置263Aに与え、かつ直接に制御回路250 に含ま
れた制御タイミング信号発生回路255 のビジィ信号入力
端に与えている。

【０３８８】高速プログラマブル回路290 における処
理機能の変更

【０３８９】アドレスデコーダ264Aは、上述のごとく、
内部接続バス270 を介して回路配置変更装置263 の内部
中央処理装置263Aから書込信号が与えられたとき、内部
接続バス270 を介して同様に回路配置変更装置263 の内
部中央処理装置263Aから与えられているアドレス信号を
保持し、そのアドレス信号の内容に応じて第１，第２の
書込信号を発生し、処理時間設定装置264Bおよびビジィ
フラグ回路264Eに与える。

【０３９０】処理時間設定装置264Bは、アドレスデコー
ダ264Aから第１の書込信号が与えられたとき、回路配置
変更装置263 の内部中央処理装置263Aによって内部記憶
装置263Bから読み出されたのち表５６に示した処理時間
の設定値データからたとえば表４１および表５０に示し
た回路配置テーブルにしたがって選ばれた内部接続バス
270 を介してデータ入力端Ｄ_INに与えられているデータ
を表５９に示したごとく保持する。処理時間設定装置26
4Bは、高速プログラマブル回路290 の回路セグメント29
1A,291B における処理機能の変更が終了しビジィ信号が
非能動 (すなわち“０”) となったのちに、制御回路25
0 の命令レジスタ253 から与えられた処理種類信号の内
容に応じ、その処理時間の設定値を表６０に示したごと
くデータ出力端Ｄ_OTから出力してダウンカウンタ264Cに
与える。

【０３９１】

【表５９】

【０３９２】

【表６０】

【０３９３】ダウンカウンタ264Cは、制御回路250 の制
御タイミング信号発生回路255 から処理要求信号がロー
ド信号入力端LDに与えられるに際して処理時間設定装置
264Bから表６０の処理時間の設定値を読み込み、その処
理時間の設定値からクロック信号（図示せず）に応じて
減算を実行し、そのカウント値が“０”となったときに
零出力端Ｚから零出力信号を出力してフリップフロップ
264D,264F に与える。

【０３９４】フリップフロップ264Dは、制御装置250 に
含まれた制御タイミング発生回路255 から与えられた処
理要求信号が“０” (すなわち処理要求が非能動) とな
ったとき内部に保持された設定値がクリアされて“０”
となり出力端Ｑから制御回路250 の制御タイミング信号
発生回路255 に与えられている処理終了信号を“０”
(すなわち非能動) とし、そののちダウンカウンタ264C
から零出力信号が与えられたときデータ入力端Ｄ_INに与
えられている“１”信号を内部に取り込み処理終了信号
として出力端Ｑから制御装置250 に含まれた制御タイミ
ング発生回路255の処理終了信号入力端に与える。

【０３９５】ビジィフラグ回路264Eは、アドレスデコー
ダ264Aから第２の書込信号がクロック信号入力端CKに与
えられたとき、回路配置変更装置263 の内部中央処理装
置263Aからデータ入力端Ｄ_INに与えられているデータを
取り込み、出力端Ｑからビジィフラグ信号として出力
し、フリップフロップ264Fのデータ入力端Ｄ_INおよびク
リア入力端CLR に与えている。

【０３９６】フリップフロップ264Fは、ビジィフラグ回
路264Eの出力端から与えられたビジィフラグ信号が
“１”のとき、クロック信号入力端CKにダウンカウンタ
264Cから零出力信号が与えられると、ビジィフラグ信号
の“１”を取り込んで出力端Ｑからビジィ信号として内
部接続バス270 を介し回路配置変更装置263 に含まれた
内部中央処理装置263Aに与え、かつ直接に制御回路250
に含まれた制御タイミング信号発生回路255 のビジィ信
号入力端に与えている。

【０３９７】フリップフロップ264Fは、また、ビジィフ
ラグ回路264Eの出力端Ｑから与えられたビジィフラグ信
号が“０”のとき、クロック信号入力端CKにダウンカウ
ンタ264Cから零出力信号が与えられると、ビジィフラグ
信号の“０”を取り込んで出力端Ｑからビジィ信号
“０” (すなわち非能動のビジィ信号) として内部接続
バス270 を介し回路配置変更装置263 に含まれた内部中
央処理装置263Aに与え、かつ直接に制御回路250 に含ま
れた制御タイミング信号発生回路255 のビジィ信号入力
端に与えている。

【０３９８】(4) 低速処理回路280 の作用（図１５Ｂ参
照）

【０３９９】低速処理回路280 では、内部記憶装置263B
に保持された回路配置テーブル (たとえば表４１参照)
にしたがって、処理回路281 に包有された回路セグメン
ト281A〜281Dが、使用開始前に (すなわち高速プログラ
マブル回路290 の回路セグメント291A,291B における処
理機能の初期構築に先立ち) 、予め、それぞれ、所望の
処理機能 (たとえば表４１に示した回路配置の場合、加
算機能，乗算機能，除算機能および平方根演算機能) を
なすよう構築されている。

【０４００】低速処理回路280 の処理回路281 に包有さ
れた回路セグメント281A〜281Dは、これにより、制御回
路250 から回路管理装置260 を介して与えられた未処理
データを適宜に処理し、既処理データとして回路管理装
置260 を介して制御回路250に与える。

【０４０１】(5) 高速プログラマブル回路290 の作用
(図２０〜図２２参照)

【０４０２】高速プログラマブル回路290 における処
理機能の初期構築

【０４０３】高速プログラマブル回路290 では、プログ
ラム回路292 が、その記憶回路292Aの記憶素子に対し回
路配置変更装置263 の内部中央処理装置263Aによって上
述のごとく保持せしめられたプログラム情報 (すなわち
スイッチ切替情報) に応じ、切替スイッチ回路291A,291
B に含まれた切替スイッチSW₂₁〜SW_2mを適宜に切替え
る。

【０４０４】プログラマブル回路要素アレイ291 では、
これに伴ない、切替スイッチ回路291A₁ を介して回路要
素アレイ291A₂ に含まれた複数個の回路要素が適宜に接
続されて回路セグメント291Aに所望の処理機能 (ここで
は“加算”機能) を構築し、切替スイッチ回路291B₁ を
介して路要素アレイ291B₂ に含まれた複数個の回路要素
が適宜に接続されて回路セグメント291Bに所望の処理機
能 (ここでは“乗算”機能) を構築する。

【０４０５】これに伴なって、高速プログラマブル回路
290 は、制御回路250 から回路管理装置260 を介して与
えられた未処理データを回路セグメントメント291A,291
B によって適宜に処理し、既処理データとして回路管理
装置260 を介して制御回路250 に与える。

【０４０６】高速プログラマブル回路290 における処
理機能の変更

【０４０７】高速プログラマブル回路290 では、プログ
ラム回路292 が、その記憶回路292Aの記憶素子に対し回
路配置変更装置263 の内部中央処理装置263Aによって上
述のごとく保持せしめられたプログラム情報 (すなわち
スイッチ切替情報) に応じ、切替スイッチ回路291A,291
B に含まれた切替スイッチSW₂₁〜SW_2mを適宜に切替え
る。

【０４０８】プログラマブル回路要素アレイ291 では、
これに伴ない、切替スイッチ回路291A₁ を介して回路要
素アレイ291A₂ に含まれた複数個の回路要素が適宜に接
続されて回路セグメント291Aに所望の処理機能 (ここで
は“除算”機能) を構築し、切替スイッチ回路291B₁ を
介して路要素アレイ291B₂ に含まれた複数個の回路要素
が適宜に接続されて回路セグメント291Bに所望の処理機
能 (ここでは“乗算”機能) を構築する。ちなみに、表
４２に示した回路配置から表５０に示した回路配置へ変
更される場合、回路セグメント291Bにおける処理機能
は、実質的にはそのまま維持されることが、好ましい。

【０４０９】これに伴なって、高速プログラマブル回路
290 は、制御回路250 から回路管理装置260 を介して与
えられた未処理データを回路セグメントメント291A,291
B によって適宜に処理し、既処理データとして回路管理
装置260 を介して制御回路250 に与える。

【０４１０】（変形例）

【０４１１】なお、上述では、低速プログラマブル回路
180 もしくは低速処理回路280 に４つの回路セグメント
が含まれ、かつ高速プログラマブル回路190,290 に２つ
の回路セグメントが含まれている場合についてのみ説明
したが、本発明は、これに限定されるものではなく、低
速プログラマブル回路もしくは低速処理回路に複数の回
路セグメントが含まれ、かつ高速プログラマブル回路に
他の複数の回路セグメントが含まれる場合を包摂してい
る。ちなみに、本発明は、比較的に小規模な高速プログ
ラマブル回路の回路セグメントを効率よく利用すること
により、製造コストの削減および処理の高能率化を同時
に達成しようとしているので、低速プログラマブル回路
もしくは低速処理回路の回路セグメント数に比べ高速プ
ログラマブル回路の回路セグメント数を削減することが
好ましい。

【０４１２】また、低速プログラマブル回路180 のプロ
グラム情報 (すなわちスイッチ切替情報) がプログラム
回路182 に含まれた記憶回路182Aの記憶素子に当初より
適宜の手段で保持されている場合についてのみ説明した
が、本発明は、これに限定されるものではなく、低速プ
ログラマブル回路のプログラム情報 (すなわちスイッチ
切替情報) を、回路配置変更装置の内部記憶装置に予め
保持せしめておき、使用開始 (すなわち高速プログラマ
ブル回路における処理機能の初期構築) に際して低速プ
ログラマブル回路のプログラム回路に含まれた記憶回路
の記憶素子ならびに高速プログラマブル回路のプログラ
ム回路に含まれた記憶回路の記憶素子に与え、かつ高速
プログラマブル回路における処理機能の変更に際して回
路配置変更装置の内部記憶装置から読み出して高速プロ
グラマブル回路のプログラム回路に含まれた記憶回路の
記憶素子に与える場合を包摂している。

【０４１３】

【発明の効果】上述より明らかなように、本発明にかか
る第１の階層化処理回路は、［問題点の解決手段］の欄
に第１の解決手段として明示したごとく、低速処理回路
と高速処理回路とを含む階層化処理回路であって、特
に、(a) 低速動作する回路素子によって形成され所望の
処理機能を構築可能とされた複数の回路セグメントを包
有しており、低速処理回路として機能する低速プログラ
マブル回路と、(b) 高速動作する回路素子によって形成
され所望の処理機能を構築可能とされた少なくとも１つ
の回路セグメントを包有しており、高速処理回路として
機能する高速プログラマブル回路と、(c) 低速プログラ
マブル回路に包有された回路セグメントにおける処理機
能の実行頻度と高速プログラマブル回路に包有された回
路セグメントにおける処理機能の実行頻度とを計測して
おり、低速プログラマブル回路に包有された回路セグメ
ントにおける処理機能の実行頻度が高速プログラマブル
回路に包有された回路セグメントにおける処理機能の実
行頻度よりも大きくなったとき、実行頻度の大きい低速
プログラマブル回路の少なくとも１つの回路セグメント
の処理機能と同一の処理機能をなすよう高速プログラマ
ブル回路の少なくとも１つの回路セグメントにおける処
理機能を自動的に変更するための回路管理装置とを備え
ているので、 (i) 高速処理回路の回路セグメントの処理機能を自動
的に実行頻度の高い処理機能に変更できる効果 を有し、また (ii) 低速処理回路の回路セグメントの処理機能を所望
に応じて構築可能とできる効果 を有し、ひいては (iii) ユーザによって異なる処理機能の高速化要求を
広汎に実現可能とできる効果 を有し、ならびに (iv) ユーザによって異なる処理機能の高速化要求を共
通回路で廉価に実現できる効果 を有する。

【０４１４】また、本発明にかかる第１の階層化処理回
路を利用したコンピュータは、［問題点の解決手段］の
欄に第２の解決手段として明示したごとく、低速処理回
路および高速処理回路とを含む階層化処理回路を中央処
理装置が備えるコンピュータであって、特に、中央処理
装置が、(a) 低速動作する回路素子によって形成され所
望の処理機能を構築可能とされた複数の回路セグメント
を包有しており、低速処理回路として機能する低速プロ
グラマブル回路と、(b) 高速動作する回路素子によって
形成され所望の処理機能を構築可能とされた少なくとも
１つの回路セグメントを包有しており、高速処理回路と
して機能する高速プログラマブル回路と、(c) 低速プロ
グラマブル回路に包有された回路セグメントにおける処
理機能の実行頻度と高速プログラマブル回路に包有され
た回路セグメントにおける処理機能の実行頻度とを計測
しており、低速プログラマブル回路に包有された回路セ
グメントにおける処理機能の実行頻度が高速プログラマ
ブル回路に包有された回路セグメントにおける処理機能
の実行頻度よりも大きくなったとき、実行頻度の大きい
低速プログラマブル回路の少なくとも１つの回路セグメ
ントの処理機能と同一の処理機能をなすよう高速プログ
ラマブル回路の少なくとも１つの回路セグメントにおけ
る処理機能を自動的に変更するための回路管理装置と、
(d) 回路管理装置を介して低速プログラマブル回路の回
路セグメントもしくは高速プログラマブル回路の回路セ
グメントに対して未処理データを与え、かつ回路管理装
置を介して低速プログラマブル回路の回路セグメントも
しくは高速プログラマブル回路の回路セグメントから既
処理データを受け取り、かつ回路管理装置に対し未処理
データを処理すべき命令および制御タイミング信号を与
えるための制御装置とを備えているので、上記(i) 〜(i
v)の効果を有する。

【０４１５】更に、本発明にかかる第２の階層化処理回
路は、［問題点の解決手段］の欄に第３の解決手段とし
て明示したごとく、低速処理回路と高速処理回路とを含
む階層化処理回路であって、特に、(a) 高速動作する回
路素子によって形成され所望の処理機能を構築可能とさ
れた少なくとも１つの回路セグメントを包有しており、
高速処理回路として機能する高速プログラマブル回路
と、(b) 低速処理回路に包有された複数の回路セグメン
トの使用頻度と高速プログラマブル回路に包有された回
路セグメントにおける処理機能の実行頻度とを計測して
おり、低速処理回路に包有された回路セグメントにおけ
る処理機能の実行頻度が高速プログラマブル回路に包有
された回路セグメントにおける処理機能の実行頻度より
も大きくなったとき、実行頻度の大きい低速処理回路の
少なくとも１つの回路セグメントの処理機能と同一の処
理機能をなすよう高速プログラマブル回路の少なくとも
１つの回路セグメントにおける処理機能を自動的に変更
するための回路管理装置とを備えているので、上記(i)
(iii)(iv)の効果を有する。

【０４１６】加えて、本発明にかかる第２の階層化処理
回路を利用したコンピュータは、［問題点の解決手段］
の欄に第４の解決手段として明示したごとく、低速処理
回路および高速処理回路とを含む階層化処理回路を中央
処理装置が備えるコンピュータであって、特に、中央処
理装置が、(a) 高速動作する回路素子によって形成され
所望の処理機能を構築可能とされた少なくとも１つの回
路セグメントを包有しており、高速処理回路として機能
する高速プログラマブル回路と、(b) 低速処理回路に包
有された複数の回路セグメントにおける処理機能の実行
頻度と高速プログラマブル回路に包有された回路セグメ
ントにおける処理機能の実行頻度とを計測しており、低
速処理回路に包有された回路セグメントにおける処理機
能の実行頻度が高速プログラマブル回路に包有された回
路セグメントにおける処理機能の実行頻度よりも大きく
なったとき、実行頻度の大きい低速処理回路の少なくと
も１つの回路セグメントの処理機能と同一の処理機能を
なすよう高速プログラマブル回路の少なくとも１つの回
路セグメントにおける処理機能を自動的に変更するため
の回路管理装置と、(c) 回路管理装置を介して低速処理
回路の回路セグメントもしくは高速プログラマブル回路
の回路セグメントに対して未処理データを与え、かつ回
路管理装置を介して低速処理回路の回路セグメントもし
くは高速プログラマブル回路の回路セグメントから既処
理データを受け取り、かつ回路管理装置に対し未処理デ
ータを処理すべき命令および制御タイミング信号を与え
るための制御装置とを備えているので、上記(i)(iii)(i
v)の効果を有する。

【図面の簡単な説明】

【図１】本発明にかかる階層化処理回路の第１の実施例
およびそれを利用したコンピュータの一実施例を同時に
示すためのブロック回路図である。

【図２Ａ】図１に示した実施例の一部を抜き出し拡大し
て例示的に示すためのブロック回路図である。

【図２Ｂ】図１に示した実施例の一部を抜き出し拡大し
て例示的に示すためのブロック回路図である。

【図３】図１に示した実施例の一部を抜き出し拡大して
例示的に示すためのブロック回路図である。

【図４】図１に示した実施例の一部を抜き出し拡大して
例示的に示すためのブロック回路図である。

【図５】図１に示した実施例の一部を抜き出し拡大して
例示的に示すためのブロック回路図である。

【図６】図１に示した実施例の一部を抜き出し拡大して
例示的に示すためのブロック回路図である。

【図７】図１に示した実施例の一部を抜き出し拡大して
例示的に示すためのブロック回路図である。

【図８】図１に示した実施例の一部を抜き出し拡大して
例示的に示すためのブロック回路図である。

【図９】図７に示した低速プログラマブル回路の構造を
示すためのブロック回路図である。

【図１０】図８に示した高速プログラマブル回路の構造
を示すためのブロック回路図である。

【図１１】図９に示した低速プログラマブル回路の構造
を部分的に詳細に示すためのブロック回路図である。

【図１２】図１０に示した高速プログラマブル回路の構
造を部分的に詳細に示すためのブロック回路図である。

【図１３Ａ】図９に示した低速プログラマブル回路の構
造と図１０に示した高速プログラマブル回路の構造と図
２０に示した高速プログラマブル回路の構造とを部分的
に一層詳細に示した回路図である。

【図１３Ｂ】図９に示した低速プログラマブル回路の構
造と図１０に示した高速プログラマブル回路の構造と図
２０に示した高速プログラマブル回路の構造とを部分的
に一層詳細に示した回路図である。

【図１４】本発明にかかる階層化処理回路の第２の実施
例およびそれを利用したコンピュータの一実施例を同時
に示すためのブロック回路図である。

【図１５Ａ】図１４に示した実施例の一部を抜き出し拡
大して例示的に示すためのブロック回路図である。

【図１５Ｂ】図１４に示した実施例の一部を抜き出し拡
大して例示的に示すためのブロック回路図である。

【図１６】図１４に示した実施例の一部を抜き出し拡大
して例示的に示すためのブロック回路図である。

【図１７】図１４に示した実施例の一部を抜き出し拡大
して例示的に示すためのブロック回路図である。

【図１８】図１４に示した実施例の一部を抜き出し拡大
して例示的に示すためのブロック回路図である。

【図１９】図１４に示した実施例の一部を抜き出し拡大
して例示的に示すためのブロック回路図である。

【図２０】図１４に示した実施例の一部を抜き出し拡大
して例示的に示すためのブロック回路図である。

【図２１】図２０に示した低速処理回路の構造を示すた
めのブロック回路図である。

【図２２】図２１に示した高速プログラマブル回路の構
造を部分的に詳細に示すためのブロック回路図である。

【符号の説明】100 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・コンピュータ 100A ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・階層化処理回路110 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・中央処理装置120 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・外部接続バス130 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・記憶装置140 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・入出力装置150 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・制御装置 151 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・バスインターフェ
ース回路 152A,152B,152C ・・・・・・・・・・・・・・・・・・・演算レジスタ 153 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・命令レジスタ 154 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・命令デコーダ 155 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・制御タイミング信
号発生回路160 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・回路管理装置 161 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・データ接続装置 161A₁,161A₂ ・・・・・・・・・・・・・・・・・・・・デマルチプレクサ 161B₁₁,161B₁₂,161B₂₁,161B₂₂・・・・デマルチプレクサ 161C₁₁,161C₁₂,161D ・・・・・・・・・・・・・マルチプレクサ 162 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・接続切替装置 162A ・・・・・・・・・・・・・・・・・・・・・・・・・・・接続回路 162B ・・・・・・・・・・・・・・・・・・・・・・・・・・・高速低速選択装置 162C ・・・・・・・・・・・・・・・・・・・・・・・・・・・高速回路セグメント
選択装置 162D ・・・・・・・・・・・・・・・・・・・・・・・・・・・アドレスデコーダ 163 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・回路配置変更装置 163A・・・・・・・・・・・・・・・・・・・・・・・・・・・・内部中央処理装置 163B・・・・・・・・・・・・・・・・・・・・・・・・・・・・内部記憶装置 163C・・・・・・・・・・・・・・・・・・・・・・・・・・・・処理回数カウンタ 164 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・処理タイマ装置 164A・・・・・・・・・・・・・・・・・・・・・・・・・・・・アドレスデコーダ 164B・・・・・・・・・・・・・・・・・・・・・・・・・・・・処理時間設定装置 164C・・・・・・・・・・・・・・・・・・・・・・・・・・・・ダウンカウンタ 164D・・・・・・・・・・・・・・・・・・・・・・・・・・・・フリップフロップ 164E・・・・・・・・・・・・・・・・・・・・・・・・・・・・ビジィフラグ回路 164F・・・・・・・・・・・・・・・・・・・・・・・・・・・・フリップフロップ170 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・内部接続バス180 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・低速プログラマ
ブル回路 181 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・プログラマブル回
路要素アレイ 181A〜181D・・・・・・・・・・・・・・・・・・・・・・回路セグメント 181A₁ 〜181D₁ ・・・・・・・・・・・・・・・・切替スイッチ回路 181A₂ 〜181D₂ ・・・・・・・・・・・・・・・・回路要素アレイ 182 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・プログラム回路 182A・・・・・・・・・・・・・・・・・・・・・・・・・・・・切替スイッチ回路190 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・高速プログラマ
ブル回路 191 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・プログラマブル回
路要素アレイ 191A,191B ・・・・・・・・・・・・・・・・・・・・・・回路セグメント 191A₁,191B₁ ・・・・・・・・・・・・・・・・・・切替スイッチ回路 191A₂,191B₂ ・・・・・・・・・・・・・・・・・・回路要素アレイ 192 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・プログラム回路 192A・・・・・・・・・・・・・・・・・・・・・・・・・・・・記憶回路200 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・コンピュータ 200A ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・階層化処理回路210 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・中央処理装置220 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・外部接続バス230 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・記憶装置240 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・入出力装置250 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・制御装置 251 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・バスインターフェ
ース回路 252A,252B,252C ・・・・・・・・・・・・・・・・・・・演算レジスタ 253 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・命令レジスタ 254 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・命令デコーダ 255 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・制御タイミング信
号発生回路260 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・回路管理装置 261 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・データ接続装置 261A₁,261A₂ ・・・・・・・・・・・・・・・・・・・・デマルチプレクサ 261B₁₁,261B₁₂,261B₂₁,261B₂₂・・・・デマルチプレクサ 261C₁₁,261C₁₂,261D ・・・・・・・・・・・・・マルチプレクサ 262 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・接続切替装置 262A ・・・・・・・・・・・・・・・・・・・・・・・・・・・接続回路 262B ・・・・・・・・・・・・・・・・・・・・・・・・・・・高速低速選択装置 262C ・・・・・・・・・・・・・・・・・・・・・・・・・・・高速回路セグメント
選択装置 262D ・・・・・・・・・・・・・・・・・・・・・・・・・・・アドレスデコーダ 263 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・回路配置変更装置 263A・・・・・・・・・・・・・・・・・・・・・・・・・・・・内部中央処理装置 263B・・・・・・・・・・・・・・・・・・・・・・・・・・・・内部記憶装置 263C・・・・・・・・・・・・・・・・・・・・・・・・・・・・処理回数カウンタ 264 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・処理タイマ装置 264A・・・・・・・・・・・・・・・・・・・・・・・・・・・・アドレスデコーダ 264B・・・・・・・・・・・・・・・・・・・・・・・・・・・・処理時間設定装置 264C・・・・・・・・・・・・・・・・・・・・・・・・・・・・ダウンカウンタ 264D・・・・・・・・・・・・・・・・・・・・・・・・・・・・フリップフロップ 264E・・・・・・・・・・・・・・・・・・・・・・・・・・・・ビジィフラグ回路 264F・・・・・・・・・・・・・・・・・・・・・・・・・・・・フリップフロップ270 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・内部接続バス280 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・低速処理回路 281 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・処理回路 281A〜281D・・・・・・・・・・・・・・・・・・・・・・・・回路セグメント290 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・高速プログラマ
ブル回路 291 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・プログラマブル回
路要素アレイ 291A,291B ・・・・・・・・・・・・・・・・・・・・・・回路セグメント 291A₁,291B₁ ・・・・・・・・・・・・・・・・・・切替スイッチ回路 291A₂,291B₂ ・・・・・・・・・・・・・・・・・・回路要素アレイ 292 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・プログラム回路 292A・・・・・・・・・・・・・・・・・・・・・・・・・・・・記憶回路

Claims (26)

【特許請求の範囲】
1. 【請求項１】低速処理回路と高速処理回路とを含む階層
   化処理回路において、 (a) 低速動作する回路素子によって形成され所望の処理
   機能をなすよう構築可能とされた複数の回路セグメント
   を包有しており、低速処理回路として機能する低速プロ
   グラマブル回路(180) と、 (b) 高速動作する回路素子によって形成され所望の処理
   機能をなすよう構築可能とされた少なくとも１つの回路
   セグメントを包有しており、高速処理回路として機能す
   る高速プログラマブル回路(190) と、 (c) 低速プログラマブル回路(180) に包有された回路セ
   グメントにおける処理機能の実行頻度と高速プログラマ
   ブル回路(190) に包有された回路セグメントにおける処
   理機能の実行頻度とを計測しており、低速プログラマブ
   ル回路(180) に包有された回路セグメントにおける処理
   機能の実行頻度が高速プログラマブル回路(190) に包有
   された回路セグメントにおける処理機能の実行頻度より
   も大きくなったとき、実行頻度の大きい低速プログラマ
   ブル回路(180) の少なくとも１つの回路セグメントの処
   理機能と同一の処理機能をなすよう高速プログラマブル
   回路(190) の少なくとも１つの回路セグメントにおける
   処理機能を自動的に変更するための回路管理装置(160)
   とを備えてなることを特徴とする階層化処理回路。
2. 【請求項２】回路管理装置(160) が、 (a) データ供給部から受け取った未処理データを低速プ
   ログラマブル回路(180) の回路セグメントもしくは高速
   プログラマブル回路(190)の回路セグメントに与え、か
   つ既処理データを低速プログラマブル回路(180) の回路
   セグメントもしくは高速プログラマブル回路(190) の回
   路セグメントから受け取ってデータ需要部に与えるため
   のデータ接続装置(161) と、 (b) 低速プログラマブル回路(180) もしくは高速プログ
   ラマブル回路(190) に対するデータ接続装置(161) の接
   続を未処理データの処理の種類に応じて切替えるための
   接続切替装置(162) と、 (c) 未処理データの処理の種類ごとに実行された処理の
   回数を計測しておき、計測結果の合計が所定値となるご
   とに計測結果の大きい処理機能のうちの少なくとも１つ
   の処理機能と同一の処理機能をなすよう高速プログラマ
   ブル回路(190) の少なくとも１つの回路セグメントにお
   ける処理機能を自動的に変更するための回路配置変更装
   置(163) と、 (d) 未処理データの処理に際し処理の種類と低速プログ
   ラマブル回路(180) に包有された回路セグメントの処理
   機能と高速プログラマブル回路(190) に包有された回路
   セグメントの処理機能とに応じて時間待ちしたのち処理
   終了信号を発生し、かつ未処理データの処理終了に際し
   回路配置変更装置(163) によって高速プログラマブル回
   路(190) の回路セグメントが変更されているとき処理終
   了信号とともにビジィ信号を発生するための処理タイマ
   装置(164) とを備えてなることを特徴とする請求項１に
   記載の階層化処理回路。
3. 【請求項３】データ接続装置(161) が、 (a) 入力端がデータ供給部に対して接続され、かつ選択
   信号入力端が接続切替装置(162) の高速低速選択信号出
   力端に対して接続されており、接続切替装置(162) から
   与えられた高速低速選択信号に応じてデータ供給部から
   与えられた未処理データを低速プログラマブル回路(1 8
   0) もしくは高速プログラマブル回路(190) に与えるよ
   う分離するための第１のデマルチプレクサ(161A₁) と、 (b) 入力端がデータ供給部に対して接続され、かつ選択
   信号入力端が接続切替装置(162) の高速低速選択信号出
   力端に対して接続されており、接続切替装置(162) から
   与えられた高速低速選択信号に応じてデータ供給部から
   与えられた未処理データを低速プログラマブル回路(1 8
   0) もしくは高速プログラマブル回路(190) に与えるよ
   う分離するための第２のデマルチプレクサ(161A₂) と、 (c) 第１のデマルチプレクサ(161A₁) の第１の出力端に
   対して入力端が接続され、かつ選択信号入力端が接続切
   替装置(162) の低速回路セグメント選択信号出力端に対
   して接続されており、第１のデマルチプレクサ(161A₁)
   によって分離された未処理データを接続切替装置(162)
   から与えられた低速回路セグメント選択信号に応じて低
   速プログラマブル回路(180) の回路セグメントのいずれ
   かに与えるよう分離するための第３のデマルチプレクサ
   (161B₁₁)と、 (d) 第１のデマルチプレクサ(161A₁) の第２の出力端に
   対して入力端が接続され、かつ選択信号入力端が接続切
   替装置(162) の高速回路セグメント選択信号出力端に対
   して接続されており、第１のデマルチプレクサ(161A₁)
   によって分離された未処理データを接続切替装置(162)
   から与えられた高速回路セグメント選択信号に応じて高
   速プログラマブル回路(190) の回路セグメントのいずれ
   かに与えるよう分離するための第４のデマルチプレクサ
   (161B₁₂)と、 (e) 第２のデマルチプレクサ(161A₂) の第１の出力端に
   対して入力端が接続され、かつ選択信号入力端が接続切
   替装置(162) の低速回路セグメント選択信号出力端に対
   して接続されており、第２のデマルチプレクサ(161A₂)
   によって分離された未処理データを接続切替装置(162)
   から与えられた低速回路セグメント選択信号に応じて低
   速プログラマブル回路(180) の回路セグメントのいずれ
   かに与えるよう分離するための第５のデマルチプレクサ
   (161B₂₁)と、 (f) 第２のデマルチプレクサ(161A₂) の第２の出力端に
   対して入力端が接続され、かつ選択信号入力端が接続切
   替装置(162) の高速回路セグメント選択信号出力端に対
   して接続されており、第２のデマルチプレクサ(161A₂)
   によって分離された未処理データを接続切替装置(162)
   から与えられた高速回路セグメント選択信号に応じて高
   速プログラマブル回路(190) の回路セグメントのいずれ
   かに与えるよう分離するための第６のデマルチプレクサ
   (161B₂₂)と、 (g) 低速プログラマブル回路(180) の回路セグメントに
   対して入力端がそれぞれ接続され、かつ選択信号入力端
   が接続切替装置(162) の低速回路セグメント選択信号出
   力端に対して接続されており、接続切替装置(162) から
   与えられた低速回路セグメント選択信号に応じて低速プ
   ログラマブル回路(180) の回路セグメントから与えられ
   た既処理データを複合化するための第１のマルチプレク
   サ(161C₁₁)と、 (h) 高速プログラマブル回路(190) の回路セグメントに
   対して入力端がそれぞれ接続され、かつ選択信号入力端
   が接続切替装置(162) の高速回路セグメント選択信号出
   力端に対して接続されており、接続切替装置(162) から
   与えられた高速回路セグメント選択信号に応じて高速プ
   ログラマブル回路(190) の回路セグメントから与えられ
   た既処理データを複合化するための第２のマルチプレク
   サ(161C₁₂)と、 (i) 第１，第２のマルチプレクサ(161C₁₁,161C₁₂) の出
   力端に対して第１，第２の入力端が接続され、かつ出力
   端がデータ需要部へ接続され、かつ選択信号入力端が接
   続切替装置(162) の高速低速選択信号出力端に対して接
   続されており、接続切替装置(162) から与えられた高速
   低速選択信号に応じて第１，第２のマルチプレクサ(161
   C₁₁,161C₁₂) から与えられた既処理データを複合化しデ
   ータ需要部に与えるための第３のマルチプレクサ(161D)
   とを備えてなることを特徴とする請求項２に記載の階層
   化処理回路。
4. 【請求項４】接続切替装置(162) が、 (a) 命令供給部に対して入力端が接続され、かつ出力端
   が低速回路セグメント選択信号出力端としてデータ接続
   装置(161) に接続されており、命令供給部から受け取っ
   た処理種類信号をそのまま低速回路セグメント選択信号
   としてデータ接続装置(161) に与えるための接続回路(1
   62A)と、 (b) 命令供給部に対してアドレス入力端が接続され、か
   つデータ入力端が回路配置変更装置(163) のデータ出力
   端に接続され、かつデータ出力端が高速低速選択信号出
   力端としてデータ接続装置(161) に接続されており、高
   速プログラマブル回路(190) の回路セグメントにおける
   処理機能の初期構築ならびに変更に際して回路配置変更
   装置(163)から与えられたデータを読み込んで保持して
   おき、保持されたデータを命令供給部から与えられた処
   理種類信号に応じて読み出し高速低速選択信号としてデ
   ータ接続装置(161) に与えるための高速低速選択装置(1
   62B)と、 (c) アドレス入力端が命令供給部に対して接続され、か
   つデータ入力端が回路配置変更装置(163) のデータ出力
   端に対して接続され、かつデータ出力端が高速回路セグ
   メント選択信号出力端としてデータ接続装置(161) に対
   して接続されており、高速プログラマブル回路(190)の
   回路セグメントにおける処理機能の初期構築ならびに変
   更に際して回路配置変更装置(163) から与えられたデー
   タを読み込んで保持しておき、保持されたデータを命令
   供給部から与えられた処理種類信号に応じて読み出し高
   速回路セグメント選択信号としてデータ接続装置(161)
   に与えるための高速回路セグメント選択装置(162C)と、 (d) 書込信号入力端が回路配置変更装置(163) の書込信
   号出力端に接続され、かつアドレス信号入力端が回路配
   置変更装置(163) のアドレス信号出力端に接続され、か
   つ第１の書込信号出力端が高速低速選択装置(162B)の書
   込信号入力端に接続され、かつ第２の書込信号出力端が
   高速回路セグメント選択装置(162C)の書込信号入力端に
   対して接続されており、高速プログラマブル回路(190)
   の回路セグメントにおける処理機能の初期構築ならびに
   変更に際して回路配置変更装置(163)から与えられた書
   込信号に応じて回路配置変更装置(163) から与えられた
   アドレス信号を読み込み、読み込まれたアドレス信号に
   応じて高速低速選択装置(162B)のための書込信号と高速
   回路セグメント選択装置(162C)のための書込信号とを発
   生するためのアドレスデコーダ(162D)とを備えてなるこ
   とを特徴とする請求項２に記載の階層化処理回路。
5. 【請求項５】回路配置変更装置(163) が、 (a) 命令供給部から処理要求信号が与えられるごとに、
   命令供給部から与えられた処理種類信号に対応するカウ
   ンタの計測値を１つずつ増加せしめるための処理回数カ
   ウンタ(163C)と、 (b) 高速プログラマブル回路(190) の回路セグメントに
   おける処理機能の初期構築をなしており、かつ処理回数
   カウンタ(163C)による計測結果の合計値が所定値となる
   ごとに、計測結果の大きい処理機能のうちの少なくとも
   １つの処理機能と同一の処理機能をなすよう、高速プロ
   グラマブル回路(190) の少なくとも１つの回路セグメン
   トにおける処理機能を変更するための内部中央処理装置
   (163A)とを備えてなることを特徴とする請求項２に記載
   の階層化処理回路。
6. 【請求項６】処理タイマ装置(164) が、 (a) 書込信号入力端およびアドレス信号入力端がそれぞ
   れ回路配置変更装置(163) に含まれた内部中央処理装置
   (163A)の入出力端に接続されており、高速プログラマブ
   ル回路(190) の回路セグメントにおける処理機能の初期
   構築ならびに変更に際して回路配置変更装置(163) の内
   部中央処理装置(163A)から書込信号が与えられたとき回
   路配置変更装置(163) の内部中央処理装置(163A)から与
   えられているアドレス信号を読み込み、読み込まれたア
   ドレス信号に応じて第１，第２の書込信号を発生するた
   めのアドレスデコーダ(164A)と、 (b) アドレス信号入力端が命令供給部に対して接続さ
   れ、かつ書込信号入力端がアドレスデコーダ(164A)の第
   １の出力端に対して接続され、かつデータ入力端が回路
   配置変更装置(163) に含まれた内部中央処理装置(163A)
   の入出力端に対して接続されており、高速プログラマブ
   ル回路(190) の回路セグメントにおける処理機能の初期
   構築ならびに変更に際し、アドレスデコーダ(164A)から
   第１の書込信号が与えられたとき、回路配置変更装置(1
   63) の内部中央処理装置(163A)からデータ入力端に与え
   られている処理時間の設定値を読み込んで保持し、命令
   供給部から与えられた処理種類信号の内容に応じて処理
   時間の設定値を読み出して出力するための処理時間設定
   装置(164B)と、 (c) 処理時間設定装置(164B)のデータ出力端に対してデ
   ータ入力端が接続されており、クロック信号に応じて処
   理時間設定装置(164B)から与えられた処理時間の設定値
   から減算を実行し、カウント値が“０”となったとき零
   出力端から零出力信号を出力するためのダウンカウンタ
   (164C)と、 (d) ダウンカウンタ(164C)の零出力端に対してクロック
   入力端が接続され、かつデータ入力端が“１”信号源に
   対して接続され、かつクリア入力端が命令供給部の処理
   要求信号出力端に対して接続され、かつ出力端が命令供
   給部の処理終了信号入力端に対して接続されており、ダ
   ウンカウンタ(164C)から零出力信号が与えられたときデ
   ータ入力端に与えられている“１”信号を内部に取り込
   み処理終了信号として出力端から命令供給部の処理終了
   信号入力端に与え、処理要求信号が“０”となったとき
   内部に保持された値をクリアして“０”とし命令供給部
   に与えられている処理終了信号を“０”とするための第
   １のフリップフロップ(164D)と、 (e) クロック信号入力端がアドレスデコーダ(164A)の第
   ２の出力端に対して接続され、かつデータ入力端が回路
   配置変更装置(163) に含まれた内部中央処理装置(163A)
   の入出力端に接続されており、アドレスデコーダ(164A)
   から第２の書込信号が与えられたとき回路配置変更装置
   (163) の内部中央処理装置(163A)から与えられているデ
   ータ“１”を取り込み出力端からビジィフラグとして出
   力するためのビジィフラグ回路(164E)と、 (f) クロック信号入力端がダウンカウンタ(164C)の零出
   力端に対して接続され、かつデータ入力端およびクリア
   入力端がビジィフラグ回路(164E)の出力端に対して接続
   され、かつ出力端が回路配置変更装置(163) に含まれた
   内部中央処理装置(163A)の入出力端および命令供給部の
   ビジィ信号入力端に対して接続されており、ビジィフラ
   グ回路(164E)の出力端から与えられたビジィフラグが
   “１”のときクロック信号入力端にダウンカウンタ(164
   C)から零出力信号が与えられるとビジィフラグの“１”
   を内部に取り込み出力端からビジィ信号として回路配置
   変更装置(163) に含まれた内部中央処理装置(163A)に与
   えかつ命令供給部のビジィ信号入力端に与えるための第
   ２のフリップフロップ(164F)とを備えてなることを特徴
   とする請求項２に記載の階層化処理回路。
7. 【請求項７】低速処理回路および高速処理回路とを含む
   階層化処理回路を中央処理装置が備えるコンピュータに
   おいて、中央処理装置が、 (a) 低速動作する回路素子によって形成され所望の処理
   機能をなすよう構築可能とされた複数の回路セグメント
   を包有しており、低速処理回路として機能する低速プロ
   グラマブル回路(180) と、 (b) 高速動作する回路素子によって形成され所望の処理
   機能をなすよう構築可能とされた少なくとも１つの回路
   セグメントを包有しており、高速処理回路として機能す
   る高速プログラマブル回路(190) と、 (c) 低速プログラマブル回路(180) に包有された回路セ
   グメントにおける処理機能の実行頻度と高速プログラマ
   ブル回路(190) に包有された回路セグメントにおける処
   理機能の実行頻度とを計測しており、低速プログラマブ
   ル回路(180) に包有された回路セグメントにおける処理
   機能の実行頻度が高速プログラマブル回路(190) に包有
   された回路セグメントにおける処理機能の実行頻度より
   も大きくなったとき、実行頻度の大きい低速プログラマ
   ブル回路(180) の少なくとも１つの回路セグメントの処
   理機能と同一の処理機能をなすよう高速プログラマブル
   回路(190) の少なくとも１つの回路セグメントにおける
   処理機能を自動的に変更するための回路管理装置(160)
   と、 (d) 回路管理装置(160) を介して低速プログラマブル回
   路(180) の回路セグメントもしくは高速プログラマブル
   回路(190) の回路セグメントに対して未処理データを与
   え、かつ回路管理装置(160) を介して低速プログラマブ
   ル回路(180) の回路セグメントもしくは高速プログラマ
   ブル回路(190) の回路セグメントから既処理データを受
   け取り、かつ回路管理装置(160)に対し未処理データを
   処理すべき命令および制御タイミング信号を与えるため
   の制御装置(150) とを備えてなることを特徴とするコン
   ピュータ。
8. 【請求項８】回路管理装置(160) が、 (a) 制御装置(150) から受け取った未処理データを低速
   プログラマブル回路(180) の回路セグメントもしくは高
   速プログラマブル回路(190) の回路セグメントに与え、
   かつ既処理データを低速プログラマブル回路(180) の回
   路セグメントもしくは高速プログラマブル回路(190)の
   回路セグメントから受け取って制御装置(150) に与える
   ためのデータ接続装置(161) と、 (b) 低速プログラマブル回路(180) もしくは高速プログ
   ラマブル回路(190) に対するデータ接続装置(161) の接
   続を制御装置(150) から与えられた未処理データの処理
   の種類に応じて切替えるための接続切替装置(162) と、 (c) 未処理データの処理の種類ごとに実行された処理の
   回数を計測しておき、計測結果の合計が所定値となるご
   とに計測結果の大きい処理機能のうち少なくとも１つの
   処理機能と同一の処理機能をなすよう高速プログラマブ
   ル回路(190) の少なくとも１つの回路セグメントにおけ
   る処理機能を自動的に変更するための回路配置変更装置
   (163) と、 (d) 未処理データの処理に際し処理の種類と低速プログ
   ラマブル回路(180) に包有された回路セグメントの処理
   機能と高速プログラマブル回路(190) に包有された回路
   セグメントの処理機能とに応じて時間待ちしたのち処理
   終了信号を発生して制御装置(150) に与え、かつ未処理
   データの処理終了に際し回路配置変更装置(163) によっ
   て高速プログラマブル回路(190) の回路セグメントが変
   更されているとき処理終了信号とともにビジィ信号を発
   生して制御装置(150)に与えるための処理タイマ装置(16
   4) とを備えてなることを特徴とする請求項７に記載の
   コンピュータ。
9. 【請求項９】データ接続装置(161) が、 (a) 入力端が制御装置(150) に対して接続され、かつ選
   択信号入力端が接続切替装置(162) の高速低速選択信号
   出力端に対して接続されており、接続切替装置(162) か
   ら与えられた高速低速選択信号に応じて制御装置(150)
   から与えられた未処理データを低速プログラマブル回路
   (180) もしくは高速プログラマブル回路(190) に与える
   よう分離するための第１のデマルチプレクサ(161A₁)
   と、 (b) 入力端が制御装置(150) に対して接続され、かつ選
   択信号入力端が接続切替装置(162) の高速低速選択信号
   出力端に対して接続されており、接続切替装置(162) か
   ら与えられた高速低速選択信号に応じて制御装置(150)
   から与えられた未処理データを低速プログラマブル回路
   (180) もしくは高速プログラマブル回路(190) に与える
   よう分離するための第２のデマルチプレクサ(161A₂)
   と、 (c) 第１のデマルチプレクサ(161A₁) の第１の出力端に
   対して入力端が接続され、かつ選択信号入力端が接続切
   替装置(162) の低速回路セグメント選択信号出力端に対
   して接続されており、第１のデマルチプレクサ(161A₁)
   によって分離された未処理データを接続切替装置(162)
   から与えられた低速回路セグメント選択信号に応じて低
   速プログラマブル回路(180) の回路セグメントのいずれ
   かに与えるよう分離するための第３のデマルチプレクサ
   (161B₁₁)と、 (d) 第１のデマルチプレクサ(161A₁) の第２の出力端に
   対して入力端が接続され、かつ選択信号入力端が接続切
   替装置(162) の高速回路セグメント選択信号出力端に対
   して接続されており、第１のデマルチプレクサ(161A₁)
   によって分離された未処理データを接続切替装置(162)
   から与えられた高速回路セグメント選択信号に応じて高
   速プログラマブル回路(190) の回路セグメントのいずれ
   かに与えるよう分離するための第４のデマルチプレクサ
   (161B₁₂)と、 (e) 第２のデマルチプレクサ(161A₂) の第１の出力端に
   対して入力端が接続され、かつ選択信号入力端が接続切
   替装置(162) の低速回路セグメント選択信号出力端に対
   して接続されており、第２のデマルチプレクサ(161A₂)
   によって分離された未処理データを接続切替装置(162)
   から与えられた低速回路セグメント選択信号に応じて低
   速プログラマブル回路(180) の低速回路セグメントのい
   ずれかに与えるよう分離するための第５のデマルチプレ
   クサ(161B₂₁)と、 (f) 第２のデマルチプレクサ(161A₂) の第２の出力端に
   対して入力端が接続され、選択信号入力端が接続切替装
   置(162) の高速回路セグメント選択信号出力端に対して
   接続されており、第２のデマルチプレクサ(161A₂) によ
   って分離された未処理データを接続切替装置(162) から
   与えられた高速回路セグメント選択信号に応じて高速プ
   ログラマブル回路(190) の回路セグメントのいずれかに
   与えるよう分離するための第６のデマルチプレクサ(161
   B₂₂)と、 (g) 低速プログラマブル回路(180) の回路セグメントに
   対して入力端がそれぞれ接続され、選択信号入力端が接
   続切替装置(162)の低速回路セグメント選択信号出力端
   に対して接続されており、接続切替装置(162) から与え
   られた低速回路セグメント選択信号に応じて低速プログ
   ラマブル回路(180) の回路セグメントから与えられた既
   処理データを複合化するための第１のマルチプレクサ(1
   61C₁₁)と、 (h) 高速プログラマブル回路(190) の回路セグメントに
   対して入力端がそれぞれ接続され、選択信号入力端が接
   続切替装置(162)の高速回路セグメント選択信号出力端
   に対して接続されており、接続切替装置(162) から与え
   られた高速回路セグメント選択信号に応じて高速プログ
   ラマブル回路(190) の回路セグメントから与えられた既
   処理データを複合化するための第２のマルチプレクサ(1
   61C₁₂)と、 (i) 第１，第２のマルチプレクサ(161C₁₁,161C₁₂) の出
   力端に対して第１，第２の入力端が接続され、かつ出力
   端が制御回路(150) に対して接続され、かつ選択信号入
   力端が接続切替装置(162) の高速低速選択信号出力端に
   対して接続されており、接続切替装置(162) から与えら
   れた高速低速選択信号に応じて第１，第２のマルチプレ
   クサ(161C_{1 1},161C₁₂) から与えられた既処理データを複
   合化し制御装置(150) に与えるための第３のマルチプレ
   クサ(161D)とを備えてなることを特徴とする請求項８に
   記載のコンピュータ。
10. 【請求項１０】接続切替装置(162) が、 (a) 制御装置(150) に対して入力端が接続され、かつ出
    力端が低速回路セグメント選択信号出力端としてデータ
    接続装置(161) に対して接続されており、制御装置(15
    0) から受け取った処理種類信号をそのまま低速回路セ
    グメント選択信号としてデータ接続装置(161) に与える
    ための接続回路(162A)と、 (b) 制御装置(150) に対してアドレス入力端が接続さ
    れ、かつデータ入力端が回路配置変更装置(163) のデー
    タ出力端に接続され、かつデータ出力端が高速低速選択
    信号出力端としてデータ接続装置(161) に接続されてお
    り、高速プログラマブル回路(190) の回路セグメントに
    おける処理機能の初期構築ならびに変更に際して回路配
    置変更装置(163) から与えれたデータを読み込んで保持
    しておき、保持されたデータを制御装置(150) から与え
    られた処理種類信号に応じて読み出し高速低速選択信号
    としてデータ接続装置(161) に与えるための高速低速選
    択装置(162B)と、 (c) アドレス入力端が制御装置(150) に対して接続さ
    れ、かつデータ入力端が回路配置変更装置(163) のデー
    タ出力端に対して接続され、かつデータ出力端が高速回
    路セグメント選択信号出力端としてデータ接続装置(16
    1) に対して接続されており、高速プログラマブル回路
    (1 90) の回路セグメントにおける処理機能の初期構築な
    らびに変更に際して回路配置変更装置(163) から与えれ
    たデータを読み込んで保持しておき、保持されたデータ
    を制御装置(150) から与えられた処理種類信号に応じて
    読み出し高速回路セグメント選択信号としてデータ接続
    装置(161) に与えるための高速回路セグメント選択装置
    (162C)と、 (d) 書込信号入力端が回路配置変更装置(163) の書込信
    号出力端に接続され、かつアドレス信号入力端が回路配
    置変更装置(163) のアドレス信号出力端に接続され、か
    つ第１の書込信号出力端が高速低速選択装置(162B)の書
    込信号入力端に接続され、かつ第２の書込信号出力端が
    高速回路セグメント選択装置(162C)の書込信号入力端に
    対して接続されており、高速プログラマブル回路(190)
    の回路セグメントの初期構築ならびに処理機能の変更に
    際して回路配置変更装置(163) から与えれた書込信号に
    応じて回路配置変更装置(163) から与えられたアドレス
    信号を読み込み、読み込まれたアドレス信号に応じて高
    速低速選択装置(162B)のための書込信号と回路セグメン
    ト選択装置(162C)のための書込信号とを発生するための
    アドレスデコーダ(162D)とを備えてなることを特徴とす
    る請求項８に記載のコンピュータ。
11. 【請求項１１】回路配置変更装置(163) が、 (a) 制御装置(150) から処理要求信号が与えられるごと
    に、制御装置(150) から与えられた処理種類信号に対応
    するカウンタの計測値を１つずつ増加せしめるための処
    理回数カウンタ(163C)と (b) 高速プログラマブル回路(190) の回路セグメントに
    おける処理機能の初期構築をなしており、かつ処理回数
    カウンタ(163C)による計測結果の合計値が所定値となる
    ごとに、計測結果の大きい処理機能のうちの少なくとも
    １つの処理機能と同一の処理機能をなすよう、高速プロ
    グラマブル回路(190) の少なくとも１つの回路セグメン
    トにおける処理機能を変更するための内部中央処理装置
    (163A)とを備えてなることを特徴とする請求項８に記載
    のコンピュータ。
12. 【請求項１２】処理タイマ装置(164) が、 (a) 書込信号入力端およびアドレス信号入力端がそれぞ
    れ回路配置変更装置(163) に含まれた内部中央処理装置
    (163A)の入出力端に接続されており、高速プログラマブ
    ル回路(190) の回路セグメントにおける処理機能の初期
    構築ならびに変更に際して回路配置変更装置(163) の内
    部中央処理装置(163A)から書込信号が与えられたとき回
    路配置変更装置(163) の内部中央処理装置(163A)から与
    えられているアドレス信号を読み込み、読み込まれたア
    ドレス信号に応じて第１，第２の書込信号を発生するた
    めのアドレスデコーダ(164A)と、 (b) アドレス信号入力端が制御装置(150) に対して接続
    され、かつ書込信号入力端がアドレスデコーダ(164A)の
    第１の出力端に対して接続され、かつデータ入力端が回
    路配置変更装置(163) に含まれた内部中央処理装置(163
    A)の入出力端に対して接続されており、高速プログラマ
    ブル回路(190) の回路セグメントにおける処理機能の初
    期構築ならびに変更に際し、アドレスデコーダ(164A)か
    ら第１の書込信号が与えられたとき、回路配置変更装置
    (163) の内部中央処理装置(163A)からデータ入力端に与
    えられている処理時間の設定値を読み込んで保持し、制
    御装置(150) から与えられた処理種類信号の内容に応じ
    て処理時間の設定値を読み出して出力するための処理時
    間設定装置(164B)と、 (c) 処理時間設定装置(164B)のデータ出力端に対してデ
    ータ入力端が接続されており、クロック信号に応じて処
    理時間設定装置(164B)から与えられた処理時間の設定値
    から減算を実行し、カウント値が“０”となったとき零
    出力端から零出力信号を出力するためのダウンカウンタ
    (164C)と、 (d) ダウンカウンタ(164C)の零出力端に対してクロック
    入力端が接続され、かつデータ入力端が“１”信号源に
    対して接続され、かつクリア入力端が制御装置(150) の
    処理要求信号出力端に対して接続され、かつ出力端が制
    御装置(150) の処理終了信号入力端に対して接続されて
    おり、ダウンカウンタ(164C)から零出力信号が与えられ
    たときデータ入力端に与えられている“１”信号を内部
    に取り込み処理終了信号として出力端から制御装置(15
    0) の処理終了信号入力端に与え、処理要求信号が
    “０”となったとき内部に保持された値をクリアして
    “０”とし制御装置(150) に与えられている処理終了信
    号を“０”とするための第１のフリップフロップ(164D)
    と、 (e) クロック信号入力端がアドレスデコーダ(164A)の第
    ２の出力端に対して接続され、かつデータ入力端が回路
    配置変更装置(163) に含まれた内部中央処理装置(163A)
    の入出力端に接続されており、アドレスデコーダ(164A)
    から第２の書込信号が与えられたとき回路配置変更装置
    (163) の内部中央処理装置(163A)から与えられているデ
    ータ“１”を取り込み出力端からビジィフラグとして出
    力するためのビジィフラグ回路(164E)と、 (f) クロック信号入力端がダウンカウンタ(164C)の零出
    力端に対して接続され、かつデータ入力端およびクリア
    入力端がビジィフラグ回路(164E)の出力端に対して接続
    され、かつ出力端が回路配置変更装置(163) に含まれた
    内部中央処理装置(163A)の入出力端および制御装置(1 5
    0) のビジィ信号入力端に対して接続されており、ビジ
    ィフラグ回路(164E)の出力端から与えられたビジィフラ
    グが“１”のときクロック信号入力端にダウンカウンタ
    (164C)から零出力信号が与えられるとビジィフラグの
    “１”を内部に取り込み出力端からビジィ信号として回
    路配置変更装置(163) に含まれた内部中央処理装置(163
    A)に与えかつ制御装置(150) のビジィ信号入力端に与え
    るための第２のフリップフロップ(164F)とを備えてなる
    ことを特徴とする請求項８に記載のコンピュータ。
13. 【請求項１３】制御装置(150) が、 (a) 外部接続バス(120) に対して入出力端が接続されて
    おり、外部接続バス(120) を介して記憶装置(130) もし
    くは入出力装置(140) との間で未処理データ，既処理デ
    ータもしくは実行すべきプログラムの命令を受け渡すた
    めのバスインタフェース回路(151) と、 (b) バスインタフェース回路(151) の第１，第２の出力
    端に対して入力端がそれぞれ接続されており、バスイン
    タフェース回路(151)から与えられた未処理データを一
    時的に保持するための演算レジスタ(152A,152B) と、 (c) 出力端がバスインタフェース回路(151) の入力端に
    対して接続されており、既処理データを一時的に保持し
    バスインタフェース回路(151) に与えるための演算レジ
    スタ(152C)と、 (d) 入力端がバスインタフェース回路(151) の第３の出
    力端に接続されており、実行すべきプログラムの命令を
    一時的に保持し、処理種類信号を発生して回路管理装置
    (160) に与えるための命令レジスタ(153) と、 (e) 入力端が命令レジスタ(153) の第１の出力端に対し
    て接続されており、命令レジスタ(153) から与えられた
    実行すべきプログラムの命令を解読するための命令デコ
    ーダ(154) と、 (f) 制御端が命令デコーダ(154) の出力端に対して接続
    されており、命令デコーダ(154) によって実行すべきプ
    ログラムの命令を解読した結果ならびに回路管理装置(1
    60) から与えられた処理終了信号およびビジィ信号に応
    じて処理要求信号を発生するための制御タイミング信号
    発生回路(155) とを備えてなることを特徴とする請求項
    ７に記載のコンピュータ。
14. 【請求項１４】低速処理回路と高速処理回路とを含む階
    層化処理回路において、 (a) 高速動作する回路素子によって形成され所望の処理
    機能をなすよう構築可能とされた少なくとも１つの回路
    セグメントを包有しており、高速処理回路として機能す
    る高速プログラマブル回路(290) と、 (b) 低速処理回路に包有された複数の回路セグメントに
    おける処理機能の実行頻度と高速プログラマブル回路(2
    90) に包有された回路セグメントにおける処理機能の実
    行頻度とを計測しており、低速処理回路に包有された回
    路セグメントにおける処理機能の実行頻度が高速プログ
    ラマブル回路(290) に包有された回路セグメントにおけ
    る処理機能の実行頻度よりも大きくなったとき、実行頻
    度の大きい低速処理回路の少なくとも１つの回路セグメ
    ントの処理機能と同一の処理機能をなすよう高速プログ
    ラマブル回路(290) の少なくとも１つの回路セグメント
    における処理機能を自動的に変更するための回路管理装
    置(260)とを備えてなることを特徴とする階層化処理回
    路。
15. 【請求項１５】回路管理装置(260) が、 (a) データ供給部から受け取った未処理データを低速処
    理回路の回路セグメントもしくは高速プログラマブル回
    路(290) の回路セグメントに与え、かつ既処理データを
    低速処理回路の回路セグメントもしくは高速プログラマ
    ブル回路(290) の回路セグメントから受け取ってデータ
    需要部に与えるためのデータ接続装置(261) と、 (b) 低速処理回路もしくは高速プログラマブル回路(29
    0) に対するデータ接続装置(261) の接続を未処理デー
    タの処理の種類に応じて切替えるための接続切替装置(2
    62) と、 (c) 未処理データの処理の種類ごとに実行された処理の
    回数を計測しておき、計測結果の合計が所定値となるご
    とに計測結果の大きい処理機能のうちの少なくとも１つ
    の処理機能と同一の処理機能をなすよう高速プログラマ
    ブル回路(290) の少なくとも１つの回路セグメントにお
    ける処理機能を自動的に変更するための回路配置変更装
    置(263) と、 (d) 未処理データの処理に際し処理の種類と低速処理回
    路に包有された回路セグメントの処理機能と高速プログ
    ラマブル回路(290) に包有された回路セグメントの処理
    機能とに応じて時間待ちしたのち処理終了信号を発生
    し、かつ未処理データの処理終了に際し回路配置変更装
    置(263) によって高速プログラマブル回路(290) の回路
    セグメントが変更されているとき処理終了信号とともに
    ビジィ信号を発生するための処理タイマ装置(264) とを
    備えてなることを特徴とする請求項１４に記載の階層化
    処理回路。
16. 【請求項１６】データ接続装置(261) が、 (a) 入力端がデータ供給部に対して接続され、かつ選択
    信号入力端が接続切替装置(262) の高速低速選択信号出
    力端に対して接続されており、接続切替装置(262) から
    与えられた高速低速選択信号に応じてデータ供給部から
    与えられた未処理データを低速処理回路もしくは高速プ
    ログラマブル回路(290) に与えるよう分離するための第
    １のデマルチプレクサ(261A₁) と、 (b) 入力端がデータ供給部に対して接続され、かつ選択
    信号入力端が接続切替装置(262) の高速低速選択信号出
    力端に対して接続されており、接続切替装置(262) から
    与えられた高速低速選択信号に応じてデータ供給部から
    与えられた未処理データを低速処理回路もしくは高速プ
    ログラマブル回路(290) に与えるよう分離するための第
    ２のデマルチプレクサ(261A₂) と、 (c) 第１のデマルチプレクサ(261A₁) の第１の出力端に
    対して入力端が接続され、かつ選択信号入力端が接続切
    替装置(262) の低速回路セグメント選択信号出力端に対
    して接続されており、第１のデマルチプレクサ(261A₁)
    によって分離された未処理データを接続切替装置(262)
    から与えられた低速回路セグメント選択信号に応じて低
    速処理回路の回路セグメントのいずれかに与えるよう分
    離するための第３のデマルチプレクサ(261B₁₁)と、 (d) 第１のデマルチプレクサ(261A₁) の第２の出力端に
    対して入力端が接続され、かつ選択信号入力端が接続切
    替装置(262) の高速回路セグメント選択信号出力端に対
    して接続されており、第１のデマルチプレクサ(261A₁)
    によって分離された未処理データを接続切替装置(262)
    から与えられた高速回路セグメント選択信号に応じて高
    速プログラマブル回路(290) の回路セグメントのいずれ
    かに与えるよう分離するための第４のデマルチプレクサ
    (261B₁₂)と、 (e) 第２のデマルチプレクサ(261A₂) の第１の出力端に
    対して入力端が接続され、かつ選択信号入力端が接続切
    替装置(262) の低速回路セグメント選択信号出力端に対
    して接続されており、第２のデマルチプレクサ(261A₂)
    によって分離された未処理データを接続切替装置(262)
    から与えられた低速回路セグメント選択信号に応じて低
    速処理回路の回路セグメントのいずれかに与えるよう分
    離するための第５のデマルチプレクサ(261B₂₁)と、 (f) 第２のデマルチプレクサ(261A₂) の第２の出力端に
    対して入力端が接続され、かつ選択信号入力端が接続切
    替装置(262) の高速回路セグメント選択信号出力端に対
    して接続されており、第２のデマルチプレクサ(261A₂)
    によって分離された未処理データを接続切替装置(262)
    から与えられた高速回路セグメント選択信号に応じて高
    速プログラマブル回路(290) の回路セグメントのいずれ
    かに与えるよう分離するための第６のデマルチプレクサ
    (261B₂₂)と、 (g) 低速処理回路の回路セグメントに対して入力端がそ
    れぞれ接続され、かつ選択信号入力端が接続切替装置(2
    62) の低速回路セグメント選択信号出力端に対して接続
    されており、接続切替装置(262) から与えられた低速回
    路セグメント選択信号に応じて低速処理回路の回路セグ
    メントから与えられた既処理データを複合化するための
    第１のマルチプレクサ(261C₁₁)と、 (h) 高速プログラマブル回路(290) の回路セグメントに
    対して入力端がそれぞれ接続され、かつ選択信号入力端
    が接続切替装置(262) の高速回路セグメント選択信号出
    力端に対して接続されており、接続切替装置(262) から
    与えられた高速回路セグメント選択信号に応じて高速プ
    ログラマブル回路(290) の回路セグメントから与えられ
    た既処理データを複合化するための第２のマルチプレク
    サ(261C₁₂)と、 (i) 第１，第２のマルチプレクサ(261C₁₁,261C₁₂) の出
    力端に対して第１，第２の入力端が接続され、かつ出力
    端がデータ需要部へ接続され、かつ選択信号入力端が接
    続切替装置(262) の高速低速選択信号出力端に対して接
    続されており、接続切替装置(262) から与えられた高速
    低速選択信号に応じて第１，第２のマルチプレクサ(261
    C₁₁,261C₁₂) から与えられた既処理データを複合化しデ
    ータ需要部に与えるための第３のマルチプレクサ(261D)
    とを備えてなることを特徴とする請求項１５に記載の階
    層化処理回路。
17. 【請求項１７】接続切替装置(262) が、 (a) 命令供給部に対して入力端が接続され、かつ出力端
    が低速回路セグメント選択信号出力端としてデータ接続
    装置(261) に接続されており、命令供給部から受け取っ
    た処理種類信号をそのまま低速回路セグメント選択信号
    としてデータ接続装置(261) に与えるための接続回路(2
    62A)と、 (b) 命令供給部に対してアドレス入力端が接続され、か
    つデータ入力端が回路配置変更装置(263) のデータ出力
    端に接続され、かつデータ出力端が高速低速選択信号出
    力端としてデータ接続装置(261) に接続されており、高
    速プログラマブル回路(290) の回路セグメントにおける
    処理機能の初期構築ならびに変更に際して回路配置変更
    装置(263)から与えられたデータを読み込んで保持して
    おき、保持されたデータを命令供給部から与えられた処
    理種類信号に応じて読み出し高速低速選択信号としてデ
    ータ接続装置(261) に与えるための高速低速選択装置(2
    62B)と、 (c) アドレス入力端が命令供給部に対して接続され、か
    つデータ入力端が回路配置変更装置(263) のデータ出力
    端に対して接続され、かつデータ出力端が高速回路セグ
    メント選択信号出力端としてデータ接続装置(261) に対
    して接続されており、高速プログラマブル回路(290)の
    回路セグメントにおける処理機能の初期構築ならびに変
    更に際して回路配置変更装置(263) から与えられたデー
    タを読み込んで保持しておき、保持されたデータを命令
    供給部から与えられた処理種類信号に応じて読み出し高
    速回路セグメント選択信号としてデータ接続装置(261)
    に与えるための高速回路セグメント選択装置(262C)と、 (d) 書込信号入力端が回路配置変更装置(263) の書込信
    号出力端に接続され、かつアドレス信号入力端が回路配
    置変更装置(263) のアドレス信号出力端に接続され、か
    つ第１の書込信号出力端が高速低速選択装置(262B)の書
    込信号入力端に接続され、かつ第２の書込信号出力端が
    高速回路セグメント選択装置(262C)の書込信号入力端に
    対して接続されており、高速プログラマブル回路(290)
    の回路セグメントにおける処理機能の初期構築ならびに
    変更に際して回路配置変更装置(263)から与えられた書
    込信号に応じて回路配置変更装置(263) から与えられた
    アドレス信号を読み込み、読み込まれたアドレス信号に
    応じて高速低速選択装置(262B)のための書込信号と高速
    回路セグメント選択装置(262C)のための書込信号とを発
    生するためのアドレスデコーダ(262D)とを備えてなるこ
    とを特徴とする請求項１５に記載の階層化処理回路。
18. 【請求項１８】回路配置変更装置(263) が、 (a) 命令供給部から処理要求信号が与えられるごとに、
    命令供給部から与えられた処理種類信号に対応するカウ
    ンタの計測値を１つずつ増加せしめるための処理回数カ
    ウンタ(263C)と、 (b) 高速プログラマブル回路(290) の回路セグメントに
    おける処理機能の初期構築をなしており、かつ処理回数
    カウンタ(263C)による計測結果の合計値が所定値となる
    ごとに、計測結果の大きい処理機能のうちの少なくとも
    １つの処理機能と同一の処理機能をなすよう、高速プロ
    グラマブル回路(290) の少なくとも１つの回路セグメン
    トにおける処理機能を変更するための内部中央処理装置
    (263A)とを備えてなることを特徴とする請求項１５に記
    載の階層化処理回路。
19. 【請求項１９】処理タイマ装置(264) が、 (a) 書込信号入力端およびアドレス信号入力端がそれぞ
    れ回路配置変更装置(263) に含まれた内部中央処理装置
    (263A)の入出力端に接続されており、高速プログラマブ
    ル回路(290) の回路セグメントにおける処理機能の初期
    構築ならびに変更に際して回路配置変更装置(263) の内
    部中央処理装置(263A)から書込信号が与えられたとき回
    路配置変更装置(263) の内部中央処理装置(263A)から与
    えられているアドレス信号を読み込み、読み込まれたア
    ドレス信号に応じて第１，第２の書込信号を発生するた
    めのアドレスデコーダ(264A)と、 (b) アドレス信号入力端が命令供給部に対して接続さ
    れ、かつ書込信号入力端がアドレスデコーダ(264A)の第
    １の出力端に対して接続され、かつデータ入力端が回路
    配置変更装置(263) に含まれた内部中央処理装置(263A)
    の入出力端に対して接続されており、高速プログラマブ
    ル回路(290) の回路セグメントにおける処理機能の初期
    構築ならびに変更に際し、アドレスデコーダ(264A)から
    第１の書込信号が与えられたとき、回路配置変更装置(2
    63) の内部中央処理装置(263A)からデータ入力端に与え
    られている処理時間の設定値を読み込んで保持し、命令
    供給部から与えられた処理種類信号の内容に応じて処理
    時間の設定値を読み出して出力するための処理時間設定
    装置(264B)と、 (c) 処理時間設定装置(264B)のデータ出力端に対してデ
    ータ入力端が接続されており、クロック信号に応じて処
    理時間設定装置(264B)から与えられた処理時間の設定値
    から減算を実行し、カウント値が“０”となったとき零
    出力端から零出力信号を出力するためのダウンカウンタ
    (264C)と、 (d) ダウンカウンタ(264C)の零出力端に対してクロック
    入力端が接続され、かつデータ入力端が“１”信号源に
    対して接続され、かつクリア入力端が命令供給部の処理
    要求信号出力端に対して接続され、かつ出力端が命令供
    給部の処理終了信号入力端に対して接続されており、ダ
    ウンカウンタ(264C)から零出力信号が与えられたときデ
    ータ入力端に与えられている“１”信号を内部に取り込
    み処理終了信号として出力端から命令供給部の処理終了
    信号入力端に与え、処理要求信号が“０”となったとき
    内部に保持された値をクリアして“０”とし命令供給部
    に与えられている処理終了信号を“０”とするための第
    １のフリップフロップ(264D)と、 (e) クロック信号入力端がアドレスデコーダ(264A)の第
    ２の出力端に対して接続され、かつデータ入力端が回路
    配置変更装置(263) に含まれた内部中央処理装置(263A)
    の入出力端に接続されており、アドレスデコーダ(264A)
    から第２の書込信号が与えられたとき回路配置変更装置
    (263) の内部中央処理装置(263A)から与えられているデ
    ータ“１”を取り込み出力端からビジィフラグとして出
    力するためのビジィフラグ回路(264E)と、 (f) クロック信号入力端がダウンカウンタ(264C)の零出
    力端に対して接続され、かつデータ入力端およびクリア
    入力端がビジィフラグ回路(264E)の出力端に対して接続
    され、かつ出力端が回路配置変更装置(263) に含まれた
    内部中央処理装置(263A)の入出力端および命令供給部の
    ビジィ信号入力端に対して接続されており、ビジィフラ
    グ回路(264E)の出力端から与えられたビジィフラグが
    “１”のときクロック信号入力端にダウンカウンタ(264
    C)から零出力信号が与えられるとビジィフラグの“１”
    を内部に取り込み出力端からビジィ信号として回路配置
    変更装置(263) に含まれた内部中央処理装置(263A)に与
    えかつ命令供給部のビジィ信号入力端に与えるための第
    ２のフリップフロップ(264F)とを備えてなることを特徴
    とする請求項１５に記載の階層化処理回路。
20. 【請求項２０】低速処理回路および高速処理回路とを含
    む階層化処理回路を中央処理装置が備えるコンピュータ
    において、中央処理装置が、 (a) 高速動作する回路素子によって形成され所望の処理
    機能をなすよう構築可能とされた少なくとも１つの回路
    セグメントを包有しており、高速処理回路として機能す
    る高速プログラマブル回路(290) と、 (b) 低速処理回路に包有された複数の回路セグメントに
    おける処理機能の実行頻度と高速プログラマブル回路(2
    90) に包有された回路セグメントにおける処理機能の実
    行頻度とを計測しており、低速処理回路に包有された回
    路セグメントにおける処理機能の実行頻度が高速プログ
    ラマブル回路(290) に包有された回路セグメントにおけ
    る処理機能の実行頻度よりも大きくなったとき、実行頻
    度の大きい低速処理回路の少なくとも１つの回路セグメ
    ントの処理機能と同一の処理機能をなすよう高速プログ
    ラマブル回路(290) の少なくとも１つの回路セグメント
    における処理機能を自動的に変更するための回路管理装
    置(260)と、 (c) 回路管理装置(260) を介して低速処理回路の回路セ
    グメントもしくは高速プログラマブル回路(290) の回路
    セグメントに対して未処理データを与え、かつ回路管理
    装置(260) を介して低速処理回路の回路セグメントもし
    くは高速プログラマブル回路(290) の回路セグメントか
    ら既処理データを受け取り、かつ回路管理装置(260) に
    対し未処理データを処理すべき命令および制御タイミン
    グ信号を与えるための制御装置(250) とを備えてなるこ
    とを特徴とするコンピュータ。
21. 【請求項２１】回路管理装置(260) が、 (a) 制御装置(250) から受け取った未処理データを低速
    処理回路の回路セグメントもしくは高速プログラマブル
    回路(290) の回路セグメントに与え、かつ既処理データ
    を低速処理回路の回路セグメントもしくは高速プログラ
    マブル回路(290) の回路セグメントから受け取って制御
    装置(250) に与えるためのデータ接続装置(261) と、 (b) 低速処理回路もしくは高速プログラマブル回路(29
    0) に対するデータ接続装置(261) の接続を制御装置(25
    0)から与えられた未処理データの処理の種類に応じて切
    替えるための接続切替装置(262) と、 (c) 未処理データの処理の種類ごとに実行された処理の
    回数を計測しておき、計測結果の合計が所定値となるご
    とに計測結果の大きい処理機能のうち少なくとも１つの
    処理機能と同一の処理機能をなすよう高速プログラマブ
    ル回路(290) の少なくとも１つの回路セグメントにおけ
    る処理機能を自動的に変更するための回路配置変更装置
    (263) と、 (d) 未処理データの処理に際し処理の種類と低速処理回
    路に包有された回路セグメントの処理機能と高速プログ
    ラマブル回路(290) に包有された回路セグメントの処理
    機能とに応じて時間待ちしたのち処理終了信号を発生し
    て制御装置(250) に与え、かつ未処理データの処理終了
    に際し回路配置変更装置(263) によって高速プログラマ
    ブル回路(2 90) の回路セグメントが変更されているとき
    処理終了信号とともにビジィ信号を発生して制御装置(2
    50) に与えるための処理タイマ装置(264) とを備えてな
    ることを特徴とする請求項２０に記載のコンピュータ。
22. 【請求項２２】データ接続装置(261) が、 (a) 入力端が制御装置(250) に対して接続され、かつ選
    択信号入力端が接続切替装置(262) の高速低速選択信号
    出力端に対して接続されており、接続切替装置(262) か
    ら与えられた高速低速選択信号に応じて制御装置(250)
    から与えられた未処理データを低速処理回路もしくは高
    速プログラマブル回路(290) に与えるよう分離するため
    の第１のデマルチプレクサ(261A₁) と、 (b) 入力端が制御装置(250) に対して接続され、かつ選
    択信号入力端が接続切替装置(262) の高速低速選択信号
    出力端に対して接続されており、接続切替装置(262) か
    ら与えられた高速低速選択信号に応じて制御装置(250)
    から与えられた未処理データを低速処理回路もしくは高
    速プログラマブル回路(290) に与えるよう分離するため
    の第２のデマルチプレクサ(261A₂) と、 (c) 第１のデマルチプレクサ(261A₁) の第１の出力端に
    対して入力端が接続され、かつ選択信号入力端が接続切
    替装置(262) の低速回路セグメント選択信号出力端に対
    して接続されており、第１のデマルチプレクサ(261A₁)
    によって分離された未処理データを接続切替装置(262)
    から与えられた低速回路セグメント選択信号に応じて低
    速処理回路の回路セグメントのいずれかに与えるよう分
    離するための第３のデマルチプレクサ(261B₁₁)と、 (d) 第１のデマルチプレクサ(261A₁) の第２の出力端に
    対して入力端が接続され、かつ選択信号入力端が接続切
    替装置(262) の高速回路セグメント選択信号出力端に対
    して接続されており、第１のデマルチプレクサ(261A₁)
    によって分離された未処理データを接続切替装置(262)
    から与えられた高速回路セグメント選択信号に応じて高
    速プログラマブル回路(290) の回路セグメントのいずれ
    かに与えるよう分離するための第４のデマルチプレクサ
    (261B₁₂)と、 (e) 第２のデマルチプレクサ(261A₂) の第１の出力端に
    対して入力端が接続され、かつ選択信号入力端が接続切
    替装置(262) の低速回路セグメント選択信号出力端に対
    して接続されており、第２のデマルチプレクサ(261A₂)
    によって分離された未処理データを接続切替装置(262)
    から与えられた低速回路セグメント選択信号に応じて低
    速処理回路の低速回路セグメントのいずれかに与えるよ
    う分離するための第５のデマルチプレクサ(261B₂₁)と、 (f) 第２のデマルチプレクサ(261A₂) の第２の出力端に
    対して入力端が接続され、選択信号入力端が接続切替装
    置(262) の高速回路セグメント選択信号出力端に対して
    接続されており、第２のデマルチプレクサ(261A₂) によ
    って分離された未処理データを接続切替装置(262) から
    与えられた高速回路セグメント選択信号に応じて高速プ
    ログラマブル回路(290) の回路セグメントのいずれかに
    与えるよう分離するための第６のデマルチプレクサ(261
    B₂₂)と、 (g) 低速プログラマブル回路(280) の回路セグメントに
    対して入力端がそれぞれ接続され、選択信号入力端が接
    続切替装置(262)の低速回路セグメント選択信号出力端
    に対して接続されており、接続切替装置(262) から与え
    られた低速回路セグメント選択信号に応じて低速処理回
    路の回路セグメントから与えられた既処理データを複合
    化するための第１のマルチプレクサ(261C₁₁)と、 (h) 高速プログラマブル回路(290) の回路セグメントに
    対して入力端がそれぞれ接続され、選択信号入力端が接
    続切替装置(262)の高速回路セグメント選択信号出力端
    に対して接続されており、接続切替装置(262) から与え
    られた高速回路セグメント選択信号に応じて高速プログ
    ラマブル回路(290) の回路セグメントから与えられた既
    処理データを複合化するための第２のマルチプレクサ(2
    61C₁₂)と、 (i) 第１，第２のマルチプレクサ(261C₁₁,261C₁₂) の出
    力端に対して第１，第２の入力端が接続され、かつ出力
    端が制御回路(250) に対して接続され、かつ選択信号入
    力端が接続切替装置(262) の高速低速選択信号出力端に
    対して接続されており、接続切替装置(262) から与えら
    れた高速低速選択信号に応じて第１，第２のマルチプレ
    クサ(261C_{1 1},261C₁₂) から与えられた既処理データを複
    合化し制御装置(250) に与えるための第３のマルチプレ
    クサ(261D)とを備えてなることを特徴とする請求項２１
    に記載のコンピュータ。
23. 【請求項２３】接続切替装置(262) が、 (a) 制御装置(250) に対して入力端が接続され、かつ出
    力端が低速回路セグメント選択信号出力端としてデータ
    接続装置(261) に対して接続されており、制御装置(25
    0) から受け取った処理種類信号をそのまま低速回路セ
    グメント選択信号としてデータ接続装置(261) に与える
    ための接続回路(262A)と、 (b) 制御装置(250) に対してアドレス入力端が接続さ
    れ、かつデータ入力端が回路配置変更装置(263) のデー
    タ出力端に接続され、かつデータ出力端が高速低速選択
    信号出力端としてデータ接続装置(261) に接続されてお
    り、高速プログラマブル回路(290) の回路セグメントに
    おける処理機能の初期構築ならびに変更に際して回路配
    置変更装置(263) から与えれたデータを読み込んで保持
    しておき、保持されたデータを制御装置(250) から与え
    られた処理種類信号に応じて読み出し高速低速選択信号
    としてデータ接続装置(261) に与えるための高速低速選
    択装置(262B)と、 (c) アドレス入力端が制御装置(250) に対して接続さ
    れ、かつデータ入力端が回路配置変更装置(263) のデー
    タ出力端に対して接続され、かつデータ出力端が高速回
    路セグメント選択信号出力端としてデータ接続装置(26
    1) に対して接続されており、高速プログラマブル回路
    (2 90) の回路セグメントにおける処理機能の初期構築な
    らびに変更に際して回路配置変更装置(263) から与えれ
    たデータを読み込んで保持しておき、保持されたデータ
    を制御装置(250) から与えられた処理種類信号に応じて
    読み出し高速回路セグメント選択信号としてデータ接続
    装置(261) に与えるための高速回路セグメント選択装置
    (262C)と、 (d) 書込信号入力端が回路配置変更装置(263) の書込信
    号出力端に接続され、かつアドレス信号入力端が回路配
    置変更装置(263) のアドレス信号出力端に接続され、か
    つ第１の書込信号出力端が高速低速選択装置(262B)の書
    込信号入力端に接続され、かつ第２の書込信号出力端が
    高速回路セグメント選択装置(262C)の書込信号入力端に
    対して接続されており、高速プログラマブル回路(290)
    の回路セグメントにおける処理機能の初期構築ならびに
    変更に際して回路配置変更装置(263)から与えれた書込
    信号に応じて回路配置変更装置(263) から与えられたア
    ドレス信号を読み込み、読み込まれたアドレス信号に応
    じて高速低速選択装置(262B)のための書込信号と回路セ
    グメント選択装置(262C)のための書込信号とを発生する
    ためのアドレスデコーダ(262D)とを備えてなることを特
    徴とする請求項２１に記載のコンピュータ。
24. 【請求項２４】回路配置変更装置(263) が、 (a) 制御装置(250) から処理要求信号が与えられるごと
    に、制御装置(250) から与えられた処理種類信号に対応
    するカウンタの計測値を１つずつ増加せしめるための処
    理回数カウンタ(263C)と (b) 高速プログラマブル回路(290) の回路セグメントに
    おける処理機能の初期構築をなしており、かつ処理回数
    カウンタ(263C)による計測結果の合計値が所定値となる
    ごとに、計測結果の大きい処理機能のうちの少なくとも
    １つの処理機能と同一の処理機能をなすよう、高速プロ
    グラマブル回路(290) の少なくとも１つの回路セグメン
    トにおける処理機能を変更するための内部中央処理装置
    (263A)とを備えてなることを特徴とする請求項２１に記
    載のコンピュータ。
25. 【請求項２５】処理タイマ装置(264) が、 (a) 書込信号入力端およびアドレス信号入力端がそれぞ
    れ回路配置変更装置(263) に含まれた内部中央処理装置
    (263A)の入出力端に接続されており、高速プログラマブ
    ル回路(290) の回路セグメントの初期構築ならびに処理
    機能の変更に際して回路配置変更装置(263)の内部中央
    処理装置(263A)から書込信号が与えられたとき回路配置
    変更装置(263) の内部中央処理装置(263A)から与えられ
    ているアドレス信号を読み込み、読み込まれたアドレス
    信号に応じて第１，第２の書込信号を発生するためのア
    ドレスデコーダ(264A)と、 (b) アドレス信号入力端が制御装置(250) に対して接続
    され、かつ書込信号入力端がアドレスデコーダ(264A)の
    第１の出力端に対して接続され、かつデータ入力端が回
    路配置変更装置(263) に含まれた内部中央処理装置(263
    A)の入出力端に対して接続されており、高速プログラマ
    ブル回路(290) の回路セグメントの初期構築ならびに処
    理機能の変更に際し、アドレスデコーダ(264A)から第１
    の書込信号が与えられたとき、回路配置変更装置(263)
    の内部中央処理装置(263A)からデータ入力端に与えられ
    ている処理時間の設定値を読み込んで保持し、制御装置
    (250) から与えられた処理種類信号の内容に応じて処理
    時間の設定値を読み出して出力するための処理時間設定
    装置(264B)と、 (c) 処理時間設定装置(264B)のデータ出力端に対してデ
    ータ入力端が接続されており、クロック信号に応じて処
    理時間設定装置(264B)から与えられた処理時間の設定値
    から減算を実行し、カウント値が“０”となったとき零
    出力端から零出力信号を出力するためのダウンカウンタ
    (264C)と、 (d) ダウンカウンタ(264C)の零出力端に対してクロック
    入力端が接続され、かつデータ入力端が“１”信号源に
    対して接続され、かつクリア入力端が制御装置(250) の
    処理要求信号出力端に対して接続され、かつ出力端が制
    御装置(250) の処理終了信号入力端に対して接続されて
    おり、ダウンカウンタ(264C)から零出力信号が与えられ
    たときデータ入力端に与えられている“１”信号を内部
    に取り込み処理終了信号として出力端から制御装置(25
    0) の処理終了信号入力端に与え、処理要求信号が
    “０”となったとき内部に保持された値をクリアして
    “０”とし制御装置(250) に与えられている処理終了信
    号を“０”とするための第１のフリップフロップ(264D)
    と、 (e) クロック信号入力端がアドレスデコーダ(264A)の第
    ２の出力端に対して接続され、かつデータ入力端が回路
    配置変更装置(263) に含まれた内部中央処理装置(263A)
    の入出力端に接続されており、アドレスデコーダ(264A)
    から第２の書込信号が与えられたとき回路配置変更装置
    (263) の内部中央処理装置(263A)から与えられているデ
    ータ“１”を取り込み出力端からビジィフラグとして出
    力するためのビジィフラグ回路(264E)と、 (f) クロック信号入力端がダウンカウンタ(264C)の零出
    力端に対して接続され、かつデータ入力端およびクリア
    入力端がビジィフラグ回路(264E)の出力端に対して接続
    され、かつ出力端が回路配置変更装置(263) に含まれた
    内部中央処理装置(263A)の入出力端および制御装置(2 5
    0) のビジィ信号入力端に対して接続されており、ビジ
    ィフラグ回路(264E)の出力端から与えられたビジィフラ
    グが“１”のときクロック信号入力端にダウンカウンタ
    (264C)から零出力信号が与えられるとビジィフラグの
    “１”を内部に取り込み出力端からビジィ信号として回
    路配置変更装置(263) に含まれた内部中央処理装置(263
    A)に与えかつ制御装置(250) のビジィ信号入力端に与え
    るための第２のフリップフロップ(264F)とを備えてなる
    ことを特徴とする請求項２１に記載のコンピュータ。
26. 【請求項２６】制御装置(250) が、 (a) 外部接続バス(220) に対して入出力端が接続されて
    おり、外部接続バス(220) を介して記憶装置(230) もし
    くは入出力装置(240) との間で未処理データ，既処理デ
    ータもしくは実行すべきプログラムの命令を受け渡すた
    めのバスインタフェース回路(251) と、 (b) バスインタフェース回路(251) の第１，第２の出力
    端に対して入力端がそれぞれ接続されており、バスイン
    タフェース回路(251)から与えられた未処理データを一
    時的に保持するための演算レジスタ(252A,252B) と、 (c) 出力端がバスインタフェース回路(251) の入力端に
    対して接続されており、既処理データを一時的に保持し
    バスインタフェース回路(251) に与えるための演算レジ
    スタ(252C)と、 (d) 入力端がバスインタフェース回路(251) の第３の出
    力端に接続されており、実行すべきプログラムの命令を
    一時的に保持し、処理種類信号を発生して回路管理装置
    (260) に与えるための命令レジスタ(253) と、 (e) 入力端が命令レジスタ(253) の第１の出力端に対し
    て接続されており、命令レジスタ(253) から与えられた
    実行すべきプログラムの命令を解読するための命令デコ
    ーダ(254) と、 (f) 制御端が命令デコーダ(254) の出力端に対して接続
    されており、命令デコーダ(254) によって実行すべきプ
    ログラムの命令を解読した結果ならびに回路管理装置(2
    60) から与えられた処理終了信号およびビジィ信号に応
    じて処理要求信号を発生するための制御タイミング信号
    発生回路(255) とを備えてなることを特徴とする請求項
    ２０に記載のコンピュータ。