JPH1073641A5 - - Google Patents

Description

【０００６】
セレクタ５０〜５２は、テストモード信号ＴＥＳＴに基づいて、出力側のフリップフロップ４０〜４２の出力と、ＲＡＭコア９１の出力のいずれかを選択的に出力する。スキャンテスト実行時はテストモード信号ＴＥＳＴが“１”に設定され、通常動作時にはテストモード信号ＴＥＳＴは“１”または“０”に設定される。前者の場合にはＲＡＭ９２が書き込み動作、読み出し動作が共に同期式として、後者の場合には書き込み動作が同期式で、読み出し動作が非同期式として機能する。

【００２１】
通常動作では、シフトモード信号ＳＭを“０”とするので、セレクタ１０〜１２の“０”入力端に与えられる信号、すなわちロジック部８０の出力がフリップフロップ３０〜３２に伝達される。従って、セレクタ１０〜１２の“１”入力端を伝達する信号、すなわちスキャンイン信号ＳＩはその値がどのようであっても良い（Don't Care）。また、テストモード信号ＴＥＳＴを“０”とするので、ロジック部８１にはＲＡＭコア９１の出力端ＤＯ０〜ＤＯ２から得られる信号が伝達される。

【００４１】
図６は本発明の実施の形態３を示す回路図である。実施の形態２におけるセレクタ６０がＡＮＤゲートＧ０とＸＯＲゲートＸ０の対に、セレクタ６１がＡＮＤゲートＧ１とＸＯＲゲートＸ１の対に、セレクタ６２がＡＮＤゲートＧ２とＸＯＲゲートＸ２の対に、それぞれ置換され、更に圧縮選択信号ＳＥＬＭＩＳＲによって動作が制御されるセレクタ６３及びＸＯＲゲートＸ３が追加された構成が示されている。

【００５３】
具体的なＲＡＭテストの手順は以下の通りである。まず(1)圧縮選択信号ＳＥＬＭＩＳＲを”０”に、スキャンイン信号ＳＩを例えば“０”に設定する。これによってフリップフロップ３０〜３２を全て“０”に初期設定する。ここまでの動作が表３の「初期設定」の欄に対応している。次に(2)圧縮選択信号ＳＥＬＭＩＳＲ、スキャンイン信号ＳＩを共に“０”に設定したまま、ＲＡＭテストデータＳＩＤを例えば“０”に設定し、ＲＡＭコア９１の全アドレスに“０”を書き込む。そして(3)圧縮選択信号ＳＥＬＭＩＳＲを“１”にして全アドレスに対して読み出し動作を行う。ここまでの動作が表３の「テスト実行」の欄に対応している。セレクタ６３はＸＯＲゲートＸ３の出力をＸＯＲゲートＸ０の他方の入力端に伝達し、ゲートＧ０〜Ｇ２はそれぞれＲＡＭコア９１の出力をＸＯＲゲートＸ０〜Ｘ２に伝達するので、ＸＯＲゲートＸ０〜Ｘ３及びフリップフロップ３０〜３２は多入力データ圧縮回路としてよく用いられている多入力シグニチャレジスタ（ＭＩＳＲ：Multi Input Signature Register）回路を構成することになる。ＲＡＭコア９１から出力されたデータはこのＭＩＳＲ回路に取り込まれて圧縮される。

【００５４】
そして(4)再度圧縮選択信号ＳＥＬＭＩＳＲを“０”にすることにより、テスト結果がスキャンアウト信号ＳＯとしてシフトされつつ得られる（表３の「結果出力」の欄）。

【００７４】
図１０は本実施の形態５を示す回路図である。ＲＡＭコア９３は、１つの書き込みポート群（入力端）ＤＩ０〜ＤＩ３と、第１の読み出しポート群（出力端）ＤＯ０〜ＤＯ３と、第２の読み出しポート群（出力端）ＤＯ４〜ＤＯ７を有しており、いわゆる“１ write ２ read ＲＡＭ（１ｗ２ｒＲＡＭ）である。

【００７５】
このように出力端の数が入力端の数よりも多いＲＡＭコア９３に対して、実施の形態１乃至実施の形態４に示された回路をそのまま用い、出力端に接続されるロジック部に対してＲＡＭコア９３をバイパスして信号を与えようとしても、書き込みに用いられていたフリップフロップの数が足りない。つまり、第１の読み出しポート群ＤＯ０〜ＤＯ３と、第２の読み出しポート群ＤＯ４〜ＤＯ７のいずれか一方に対してしか実施の形態１乃至実施の形態４の動作を行うことができない。

【００９５】
しかし図１に示された回路とは異なり、図１７に示された回路ではロジック部８０の出力が直接にＲＡＭコア９１の入力端ＤＩ０〜ＤＩ２に与えられている。そしてセレクタ５０〜５２の出力は、それぞれセレクタ１０〜１２の“０”入力端に与えられている。