JPH03262048A - シフトパス構成制御システム - Google Patents
シフトパス構成制御システムInfo
- Publication number
- JPH03262048A JPH03262048A JP2061390A JP6139090A JPH03262048A JP H03262048 A JPH03262048 A JP H03262048A JP 2061390 A JP2061390 A JP 2061390A JP 6139090 A JP6139090 A JP 6139090A JP H03262048 A JPH03262048 A JP H03262048A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- shift path
- partial
- path
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000011423 initialization method Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は検査及び初期設定の方法としてスキャン方式を
用いた情報処理装置におけるスキャンパス構成制御シス
テム、特にシフトパスが複数の部分シフトパスから構成
され、がっ複数の部分シフトパスがバイパス機能を有す
る場合のシフトパスの構成制御システムに関する。
用いた情報処理装置におけるスキャンパス構成制御シス
テム、特にシフトパスが複数の部分シフトパスから構成
され、がっ複数の部分シフトパスがバイパス機能を有す
る場合のシフトパスの構成制御システムに関する。
順序回路を含む情報処理装置に使用される検査及び初期
設定方式として、通常動作用の回路の他に、装置内のフ
リップフロップを直列に接続してシフトレジスタとして
動作するシフトパスを設けて、任意のデータの書込みと
読出しを可能にするスキャン方式がある。
設定方式として、通常動作用の回路の他に、装置内のフ
リップフロップを直列に接続してシフトレジスタとして
動作するシフトパスを設けて、任意のデータの書込みと
読出しを可能にするスキャン方式がある。
シフトパスの長さは、装置の回路規模にほぼ比例して増
大する為、装置の大規模化により、スキャン方式の検査
及び初期設定に要する時間は増加する。特定のレジスタ
について高速な読み書きを必要とする場合、他のレジス
タを連ねたシフトパスにバイパス機能を設けて該シフト
パスから除くことで、シフトパスの長さを縮める方法が
知られている。
大する為、装置の大規模化により、スキャン方式の検査
及び初期設定に要する時間は増加する。特定のレジスタ
について高速な読み書きを必要とする場合、他のレジス
タを連ねたシフトパスにバイパス機能を設けて該シフト
パスから除くことで、シフトパスの長さを縮める方法が
知られている。
従来、この種のシフトパス構成制御システムでは、第４
図に例示するように、バイパス機能を有する部分シフト
パス毎にバイパス選択信号を装置外から与えて行なって
いた。
図に例示するように、バイパス機能を有する部分シフト
パス毎にバイパス選択信号を装置外から与えて行なって
いた。
第４図において、２０−１ないし２０−ｎはバイパス機
能を有する部分シフトパス、２１−１ないし２１−ｍは
バイパス機能を有しない部分シフトパスである。
能を有する部分シフトパス、２１−１ないし２１−ｍは
バイパス機能を有しない部分シフトパスである。
全ての部分シフトパスは直列に接続されて１本のシフト
パスを構成し、データシフトクロック２０１の制御でデ
ータ入力信号線２０２から情報を取込み、シフト出力を
データ出力信号線２０３に送出する。バイパス機能を有
する部分シフトパス２０−１〜２０−ｎには、それぞれ
バイパス選択信号線２０４−１〜２０４−ｎが接続され
、これらの信号線で供給される制御信号でシフトパスの
構成が制御される。
パスを構成し、データシフトクロック２０１の制御でデ
ータ入力信号線２０２から情報を取込み、シフト出力を
データ出力信号線２０３に送出する。バイパス機能を有
する部分シフトパス２０−１〜２０−ｎには、それぞれ
バイパス選択信号線２０４−１〜２０４−ｎが接続され
、これらの信号線で供給される制御信号でシフトパスの
構成が制御される。
上述した従来のシフトパス構成制御システムは、検査ま
たは初期設定が不要な任意の部分シフトパスを除いてシ
フトパスの長さを短縮するシフトパスの構成の制御を行
なうために、バイパス機能を有する部分シフトパス毎に
１本のバイパス選択信号を要し、バイパスの数が増加す
ると多数の制御信号線が必要になるという欠点がある。
たは初期設定が不要な任意の部分シフトパスを除いてシ
フトパスの長さを短縮するシフトパスの構成の制御を行
なうために、バイパス機能を有する部分シフトパス毎に
１本のバイパス選択信号を要し、バイパスの数が増加す
ると多数の制御信号線が必要になるという欠点がある。
本発明のシフトパス構成制御システムは、バイパス機能
を有する部分シフトパスを２個以上含むシフトパスと、
シフトパスの構成を制御するバイパス制御レジスタと、
バイパス制御レジスタに対する制御情報のシフト入出力
手段を有する。
を有する部分シフトパスを２個以上含むシフトパスと、
シフトパスの構成を制御するバイパス制御レジスタと、
バイパス制御レジスタに対する制御情報のシフト入出力
手段を有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例である。１は１個のＬＳＩで
構成される論理ブロック、１０−１〜１０−ｎはバイパ
ス機能を有する部分シフトパス、１１−１〜１１−ｍは
バイパス機能を有しない部分シフトパスである。
構成される論理ブロック、１０−１〜１０−ｎはバイパ
ス機能を有する部分シフトパス、１１−１〜１１−ｍは
バイパス機能を有しない部分シフトパスである。
全ての部分シフトパスは直列に接続されて１本のシフト
パスを構成し、データシフトクロック１０１の制御でデ
ータ入力信号線１０２から情報を取込み、シフト出力を
データ出力信号線１０３に送出する。
パスを構成し、データシフトクロック１０１の制御でデ
ータ入力信号線１０２から情報を取込み、シフト出力を
データ出力信号線１０３に送出する。
バイパス機能を有する部分シフトパス１０−１〜１０−
ｎ及びバイパス機能を有しない部分シフトパス１１−１
〜１１−ｎは、任意の順番で接続することが可能であり
、バイパス機能を有する部分シフトパス１０−１〜１０
−ｎが連続することも許される。
ｎ及びバイパス機能を有しない部分シフトパス１１−１
〜１１−ｎは、任意の順番で接続することが可能であり
、バイパス機能を有する部分シフトパス１０−１〜１０
−ｎが連続することも許される。
バイパス制御レジスタ１２は、バイパス機能を有する部
分シフトパスの数と等しいビット数のレジスタからなり
、制御情報シフトクロック１０４の制御で、制御情報入
力信号線１０５から情報を取込み、シフト出力を制御情
報出力信号線１０６に送出する。
分シフトパスの数と等しいビット数のレジスタからなり
、制御情報シフトクロック１０４の制御で、制御情報入
力信号線１０５から情報を取込み、シフト出力を制御情
報出力信号線１０６に送出する。
バイパス制御レジスタ１２の各ビットの出力は、バイパ
ス機能を有する部分シフトパス１゜１〜１０−ｎにバイ
パス選択信号として送られシフトパスの構成を法定する
。
ス機能を有する部分シフトパス１゜１〜１０−ｎにバイ
パス選択信号として送られシフトパスの構成を法定する
。
バイパス機能を有する部分シフトパス１０−１〜１０−
ｎの構成例を第２図に示す、バイパス選択信号１０７が
論理“１”のとき、データシフトクロック１０１はクロ
ック制御回路１３を経由して部分シフトパス１４に与え
られ、データ入力信号線１０８からデータが部分シフト
パス１４に取込まれる０部分シフトパス１４のシフト出
力はバイパス制御回路１５で選択され、データ出力信号
線１０９に送出される。
ｎの構成例を第２図に示す、バイパス選択信号１０７が
論理“１”のとき、データシフトクロック１０１はクロ
ック制御回路１３を経由して部分シフトパス１４に与え
られ、データ入力信号線１０８からデータが部分シフト
パス１４に取込まれる０部分シフトパス１４のシフト出
力はバイパス制御回路１５で選択され、データ出力信号
線１０９に送出される。
バイパス選択信号１０７が論理“０°′のとき、バイパ
ス制御回路１５はデータ入力信号線１０８を選択し、部
分シフトパス１４をバイパスしてそのままデータ出力信
号線１０９に送出する。また、クロック制御回路１３は
部分シフトパス１４へのクロックの供給を停止して、部
分シフトパス１４のシフト動作を抑止する。
ス制御回路１５はデータ入力信号線１０８を選択し、部
分シフトパス１４をバイパスしてそのままデータ出力信
号線１０９に送出する。また、クロック制御回路１３は
部分シフトパス１４へのクロックの供給を停止して、部
分シフトパス１４のシフト動作を抑止する。
以上の構成で、ＬＳＩ内の目的の部分シフトパスへのデ
ータの書込みと読出しは次の様に行なう。初めに制御情
報シフトクロック１０４にバイパス制御レジスタ１２の
ビット数と同数のクロックを加えて、制御情報入力信号
線１０５からシフトパスの構成制御情報を入力し、目的
の部分シフトパスへのシフト書込み及び読出しを可能に
する。次に、データシフトクロック１０１にクロックを
加えて、目的の部分シフトパスに対し、データ入力信号
線１０２からデータの書込み及びデータ出力信号線１０
３から読出しを行なう。
ータの書込みと読出しは次の様に行なう。初めに制御情
報シフトクロック１０４にバイパス制御レジスタ１２の
ビット数と同数のクロックを加えて、制御情報入力信号
線１０５からシフトパスの構成制御情報を入力し、目的
の部分シフトパスへのシフト書込み及び読出しを可能に
する。次に、データシフトクロック１０１にクロックを
加えて、目的の部分シフトパスに対し、データ入力信号
線１０２からデータの書込み及びデータ出力信号線１０
３から読出しを行なう。
ＬＳＩの数が２個以上の場合にも、ＬＳＩの入出力信号
を接続して１個の場合と同様に扱うことができる。第３
図にに個のＬＳＩからなるシステムの接続例を示す。
を接続して１個の場合と同様に扱うことができる。第３
図にに個のＬＳＩからなるシステムの接続例を示す。
ＬＳＩにはＭ、〜Ｍｋの名前を付けて区別する。ＬＳＩ
Ｍ＋のデータ出力信号線１０３はＬＳＩ ＭＩ＋１
のデータ入力信号線１０２に直列に接続し、各ＬＳＩの
データシフトクロック１０１には共通のクロック信号を
供給する。
Ｍ＋のデータ出力信号線１０３はＬＳＩ ＭＩ＋１
のデータ入力信号線１０２に直列に接続し、各ＬＳＩの
データシフトクロック１０１には共通のクロック信号を
供給する。
同様に、ＬＳＩＭ＋の制御情報出力信号線１０６は、Ｌ
ＳＩ Ｍｌ＋１の制御情報入力信号線１０５に直列に
接続し、各ＬＳＩの制御情報シフトクロック１０４には
共通のクロック信号を供給する。ここでｉは１以上、に
未満の整数である。
ＳＩ Ｍｌ＋１の制御情報入力信号線１０５に直列に
接続し、各ＬＳＩの制御情報シフトクロック１０４には
共通のクロック信号を供給する。ここでｉは１以上、に
未満の整数である。
各ＬＳＩの部分シフトパスから構成されるシフトパスへ
のデータの書込み及びｍ ｆｆｌしは、ＬＳＩ Ｍ＋の
データ入力信号線１０２及び制御情報入力信号線１０５
、ＬＳＩ Ｍｋのデータ出力信号線１０３及び制御情
報出力信号線１０６、全てのＬＳＩに共通に接続したデ
ータシフトクロック１０１及び制御情報シフトクロック
１０４を用いて、ＬＳＩが１個の場合とまったく同様に
行なうことができる。
のデータの書込み及びｍ ｆｆｌしは、ＬＳＩ Ｍ＋の
データ入力信号線１０２及び制御情報入力信号線１０５
、ＬＳＩ Ｍｋのデータ出力信号線１０３及び制御情
報出力信号線１０６、全てのＬＳＩに共通に接続したデ
ータシフトクロック１０１及び制御情報シフトクロック
１０４を用いて、ＬＳＩが１個の場合とまったく同様に
行なうことができる。
以上説明したように本発明は、検査または初期設定が不
要な任意の部分シフトパスを除いてシフトパスの長さを
短縮するシフトパスの構成を制御するバイパス制御レジ
スタと、バイパス制御レジスタに対する制御情報のシフ
ト入出力手段を設けることにより、シフトパスの構成制
御に必要な信号線の数を減らすことができる効果がある
。
要な任意の部分シフトパスを除いてシフトパスの長さを
短縮するシフトパスの構成を制御するバイパス制御レジ
スタと、バイパス制御レジスタに対する制御情報のシフ
ト入出力手段を設けることにより、シフトパスの構成制
御に必要な信号線の数を減らすことができる効果がある
。
第１図は本発明の実施例を示す図、第２図はバイパス機
能を有する部分シフトパスの構成例を示す図、第３図は
に個の装置を接続した場合の実施例を示す図、第４図は
従来のシフトパス制御システムを示す図である。 １・・・論理ブロック、１０−１〜１０−ｎ、１１１〜
１１−ｍ・・・部分シフトパス、１２・・・バイパス制
御レジスタ、１０１・・・データシフトクロック、１０
２・・・データ入力信号線、１０３・・・データ出力信
号線、１０４・・・制御情報シフトクロック、１０５・
・・制御情報入力信号線、１０６・・・制御情報出力信
号線、１０７・・・バイパス選択信号、１０８・・・デ
ータ入力信号線、１０９・・・データ出力信号線、１３
・・・クロック制御回路、１４・・・部分シフトパス、
１５・・・バイパス制御回路、Ｍｌ〜Ｍｋ・・・ＬＳＩ
、２０−１〜２０−ｎ、２１−１〜２１ｍ・・・部分シ
フトパス、２０１・・・データシフトクロック、２０２
・・・データ入力信号線、２０３・・・データ出力信号
線、２０４−１〜２０４−ｎ・・・バイパス選択信号線
。 ／Ｄ−７，７θ−２，１０−九、ｔｉ−ム ｌ／−尻
吾Ｐ７分シフＬバス予 ７’［Ｓ２Ｊ
能を有する部分シフトパスの構成例を示す図、第３図は
に個の装置を接続した場合の実施例を示す図、第４図は
従来のシフトパス制御システムを示す図である。 １・・・論理ブロック、１０−１〜１０−ｎ、１１１〜
１１−ｍ・・・部分シフトパス、１２・・・バイパス制
御レジスタ、１０１・・・データシフトクロック、１０
２・・・データ入力信号線、１０３・・・データ出力信
号線、１０４・・・制御情報シフトクロック、１０５・
・・制御情報入力信号線、１０６・・・制御情報出力信
号線、１０７・・・バイパス選択信号、１０８・・・デ
ータ入力信号線、１０９・・・データ出力信号線、１３
・・・クロック制御回路、１４・・・部分シフトパス、
１５・・・バイパス制御回路、Ｍｌ〜Ｍｋ・・・ＬＳＩ
、２０−１〜２０−ｎ、２１−１〜２１ｍ・・・部分シ
フトパス、２０１・・・データシフトクロック、２０２
・・・データ入力信号線、２０３・・・データ出力信号
線、２０４−１〜２０４−ｎ・・・バイパス選択信号線
。 ／Ｄ−７，７θ−２，１０−九、ｔｉ−ム ｌ／−尻
吾Ｐ７分シフＬバス予 ７’［Ｓ２Ｊ
Claims (1)
- 【特許請求の範囲】 バイパス機能を有する部分シフトパスを２個以上含むシ
フトパスと、 該シフトパスの構成を制御するバイパス制御レジスタと
、 該バイパス制御レジスタに対する制御情報のシフト入出
力手段を有することを特徴とするシフトパス構成制御シ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2061390A JPH03262048A (ja) | 1990-03-12 | 1990-03-12 | シフトパス構成制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2061390A JPH03262048A (ja) | 1990-03-12 | 1990-03-12 | シフトパス構成制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03262048A true JPH03262048A (ja) | 1991-11-21 |
Family
ID=13169792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2061390A Pending JPH03262048A (ja) | 1990-03-12 | 1990-03-12 | シフトパス構成制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03262048A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH095403A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 半導体集積論理回路 |
| JP2010223808A (ja) * | 2009-03-24 | 2010-10-07 | Fujitsu Ltd | 回路モジュール、半導体集積回路、および検査装置 |
| JP2011511289A (ja) * | 2008-01-30 | 2011-04-07 | アルカテル−ルーセント ユーエスエー インコーポレーテッド | スキャン経路の動的修正を制御するための装置および方法 |
-
1990
- 1990-03-12 JP JP2061390A patent/JPH03262048A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH095403A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 半導体集積論理回路 |
| JP2011511289A (ja) * | 2008-01-30 | 2011-04-07 | アルカテル−ルーセント ユーエスエー インコーポレーテッド | スキャン経路の動的修正を制御するための装置および方法 |
| JP2010223808A (ja) * | 2009-03-24 | 2010-10-07 | Fujitsu Ltd | 回路モジュール、半導体集積回路、および検査装置 |
| US8621295B2 (en) | 2009-03-24 | 2013-12-31 | Fujitsu Limited | Circuit module, semiconductor integrated circuit, and inspection apparatus and method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2676169B2 (ja) | スキャンパス回路 | |
| US5644609A (en) | Apparatus and method for reading and writing remote registers on an integrated circuit chip using a minimum of interconnects | |
| JPS59105571A (ja) | デイジタル電子回路 | |
| US5581564A (en) | Diagnostic circuit | |
| US6728814B2 (en) | Reconfigurable IEEE 1149.1 bus interface | |
| JP5610506B2 (ja) | Ｊｔａｇテスト・データ・レジスタを用いる非同期通信装置 | |
| JP2008520980A (ja) | 集積回路及びマルチｔａｐ集積回路を試験する方法 | |
| JPH03262048A (ja) | シフトパス構成制御システム | |
| US6510483B1 (en) | Circuit, architecture and method for reading an address counter and/or matching a bus width through one or more synchronous ports | |
| JP2002323537A (ja) | Ｒａｍ用機能試験容易化回路及びこれを備えた集積回路装置 | |
| JP5623035B2 (ja) | 集積回路の機能回路と通信するようにＩＥＥＥ１１４９．１ＪｏｉｎｔＴｅｓｔＡｃｔｉｏｎＧｒｏｕｐ標準を拡張するための装置、及びその方法 | |
| US7031201B2 (en) | Semiconductor memory device with late write function and data input/output method therefor | |
| JP3909509B2 (ja) | シリアルインタフェース回路 | |
| JPS593561A (ja) | デ−タ処理システム | |
| JPH04141746A (ja) | 情報処理装置 | |
| JPH02156177A (ja) | 半導体集積回路装置 | |
| US7836369B2 (en) | Device and method for configuring input/output pads | |
| JPS6144342B2 (ja) | ||
| JP2962238B2 (ja) | 論理回路及びその試験方法 | |
| JPS62219300A (ja) | 半導体集積回路 | |
| JPH0261569A (ja) | シリアルシフトレジスタ | |
| JP2654604B2 (ja) | 論理回路 | |
| JP2751382B2 (ja) | シフトパス制御システム | |
| JP3341772B1 (ja) | 半導体集積回路 | |
| JPS61204746A (ja) | 半導体装置 |