JPH05127921A

JPH05127921A - 半導体集積回路

Info

Publication number: JPH05127921A
Application number: JP31339291A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ツ石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-11-01
Filing date: 1991-11-01
Publication date: 1993-05-25

Abstract

(57)【要約】【目的】ＣＰＵが割り込み例外処理を開始した後に、
外部割り込み信号の非活性化はもとより命令実行結果が
反映されて生ずる内部割り込み信号の非活性化によって
も、割り込み要求元が不確定になる事態を防止すると共
に、そのための回路規模の増加を最小限に抑えることに
ある。【構成】内部割り込み及び外部割り込みを問わずに各
々の割込み信号φ１〜φ１６の競合状態を所定の優先順
位に基づいて調停した結果の割込み番号を保持する手段
１３を設けるものである。この保持手段１３に対して
は、複数の割込み信号の内の少なくとも何れかの活性化
を論理和回路１１が検出するのと同期的に調停結果を保
持させる。したがって、ＣＰＵに出力される調停結果
は、論理和回路によって何れの割込み信号についても活
性化が検出されていないときはその変化が禁止され、論
理和回路によって何れかの割込み信号について活性化が
検出されているときはその変化が許可される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路、さら
には、シングルチップマイクロコンピュータに関し、例
えば割り込み制御に適用して有効な技術に関する。

【０００２】

【従来の技術】シングルチップマイクロコンピュータ
は、昭和５９年１１月３０日オーム社発行の『ＬＳＩハ
ンドブック』第５４０頁および第５４１頁に記載される
ように、中央処理装置（以下ＣＰＵとも記す）を中心
に、プログラム保持用のＲＯＭ（リードオンリメモ
リ）、データ保持用のＲＡＭ（ランダムアクセスメモ
リ）、およびデータの入出力を行うための入出力回路、
例えば、タイマ、シリアルコミュニケーションインタフ
ェース（ＳＣＩ）、デュアルポートＲＡＭ（ＤＰＲＡ
Ｍ）、Ａ／Ｄ変換器などの機能ブロックが１つの半導体
基板上に形成されて成るものである。

【０００３】斯るシングルチップマイクロコンピュータ
は、ＣＰＵの処理とは独立の外部要因並びに内蔵機能ブ
ロックの動作若しくは所定の内部事象の発生に応じて、
ＣＰＵの処理を一時的に中断して前記外部要因または内
部事象に対応した処理を行なわせる、所謂割込み機能を
有している。この割込み機能は割込み制御回路によって
実現することができる。特に制限されないが、割込み制
御回路は、ＣＰＵに割込みが発生していることを示す割
込み処理要求信号と、いずれの割込みが要求されている
かを示す割込み番号とをＣＰＵに与える。これらの割込
み機能と割込み制御回路の一般的な内容については、株
式会社日立製作所により平成元年６月に発行された『Ｈ
８／３３０ＨＤ６４７３３０８ＨＤ６４３３３０８
ハードウェアマニュアル』などにより公知であるので
その詳細な説明は省略するが、例えばシングルチップマ
イクロコンピュータの内蔵機能ブロックによる割込み発
生要因としては、タイマに含まれるカウンタのオーバフ
ロー、タイマに含まれるタイマカウンタと比較レジスタ
の設定値との一致（コンペアマッチ）、ＳＣＩによる通
信の終了、ＤＰＲＡＭによる通信の終了などがある。ま
た、割込み機能には、複数の外部要因や内蔵機能ブロッ
クにおける内部事象が競合して発生した場合に何れの割
り込みを優先させるかを調停して、ＣＰＵに割込み番号
を与える調停機能も含まれる。ＣＰＵは、割込み処理要
求信号の非活性／活性に応じて、命令の実行を続ける
か、実行中の命令の終了後に割込み例外処理を実行する
かを判断する。この割込み例外処理実行中には、何れの
要求元からの割込みであるかを前記割込み番号によって
判断する。

【０００４】ところで、シングルチップマイクロコンピ
ュータの割り込みには、前記『Ｈ８／３３０ＨＤ６４
７３３０８ＨＤ６４３３３０８ハードウェアマニュ
アル』に記載されるＤＰＲＡＭによる通信終了によるマ
スタリードエンド割り込み、さらには外部割込み要求な
どの様に、ＣＰＵの動作とは無関係に割り込み要求若し
くは割り込み信号が非活性化されるものがある。このと
き、割込み制御回路が割込み要求の優先度の調停を行な
って、ＣＰＵに割込み処理要求信号を与え、ＣＰＵがこ
れによって割込み例外処理の実行を開始したものの、そ
の後で割込み信号が非活性化されると、何れからの割込
み要求であるかの判断が必要である時点には既に割込み
番号が不確定になってしまう虞れがある。この割込み番
号が不確定になるとリセット時におけるような初期化さ
れた割り込み番号によって特定されるような無関係な処
理が行われて誤動作を生ずる。このようなＣＰＵの誤動
作を防ぐため、ＣＰＵの動作とは無関係に割り込み信号
が非活性化されてしまう割込み要求に対しては、その割
込み信号を割込み制御回路内部で保持することが考えら
れる。これによって、一旦ＣＰＵが割込み例外処理を開
始すると、割込み信号が非活性化されても、割込み制御
回路が割込み番号を保持しているため、割込み番号は不
確定にされない。割り込み制御回路に保持された割り込
み信号はＣＰＵの割込み例外処理の実行終了で解除する
ようにされる。

【０００５】例えば本発明者は図２に示される割り込み
制御回路３０を検討した。この割込み制御回路３０は、
論理和回路３１、優先順位判定回路３２、外部割込みを
保持するラッチ回路３３を有している。ラッチ回路３３
は外部割込み要求信号によってセットされ、ＣＰＵの割
込み例外処理終了信号によってクリアされるフリップフ
ロップで構成される。割込み制御回路３０は、このラッ
チ回路３３の出力を受ける優先順位判定回路３２によっ
て、競合する割込み信号の調停を行なう。その他の内部
割込み信号はＣＰＵの所定の命令実行によってのみ非活
性化されるものとされ、内部割り込み信号に対してはそ
の要求を保持するラッチ回路は設けられていない。内部
割込み信号は直接優先順位判定回路３２に供される。

【０００６】

【発明が解決しようとする課題】しかしながら、図２に
示されるように直接割り込み信号を保持する手段では外
部割込み要因の数に応ずるビット数のフリップフロップ
回路を備えた保持手段が必要になり、これによって割り
込み制御回路ひいては半導体集積回路の論理規模若しく
は物理的規模が増大してしまう。更に、保持手段に保持
した割り込み信号をクリアするためにＣＰＵの割込み例
外処理終了信号が必要になり、割込み制御回路とＣＰＵ
間のインタフェースも煩雑になってしまう。

【０００７】更に、図２の割り込み制御回路において、
割り込み番号不確定によるＣＰＵの誤動作防止は外部割
込み信号に対してのみ実現されている。本発明者の検討
によればそのような事態は内部割り込み信号に対しても
発生し得ることが明らかにされた。即ち、内部割り込み
信号の非活性化は、ＣＰＵが所定の命令例えば割り込み
信号の許可／禁止を指示する制御ビットの操作命令、或
いは割り込み信号を非活性化する命令を実行することに
より行われる。例えば、タイマーのオーバーフロー割り
込みを一時的に禁止して別の処理を行おうとするような
ときに、タイマのオーバーフロー割込みを禁止に設定す
るための制御ビットの操作命令の実行と同じタイミング
でそのタイマのオーバーフロー割込みが発生するときを
想定する。このとき、制御ビット操作命令の実行結果が
有効となるのは当該命令実行サイクルの終了直後とさ
れ、また、この制御ビット操作命令の次に割込み例外処
理を行なうか否かを判定するのは制御ビット操作命令に
おけるマシンサイクルの最後のステートとされるとす
る。制御ビット操作命令の実行中に割込み信号が活性状
態となって割込み番号がタイマのオーバーフロー割込み
を示し、当該ビット操作命令におけるマシンサイクルの
最後に割込み例外処理を行なうか否かを判定した時点で
は割込み要求信号が未だ活性状態であったので、ＣＰＵ
は割込み例外処理を開始するが、この後でビット操作命
令の実行結果が有効となって、割込み要求信号が非活性
となり、割り込み要求元判定のために内部割り込み番号
を必要とするときには最早その割込み番号の出力は維持
されておらず、ＣＰＵの動作が不確定となる。

【０００８】本発明の目的は、半導体集積回路の外部及
び内部からの要求に対して調停を行ってその要求元を通
知するための回路による当該通知すべき要求元が不確定
になる事態を論理規模の増加を最小限に抑えて達成する
ことにある。本発明の別の目的は、半導体集積回路の割
り込み制御回路において、割り込み要求によってＣＰＵ
が割り込み例外処理を開始した後に、外部割り込み信号
の非活性化はもとより命令実行結果が反映されて生ずる
内部割り込み信号の非活性化によっても、割り込み要求
元が不確定になる事態を防止することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、複数の信号例えば内部割り込み
及び外部割り込みを問わずに各々の割込み信号の競合状
態を所定の優先順位に基づいて調停した結果の割込み番
号を保持する手段を設けるものである。この保持手段に
対しては、複数の信号の内の少なくとも何れかの活性化
を論理手段が検出するのと同期的に調停結果を保持させ
る。したがって、中央処理装置に出力される調停結果
は、前記論理手段によって何れの信号についても活性化
が検出されていないときはその変化が禁止され、前記論
理手段によって何れかの信号について活性化が検出され
ているときはその変化が許可される。

【００１２】

【作用】上記した手段によれば、割り込み信号などの信
号が競合する状態に対する調停結果を保持することによ
り、その調停結果は複数の信号をエンコードして得られ
る情報と等価とされ、割り込み信号などの信号それ自体
を保持する場合に比べて、保持手段が備えるべき記憶回
路のビット数若しくは回路規模を小さくする。

【００１３】また、中央処理装置などに出力される調停
結果は、前記論理手段の出力が非活性のときはその変化
が禁止され、前記論理手段の出力が活性のときはその変
化が許可されるから、如何なる場合にもＣＰＵに供給さ
れる割り込み番号のような調停結果は不確定にならな
い。このことは、半導体集積回路の割り込み制御回路に
おいて、割り込み要求によってＣＰＵが割り込み例外処
理を開始した後に、外部割り込み信号の非活性化はもと
より命令実行結果が反映されて生ずる内部割り込み信号
の非活性化によっても割り込み要求元が不確定になる事
態を防止する。

【００１４】

【実施例】図３には本発明に係る半導体集積回路の一実
施例であるシングルチップコンピュータ２０が示され
る。同図に示されるシングルチップマイクロコンピュー
タ２０は、割込み制御ブロック１、ＣＰＵ２、ＲＯＭ
３、ＲＡＭ４、タイマＡ５、タイマＢ６、ＳＣＩ７、Ａ
／Ｄ変換器８、および、入出力ポート９などの機能ブロ
ックから構成され、内部バス２１によって相互に接続さ
れている。内部バス２１は、特に制限はされないもの
の、内部アドレスバス、内部データバス、リード信号、
ライト信号などが含まれる。割込み制御ブロック１は、
割込み制御回路１Ａを含んでいる。割り込み制御回路１
Ａは、後述する割り込み処理要求信号ＩＲＱ及び割り込
み番号ＩＮＢＲなどを割込み制御ブロック１を介してＣ
ＰＵ２に供給する。特に制限はされないものの、シング
ルチップマイクロコンピュータ２０は８０ピンのパッケ
ージに納められている。

【００１５】シングルチップマイクロコンピュータ２０
の内部割り込みとしては、タイマＡ５におけるオーバフ
ロー割込みとインプットキャプチャ割込み、タイマＢ６
におけるオーバフロー割込みとコンペアマッチ割込み、
ＳＣＩ７における送信終了、受信完了、受信エラーに起
因する夫々の割り込み、そして、Ａ／Ｄ変換器８におけ
る変換終了割込みがある。外部割り込みとしては、特に
制限されないが、前記入出力ポート９に含まれる図示し
ない８個の外部割込み端子からそれぞれ与えられる最大
限８種類の割り込みがある。これらの割り込み要因は内
外併せて最大１６種類であり、割り込み要因がそれらだ
けであれば、割り込み要因判定のための割り込み番号は
４ビットで表される。夫々の割り込み要因に応じて割り
込み信号が規定される。この実施例において、タイマＡ
５における内部割り込み要因に応ずる割り込み信号はφ
１，φ２として図示され、タイマＢ６における内部割り
込み要因に応ずる割り込み信号はφ３，φ４として図示
され、ＳＣＩ７における内部割り込み要因に応ずる割り
込み信号はφ５，φ６，φ７として図示され、Ａ／Ｄ変
換器８における内部割り込み要因に応ずる割り込み信号
はφ８として図示され、８種類の外部割り込み要因に応
じて入出力ポート９から内部に供給される割り込み信号
はφ９乃至φ１６として図示される。これらの割り込み
信号は、特に制限されないが、そのハイレベルが活性化
若しくはイネーブルレベルとされ、前記割り込み制御回
路１Ａに供給される。尚、外部から割り込み端子に供給
される割り込み信号は、特に制限されないが、そのロー
レベルがイネーブルレベルとされる。

【００１６】図１には前記割込み制御回路１Ａの一実施
例が示される。

【００１７】割込み制御回路１Ａは、論理和回路１１、
調停回路１２、データラッチ回路１３によって構成され
る。論理和回路１１は、前記割り込み信号φ１〜φ１６
に対して論理和を採り、その割り込み信号の何れかの活
性化（ハイレベルによる割込み要求）を検出して割り込
み処理要求信号ＩＲＱをハイレベルに活性化する。調停
回路１２は、前記割り込み信号φ１〜φ１６を受け、そ
の活性化によって指示される割り込み要求を所定の優先
順位に従って調停し、その調停結果として一つの割り込
み信号に応ずる割り込み番号ＩＮＢＲを出力する。前記
データラッチ回路１３は、割り込み処理要求信号ＩＲＱ
の活性化と同期的に前記割り込み番号ＩＮＢＲを保持す
る。したがって、データラッチ回路１３からＣＰＵ２に
供給される割り込み番号ＩＮＢＲは、割り込み処理要求
信号ＩＲＱが非活性のときはその変化が禁止され、割り
込み処理要求信号ＩＲＱが活性のときはその変化が許可
されることになる。すなわち、データラッチ回路１３
は、割込みが要求され、割込み処理要求信号ＩＲＱが活
性の状態では、優先順位判定回路としての調停回路１２
から出力される優先順位の高い割込みの割込み番号ＩＮ
ＢＲを保持し、割込み処理要求信号ＩＲＱが非活性の状
態では新たな割り込み番号の保持動作が禁止され、最後
に要求されていた割込み番号ＩＮＢＲを維持するもので
ある。

【００１８】前記割り込み処理要求信号ＩＲＱ及び割り
込み番号ＩＮＢＲはＣＰＵ２に与えられる。ＣＰＵ２
は、特に制限されないが、マシンサイクルの最後若しく
は最後の方に同期して、前記割り込み処理要求信号の活
性／非活性状態に応じて割り込みを受け付けるか否かの
判定を行う論理を有している。また、ＣＰＵ２は前記内
部割り込みに対して割り込みを許可するか禁止するか、
或いは割り込み信号を強制的に非活性化するための命令
を実行可能とされる。例えば、割り込みを制御する制御
レジスタの該当ビットに対するビット操作命令若しくは
その制御レジスタへの制御データの転送命令とされる。

【００１９】図４の（Ａ），（Ｂ）にはデータラッチ回
路の１ビット分の記憶回路の詳細な論理構成例が夫々示
される。

【００２０】図４（Ａ）に示される記憶回路は、調停回
路の出力の内の所定の１ビットを入力とし、割込み処理
要求信号ＩＲＱのハイレベル期間においてその入力を保
持していくフリップフロップ回路によって構成され、こ
のフリップフロップ回路の出力が割込み番号の１ビット
分としてＣＰＵ２に与えられる。斯る記憶回路を４ビッ
ト分並列的に設けることによってデータラッチ回路１３
を構成することができる。

【００２１】図４の（Ｂ）に示される記憶回路は、フリ
ップフロップのクリア信号としてリセット信号とスタン
バイ信号の論理和が与えられ、データラッチ制御用クロ
ックは割込み処理要求信号ＩＲＱと割込み命令信号ＩＲ
Ｉの論理和とされる。割込み命令信号ＩＲＩは、割込み
命令の解読結果若しくは割込み命令の実行時にハイレベ
ルにアサートされる信号である。このクロックを割込み
処理要求信号ＩＲＱと割込み命令信号ＩＲＩとの論理和
とすることにより、割込み命令の実行時にも割込み優先
順位判定回路としての調停回路１２を使用することがで
きる。すなわち、ＣＰＵがいわゆる割込み命令を有し、
かかる割込み命令によって例外処理を実行する機能を有
する場合に、割込み命令の実行時にも割込み優先順位判
定回路としての調停回路１２を使用することが考えられ
る。この場合には割込み処理要求信号ＩＲＱが非活性で
も割込み番号ＩＮＢＲが割込み命令を示す必要があるか
らである。したがって、割込み命令を考慮する場合に
は、割込み番号のビット数はその分だけ増加され、ま
た、調停回路１２には割込み命令信号ＩＲＩが供給され
る。前記割り込み命令としては、特に制限されないが、
指定条件に従い或いは無条件にトラップ（内部割り込
み）を発生させるトラップ命令、さらにはデータ処理を
中断させるためのブレーク命令等がある。なお、スタン
バイ信号はシングルチップマイクロコンピュータ２０の
動作を停止して消費電力を下げる状態であって、この状
態で割込み番号を初期化するようになっている。これに
よってシングルチップマイクロコンピュータ１００のテ
スト回数を削減できるが、本発明とは直接関係しないの
で詳細な説明は省略する。

【００２２】図５には割込み制御回路１Ａの動作タイミ
ングの第１例が示される。同図に示される例は、割込み
信号のアサートによって割込み要求があったとき、その
要求に応じた処理の完了を待ってその割込み信号がネゲ
ート即ち消滅される場合である。

【００２３】図５において、割込み番号は最初は不確定
であるが、このとき割込み処理要求信号ＩＲＱが非活性
であるため、ＣＰＵ２は割込み番号を参照せず、斯る割
込み番号不確定によって生ずる問題はない。ＣＰＵ２が
命令実行中に、比較的優先順位の低い外部割込みＩＮＴ
１が要求され、その後比較的優先順位の高い外部割込み
ＩＮＴ０が発生したものとすると、ＩＮＴ１発生時点で
割込み処理要求信号ＩＲＱが活性状態になり、割込み番
号ＩＮＢＲはＩＮＴ１を示す。次に、ＩＮＴ０が発生す
ると割込み番号ＩＮＢＲはＩＮＴ０に変化する。この時
点でＣＰＵ２が割込み例外処理を開始するとＩＮＴ０の
割込みを判定し、それに応ずる処理が行われる。特に制
限はされないものの、ＩＮＴ０の割込み処理の実行中に
ＣＰＵ２の行なう処理に対応して外部割込み要求ＩＮＴ
０は消滅する。

【００２４】割込み要求ＩＮＴ０の消滅によって割込み
番号はＩＮＴ１を示す。この後、前記同様に、ＣＰＵ２
は割込み例外処理を実行して、割込み要求ＩＮＴ１に応
ずる処理を行い、その結果として割込み要求ＩＮＴ１も
消滅する。これによって、割込み処理要求信号ＩＲＱが
非活性となって、割込み番号はＩＮＴ１を示したままデ
ータラッチ回路１３に保持される。

【００２５】図６には割込み制御回路の動作タイミング
の第２例が示される。この図に示される動作タイミング
は、外部割込みＩＮＴ０が要求されて、ＣＰＵ２が割込
み例外処理を開始した後に当該割込みＩＮＴ０の信号が
ネゲートされて消滅する場合である。図においてＩＮＴ
０割込み例外処理の途中で前記割込みＩＮＴ０の信号が
ネゲート（非活性化）されても、これに対応する割込み
番号ＩＮＢＲはＩＮＴ０を示したままデータラッチ回路
１３に保持される。したがって、ＣＰＵ２はこの割込み
番号を使用して割込み例外処理を行うことができ、ＣＰ
Ｕ２の動作が不確定となったり、ＣＰＵ２に致命的誤動
作を生ずるような不都合な割込み番号に対応した動作が
行なわれることはない。

【００２６】図７には割込み制御回路の動作タイミング
の第３例が示される。この図に示される動作タイミング
は、タイマ割込みなどの内部割込みを許可禁止するビッ
トを操作するための命令例えば転送命令の実行結果が有
効とされるタイミングと、前記命令の次に割込み例外処
理を行なうかいなかを判定するタイミングとが近接して
いる場合である。

【００２７】タイマＡのオーバーフロー割込み要求が、
前記割込みを禁止に設定するための転送命令の実行とほ
ぼ同じタイミングで発生したとする。特に制限はされな
いものの、転送命令の実行結果が有効となるのは転送
（ライト動作）の終了直後、また、転送命令の次に割込
み例外処理を行なうかいなかを判定するのは転送（ライ
ト動作）の最後とする。この場合、転送命令実行中に割
込み処理要求信号ＩＲＱが活性状態となって割込み番号
ＩＮＢＲはタイマＡのオーバーフロー割込みを示す。転
送（ライト動作）の最後に割込み例外処理を行なうかい
なかを判定する自点において、前記ライト動作の結果は
未だ割込み許可禁止の制御ビットに反映されていないか
ら、割込み処理要求信号ＩＲＱは活性状態を維持してい
る。これにより、ＣＰＵ２は割込み例外処理を開始す
る。この後転送命令の実行結果が有効となって、割込み
処理要求信号ＩＲＱが非活性となるが、割込み番号ＩＮ
ＢＲはデータラッチ回路１３に保持されているため、Ｃ
ＰＵ２の動作が不確定になったり、ＣＰＵ２に致命的誤
動作を生ずるような不都合な割込み番号に対応した動作
が行なわれることはない。

【００２８】上記実施例によれば以下の効果を得るもの
である。

【００２９】（１）割り込み信号が競合する状態に対す
る調停結果をデータラッチ回路１３が保持することによ
り、その調停結果は複数の割込み信号をエンコードして
得られる情報と等価とされる。即ち、本実施例に従え
ば、夫々の割込み要因に応じた１６種類の割込み信号φ
１〜φ１６に対してデータラッチ回路１３は４ビット分
のフリップフロップ回路を備えれば済む。これにより、
割り込み信号それ自体を保持する場合に比べて、データ
ラッチ回路１３の回路規模を小さくすることができる。

【００３０】（２）ＣＰＵ２に出力される調停結果は、
論理和回路１１から出力される割込み処理要求信号ＩＲ
Ｑが非活性のときはその変化が禁止され、割込み処理要
求信号ＩＲＱが活性のときはその変化が許可されるか
ら、外部割込みが要求されて、ＣＰＵ２が割込み例外処
理を開始した後に当該割込み信号がネゲートされても、
その直前の割込み番号ＩＮＢＲはデータラッチ回路１３
に維持されてＣＰＵ２に供給され、斯る場合であっても
割込み番号の判定タイミングにおいて割込み番号が不確
定になる事態を防止することができる。

【００３１】（３）上記同様に、内部割込みを許可禁止
するビットを操作するための命令の実行結果が有効とさ
れるタイミングと、前記命令の次に割込み例外処理を行
なうかいなかを判定するタイミングとが近接している場
合であっても、一旦割込み処理要求信号ＩＲＱが活性化
されればそれに対応する割込み番号ＩＮＢＲがデータラ
ッチ回路１３に保持されてＣＰＵ２に供給されるから、
割込み例外処理において割込み番号を判定するときに割
込み番号が不確定になる事態を防止することができる。

【００３２】（４）上記作用効果（２），（３）によ
り、如何なる場合にもＣＰＵ２に供給される割り込み番
号のような調停結果は不確定にならず、シングルチップ
マイクロコンピュータの割り込み制御回路１Ａにおい
て、割り込み要求によってＣＰＵ２が割り込み例外処理
を開始した後に、外部割り込み信号の非活性化はもとよ
り命令実行結果が反映されて生ずる内部割り込み信号の
非活性化によっても割り込み要求元が不確定になる事態
が防止され、ＣＰＵ２の誤動作を阻止することができ
る。

【００３３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３４】例えば、内蔵される機能ブロックの数や種
類などについては何ら限定されない。割込み番号保持手
段などの具体的構成は上記実施例に限定されず、その他
種々変更可能である。たとえば、フリップフロップは、
ループ型とすることもできる。また、割込み信号が複数
群存在する場合には、それらの論理和を保持手段または
フリップフロップのクロック信号として採用すればよ
い。また、上記実施例では本発明を割込み制御回路に適
用した場合について説明したが、バス権を調停するため
の制御回路にも適用することができ、割込み信号をバス
要求信号として考えればよい。

【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
その他の半導体集積回路にも適用可能である。本発明は
少なくとも複数の事象が発生したときに調停を行なう機
能を有する条件のものに広く適用することができる。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３７】すなわち、割り込みなどの信号が競合する
状態に対する調停結果を保持することにより、その調停
結果は複数の信号をエンコードして得られる情報と等価
とされ、これにより、割り込みなどの信号それ自体を保
持する場合に比べて、保持手段さらには半導体集積回路
の回路規模を小さくすることができるという効果があ
る。

【００３８】中央処理装置に出力される調停結果は、論
理手段から出力される信号が非活性のときはその変化が
禁止され、その出力信号が活性のときはその変化が許可
される。したがって、外部割込みのような信号による要
求元判定タイミングの前にその信号が既に非活性化され
ていても、その直前の調停結果が保持手段に維持されて
中央処理装置に供給されるから、斯る場合であっても前
記要求元の判定タイミングにおいてその要求もとが不確
定になる事態を防止することができる。同様に、内部割
込みを許可禁止するビットを操作するための命令の実行
結果が有効とされるタイミングと、前記命令の次に割込
み例外処理を行なうかいなかを判定するタイミングとが
近接している場合であっても、一旦割込み処理要求信号
が活性化されればそれに対応する割込み番号が保持手段
に保持されて中央処理装置に供給されるから、割込み例
外処理において割込み番号を判定するときに当該番号が
不確定になる事態を防止することができる。これらによ
り、如何なる場合にも中央処理装置に供給される割り込
み番号のような調停結果は不確定にならず、シングルチ
ップマイクロコンピュータなどの割り込み制御回路にお
いて、割り込み要求によって中央処理装置が割り込み例
外処理を開始した後に、外部割り込み信号の非活性化は
もとより命令実行結果が反映されて生ずる内部割り込み
信号の非活性化によっても割り込み要求元が不確定にな
る事態が防止され、中央処理装置の誤動作を阻止するこ
とができる。

【００３９】上記により、論理規模の増加を最小限とし
つつ、中央処理装置の動作が不確定となる事態を防止す
ることができるという効果がある。

【図面の簡単な説明】

【図１】図１は割込み制御回路の一実施例ブロック図で
ある。

【図２】図２は本発明者が先に検討した割込み制御回路
のブロック図である。

【図３】図３は本発明に係る半導体集積回路の一実施例
であるシングルチップマイクロコンピュータのブロック
図である。

【図４】図４は割込み制御回路に設けられるデータラッ
チ回路の１ビット分の記憶回路の詳細を（Ａ），（Ｂ）
において夫々異なるものを示す論理回路図である。

【図５】図５は割込み制御回路の第１の動作タイミング
を示し、割込み信号のアサートによって割込み要求があ
ったとき、その要求に応じた処理の完了を待ってその割
込み信号がネゲートされる場合の一例説明図である。

【図６】図６は割込み制御回路の第２の動作タイミング
を示し、外部割込みが要求されて、ＣＰＵが割込み例外
処理を開始した後に当該割込み信号がネゲートされる場
合の一例説明図である。

【図７】図７は割込み制御回路の第３の動作タイミング
を示し、内部割込みを許可禁止するビットを操作するた
めの命令実行結果が有効とされるタイミングと、前記命
令の次に割込み例外処理を行なうかいなかを判定するタ
イミングとが近接している場合の一例説明図である。

【符号の説明】１割込み制御ブロック１Ａ割込み制御回路 φ１〜φ１６割込み信号ＩＲＱ割込み処理要求信号ＩＲＩ割り込み命令信号ＩＮＢＲ割込み番号２中央処理装置１１論理和回路１２調停回路１３データラッチ回路２０シングルチップマイクロコンピュータ

Claims

【特許請求の範囲】

【請求項１】複数の信号の何れかの活性化を検出して
出力信号を活性化する論理手段と、前記複数の信号の競
合する活性化に対して所定の信号を優先させるように調
停を行ってその結果を出力する調停手段と、前記論理手
段から出力される信号の活性化と同期的に前記調停結果
を保持する保持手段と含んで成るものであることを特徴
とする半導体集積回路。
【請求項２】前記複数の信号は割込み信号である請求
項１記載の半導体集積回路。
【請求項３】中央処理装置を有し、前記論理手段の出
力信号と前記調停手段による調停結果とは前記中央処理
装置に出力されるものであり、該中央処理装置に出力さ
れる調停結果は、前記論理手段の出力信号が非活性のと
きはその変化が禁止され、前記論理手段の出力信号が活
性のときはその変化が許可されるものである請求項２記
載の半導体集積回路。
【請求項４】前記中央処理装置は、前記割込み信号を
許可するか禁止するか、或いは割り込み信号を非活性化
するための命令を実行可能とされ、その命令の実行結果
が有効とされるのに先立って、前記命令を実行した後に
割込みを受け付けるか否かの判定を行う論理を有するも
のである請求項３記載の半導体集積回路。
【請求項５】前記保持手段は更に、中央処理装置によ
る所定の命令実行若しくは所定の命令解読に基づく信号
が活性状態にされることに対しても同期的に前記調停結
果を保持するものである請求項３又は４記載の半導体集
積回路。