JPH08234811A - ウォッチドッグタイマロックアップ防止回路 - Google Patents

ウォッチドッグタイマロックアップ防止回路

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JPH08234811A
JPH08234811A JP7313397A JP31339795A JPH08234811A JP H08234811 A JPH08234811 A JP H08234811A JP 7313397 A JP7313397 A JP 7313397A JP 31339795 A JP31339795 A JP 31339795A JP H08234811 A JPH08234811 A JP H08234811A
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JP
Japan
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signal
circuit
timer
watchdog
control register
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JP7313397A
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English (en)
Inventor
Richard J Niescier
ジョセフ ニースサイアー リチャード
Mohit K Prasad
キショアー プラサド モヒット
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AT&T Corp
Original Assignee
AT&T Corp
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs

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  • General Physics & Mathematics (AREA)
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  • Synchronisation In Digital Transmission Systems (AREA)
  • Programmable Controllers (AREA)

Abstract

(57)【要約】 【課題】 本件発明は、ウォッチドッグタイマ回路と共
に使用されるロックアップ防止回路及び方法を提供する
ことを目的とする。 【解決手段】 本件発明のロックアップ防止回路は、第
１の信号を受信して起動信号を生成する論理回路を含
み、この論理回路は、制御レジスタ内に格納された第１
の所定のビットに応答して、起動信号の制御レジスタへ
のローディングを制御すする。制御レジスタの第２の所
定のビットに応答してウォッチドッグタイマ回路のタイ
ミングサイクルの始動の制御を行なうように、起動信号
のローディングに応答してウォッチドッグタイマ回路が
起動する。クロック信号及び制御レジスタの第２の所定
のビットに応答して、この論理回路は、制御レジスタを
起動信号をロードするようにクロックする。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明はプロセッサ制御システム、より
詳細には、処理ロックアップ防止回路に関する。
【０００２】
【従来技術】コンピュータシステムは、エンドレスルー
プ、パワーサージ、ソフトウエアエラー等の状態に起因
して、異常な挙動を経験することがある。当分野におい
ては、このような異常な動作を自動的に検出及び防止す
るウォッチドッグ(watchdog)タイマ回路が知られてい
る。例えば、ウォッチドッグタイマ回路を持つ幾つかの
コンピュータシステムにおいては、ウォッチドッグタイ
マ回路は、プログラム可能なサイクル回数のあいだタイ
マ又はカウンタを増分し続け、コンピュータシステムか
らリセット信号が受信されるのを待つ。
【０００３】コンピュータシステムが正しく動作してい
るときは、プログラムされたサイクル回数が終了する前
に、ウォッチドッグタイマ回路のタイマ又はカウンタを
リセットするリセット信号が発行され、こうしてリセッ
トされたウォッチドッグタイマ回路は、再び、コンピュ
ータシステムから再びリセット信号が発行されるまでタ
イマ又はカウンタの増分を行なう。ただし、リセット信
号がタイマがプログラムされたサイクル回数を終えても
発行されない場合は、コンピュータシステムは、異常な
挙動、例えば、エンドレスループにて動作しているもの
と考えられる。
【０００４】この場合、タイマがプログラムされたサイ
クル回数に到達した後に、ウォッチドッグタイマ回路は
ウォッチドッグモードに入り、ウォッチドッグ機能、例
えば、コンピュータシステムのリセット又はパワーダウ
ン、又はコンピュータシステムを制御する他の制御コマ
ンドの発行を遂行する。
【０００５】ウォッチドッグ機能を遂行するためには、
ウォッチドッグタイマ回路が、ウォッチドッグモードに
入るために起動される。ウォッチドッグタイマ回路は、
データを受信し、例えば、ノンマスカブル割り込み（no
n-maskable interrupts 、ＮＭＩ）などの割り込みを使
用してウォッチドッグタイマ回路を制御する制御レジス
タ及び期間レジスタの双方又はいずれか一方を含む。い
ったんウォッチドッグタイマ回路がウォッチドッグモー
ドに入ると、この制御及び期間レジスタに書き込む能力
が不能にされる。
【０００６】コンピュータシステムがウォッチドッグタ
イマ回路がウォッチドッグモードにて動作することが要
求されるような状況下において動作している場合で、こ
のような状況が発生する前にユーザ又はコンピュータシ
ステムがウォッチドッグタイマ回路を起動することに失
敗した場合は、これは、ウォッチドッグタイマ回路がウ
ォッチドッグモードに入るように呼び出されたとき、ウ
ォッチドッグタイマ回路がハング状態又はロックアップ
状態に入る原因となる。このハング状態は、ウォッチド
ッグタイマ回路ばかりかコンピュータシステムもロック
アップさせることとなる。ハング状態から退出し、コン
ピュータシステムの異常を修理するためには、全体のリ
セットが要求される。
【０００７】
【発明の概要】制御レジスタによって制御されるウォッ
チドッグタイマ回路と共に使用されるロックアップ防止
回路が開示される。このロックアップ防止回路は制御レ
ジスタ及びデータバスに接続され、また、この防止回路
は、データバスから第１の信号を受信して起動信号を生
成する論理回路を含む。この論理回路は、制御レジスタ
内に格納された第１の所定のビットに応答して制御レジ
スタへの起動信号のローディングを制御する。ウォッチ
ドッグタイマ回路は、起動信号のローディングに応答し
て、制御レジスタの第２の所定のビットに応答してウォ
ッチドッグタイマ回路のタイミングサイクルの始動を制
御するように起動する。
【０００８】この論理回路は、データバスからの第１の
信号及び第２の信号の少なくとも一つに応答して起動信
号を生成する。この論理回路は、起動信号を生成するデ
ータバスからの第１の信号と第２の信号を論理的にＯＲ
結合するＯＲ回路を含む。この論理回路は、クロック信
号及び制御レジスタの第２の所定のビットに応答して、
起動信号をロードするために制御レジスタをクロックす
る。
【０００９】この論理回路は、第２の所定のビットをラ
ッチするラッチ手段を含み、この論理回路は、この第２
の所定のビットから起動信号のローディングを制御する
ロード制御信号を生成する。さらにこの論理回路は、ラ
ッチされた第２の所定のビットを反転するインバータ、
及び反転された信号とクロック信号を論理的にＡＮＤ結
合してロード制御信号を生成するＡＮＤ回路を含む。こ
の制御レジスタは、ロード制御信号に応答して起動信号
をロードする。
【００１０】ウォッチドッグタイマ回路内のロックアッ
プを防止する方法についても開示されるが、この方法
は、第１の信号を受信するステップ、第１の信号を使用
して起動信号を生成するステップ、制御レジスタを制御
して制御レジスタ内に起動信号をロードするステップ、
制御レジスタの所定のビットに応答してウォッチドッグ
タイマ回路を起動するステップ、及びウォッチドッグタ
イマ回路のタイミングサイクルの始動を制御するステッ
プを含む。
【００１１】前記の第１の信号を受信するステップは、
ウォッチドッグモード選択信号及びタイマ起動信号の少
なくとも一つを受信するステップを含み、前記の起動信
号を生成するステップは、受信されたウォッチドッグモ
ード選択信号又はタイマ起動信号の少なくとも一つの信
号から起動信号を生成するステップを含む。
【００１２】前記の起動信号を生成するステップは、ウ
ォッチドッグモード選択信号とタイマ起動信号をＯＲ結
合するステップを含み、前記の制御ステップは初期ウォ
ッチドッグモード選択信号を格納された信号として格納
するステップ、及び格納された信号を使用してタイマ制
御レジスタの内容をウォッチドッグタイマ回路にロード
するためにタイマ制御レジスタをクロックするステップ
を含む。
【００１３】前記の格納ステップは第１のクロック信号
を受信するステップ及び第１のクロック信号を使用して
初期ウォッチドッグモード選択信号を格納された信号と
してラッチするステップを含む。前記の制御ステップは
第２のクロック信号を受信するステップ及びタイマ制御
レジスタのクロッキングを制御する制御信号を格納され
た信号と第２のクロック信号から生成するステップを含
む。前記の制御信号を生成するステップはさらに、格納
された信号を反転するステップ、及び反転格納された信
号を第２のクロック信号とＡＮＤ結合するステップを含
む。
【００１４】本発明によるウォッチドッグロックアップ
防止回路の特徴は本発明の一例としての実施例の以下の
詳細な説明を付属の図面との関連で参照することによっ
て一層明白になるものである。
【発明の詳細な記述】次に、図面を参照しながら詳細な
説明を行なうが、同一の参照番号は類似あるいは同一の
要素を示す。本発明は、コンピュータシステム内のウォ
ッチドッグタイマ回路内でハング状態あるいはロックア
ップ状態が発生するのを防止するウォッチドッグロック
アップ防止回路及び方法に関する。
【００１５】図１に示されるように、コンピュータシス
テム１０、例えば、マイクロプロセッサはプロセッサ１
２を含み、これはデータバス１４に接続される。データ
バス１４は、例えば、プロセッサ１２へのあるいはこれ
からの制御及びデータ信号を運ぶ１６ビット内部データ
バス（internal data bus 、ＩＤＢ）の場合のように、
コンピュータシステム１０の内側に提供される。ウォッ
チドッグ回路１６が提供され、プロセッサ１２及びデー
タバス１４に接続されるが、別の方法として、ウォッチ
ドッグ回路１６は、データバス１４を通じてプロセッサ
１２に接続することもできる。
【００１６】一例としての実施例においては、ウォッチ
ドッグ回路１６は、ウォッチドッグ機能を遂行する目的
でウォッチドッグタイミングサイクルを始動するために
使用するウォッチドッグタイマ回路２０を制御する本発
明によるウォッチドッグロックアップ防止論理回路１８
を含む。ウォッチドッグタイマ回路２０はプロセッサ１
２及びデータバス１４に接続される。ウォッチドッグタ
イマ回路２０は、本発明によるウォッチドッグロックア
ップ防止回路１８に接続されたカウンタ２２及びタイマ
制御レジスタ２４を含む。
【００１７】図２の一例としての実施例でより詳細に示
されるように、ウォッチドッグロックアップ防止回路１
８は、ＯＲゲート２６、ラッチ２８、ＡＮＤゲート３０
を持ち、ＡＮＤゲートの一つの入力はインバータ３２に
接続される。ウォッチドッグロックアップ防止回路１８
は、データバス１４及びタイマ制御レジスタ２４に接続
される。
【００１８】この一例としての実施例においては、１６
ビットＩＤＢは、ＩＤＢ０からＩＤＢ１５のラベルを持
つ、信号を運ぶバスラインを持つ。同様に、タイマ制御
レジスタ２４は、ビット０から１５を持つ。ここで、ビ
ット０−７は下位バイト（図示無し）であり、ビット８
−１５は上位バイトである。タイマ制御レジスタ２４の
これら下位バイト及び上位バイトの各々は、ウォッチド
ッグタイマ回路２０内の別個のタイマあるいはカウンタ
を制御する能力を持つ。例えば、本発明によるウォッチ
ドッグタイマ回路２０においては、タイマ制御レジスタ
２４のビット８−１５から成る上位バイトによって一つ
のタイマあるいはカウンタが制御される。
【００１９】ウォッチドッグロックアップ防止回路１８
は、同等に、それぞれ、１６ライン及び１６ビット以外
のバスライン及びビット長を持つＩＤＢ及びタイマ制御
レジスタを採用するウォッチドッグタイマ回路２０に対
しても実現できることが理解できる。
【００２０】従来の技術による実現においては、ＩＤＢ
ライン０から１５は、タイマ制御レジスタ２４の、それ
ぞれビット０から１５に接続され、ビット１５は、ウォ
ッチドッグタイマ回路２０をウォッチドッグモードに入
れるウォッチドッグモード起動（watchdog mode enabl
e、ＷＤＥＮ）ビットとして使用され、ウォッチドッグ
タイマ回路２０を、例えばウォッチドッグタイミングサ
イクルがカウンタ２２がプログラミング可能なサイクル
回数を超えてもリセットされない場合に、ウォッチドッ
グ機能を遂行する目的で起動するタイマ起動ビットとし
て、ビット１２が使用される。
【００２１】本発明によるウォッチドッグロックアップ
防止回路１８においては、ラインＩＤＢ１２及びＩＤＢ
１５の信号はＯＲゲート２６に入力され、これから起動
信号が生成される。この起動信号はＯＲゲート２６から
の出力としてタイマ制御レジスタ２４のビット１２に供
給され、これによってタイマ起動ビット（TIMER ENABL
E）が、 TIMER ENABLE := IDB12 OR IDB15 に設定即ち指定される。ここで、“：＝”は指定演算子
を示す。このセットされたタイマ起動ビット（TIMER EN
ABLE）は、ＣＢタイマが、ＩＤＢ１２あるいはＩＤＢ１
５ライン上のいずれかの高値の信号によって起動するこ
とを許可する。つまり、ＩＤＢ１５ライン上のウォッチ
ドッグタイマ回路２０をウォッチドッグモードに入るよ
うに設定するウォッチドッグモード選択信号によって
も、ウォッチドッグタイマ回路２０は、タイマ起動ビッ
ト１２に入力されたＩＤＢ１２ライン上のタイマ起動信
号と同様に起動される。
【００２２】図２に示されるように、ビット１５（ＷＤ
ＥＮビット）に入力されるＩＤＢ１５上のウォッチドッ
グモード選択信号は、最初にラッチ２８に供給される。
ラッチ２８は、ラッチ２８のクロック入力３４に供給さ
れるPHASE ０クロック信号によってラッチ２８がクロッ
クあるいは起動されたとき、初期ＷＤＥＮビット値をラ
ッチする。最初に、例えば、システム初期化あるいはパ
ワーアップの際に、ＷＤＥＮビット（ビット１５）が低
値、例えば、論理０に設定される。PHASE ０クロック信
号（PHASE0）は、PHASE １クロック信号をデータローデ
ィングクロックとして使用してタイマ制御レジスタ２４
の内容がウォッチドッグタイマ回路２０にローディング
される前に予備的に使用されるクロック信号である。PH
ASE ０とPHASE １クロックは、これらが決して同時にア
クティブにならないようにされる。例えば、PHASE １ク
ロック信号（PHASE1）は、インバータ（図示無し）を使
用して、PHASE ０クロック信号を反転することによって
得られる。
【００２３】ラッチされたＷＤＥＮビット値は、ＷＤＥ
Ｎ’とラベル付けされ、これは次に、ＡＤＮゲート３０
に接続されたインバータ３２に供給される。PHASE １ク
ロック信号は、ＡＮＤゲート３０の第２の入力に供給さ
れ、これから制御レジスタローディング信号（ＬＯＡ
Ｄ）、つまり： LOAD：＝PHASE1 AND NOT (WDEN') が生成される。制御レジスタローディング信号は、ＡＮ
Ｄゲートから出力されてタイマ制御レジスタ２４のクロ
ック入力３６に供給される。タイマ制御レジスタ２４は
制御ビットのクロック及びローディングを行なう。これ
ら制御ビットは、この一例としての実施例においてはビ
ット８−１５のみであり、これらは、タイマ制御レジス
タ２４内のビット設定(bit settings)を、ウォッチドッ
グタイマ回路２０のタイマあるいはカウンタ、あるいは
別の方法として、コントローラにローディングするため
に使用される。
【００２４】処理のために、タイマ制御レジスタ２４内
のビット８−１５内のデータがウォッチドッグタイマ回
路２０にロードされるためには、PHASE １クロックが高
値であり、ＷＤＥＮ’ビット値が低値でなければならな
い。つまり、ＷＤＥＮビット（ビット１５）を通じての
タイマ制御レジスタ２４のローディングによって、ウォ
ッチドッグモードが既に始動されてないことが要求され
る。
【００２５】つまり、タイマ起動ビット（ビット１２）
は、ＯＲゲート２６を通じて、ＩＤＢ１２あるいはＩＤ
Ｂ１５のいずれかによって起動するために、本発明によ
るウォッチドッグロックアップ防止回路１８のラッチ２
８及びインバータ３２の働きによって、ウォッチドッグ
タイマ回路２０が、ウォッチドッグタイマ回路２０が起
動される前に、ウォッチドッグモードに入ることが防止
される。
【００２６】しかしながら、ウォッチドッグタイマ回路
２０がウォッチドッグモードに入るように要求された
が、まだ正しく起動されてない場合は、タイマ制御レジ
スタ２４の構成に変化が起こらない。これは以下のよう
な場合に発生する。つまり、例えば、ユーザ要求によっ
て、ウォッチドッグタイミングサイクルを遂行するよう
にウォッチドッグモードが設定されている場合、ウォッ
チドッグタイマ回路がウォッチドッグモードに入り、ウ
ォッチドッグモードに不変的にとどまる状態が発生す
る。本発明によるウォッチドッグロックアップ防止回路
１８は、ウォッチドッグモードを指定するこれらリクエ
スト、設定又は状態が存在する場合、ウォッチドッグタ
イマ回路２０が自動的にウォッチドッグモードタイミン
グサイクルに入るようにし、これによって、ハング状態
に入ることが回避される。
【００２７】図３に示されるように、ウォッチドッグタ
イマ回路２０内でのロックアップを防止する方法につい
ても開示されるが、この方法は、ロックアップの防止を
開始するステップ（ステップ３８）、ＩＤＢ１５からウ
ォッチドッグモード選択信号をウォッチドッグモードビ
ットとしてタイマ制御レジスタ２４内に受信するステッ
プ（ステップ４０）、タイマ制御レジスタ２４内のタイ
マ起動ビットをセットするステップ（ステップ４２）、
ラッチ２８によってウォッチドッグモードビットをPHAS
E ０クロック信号を使用してラッチするステップ（ステ
ップ４４）、タイマ制御レジスタ２４を所定のビットと
してのラッチされたウォッチドッグモードビットと、PH
ASE １クロック信号とを使用してローディングするステ
ップ（ステップ４６）、ウォッチドッグタイマ回路２０
を起動するステップ（ステップ４８）、及びウォッチド
ッグモードリクエストを受信した時点でウォッチドッグ
モード設定に入るステップ（ステップ５０）を含む。
【００２８】本発明によるウォッチドッグロックアップ
防止回路及び方法が好ましい実施例との関連で説明され
たが、当業者においては、本発明の範囲及び精神から逸
脱することなしに、様々な修正を、形式又は細部におい
て、行なうことができることを理解できるものである。
従って、上に示唆されるこれら修正も、これらに限定さ
れるものではないが、本発明の範囲に入るものであると
考慮されるべきである。
【図面の簡単な説明】
【図１】ウォッチドッグタイマ回路及び本発明によるウ
ォッチドッグロックアップ防止回路を持つコンピュータ
システムを示す。
【図２】ウォッチドッグロックアップ防止回路を持つウ
ォッチドッグタイマ回路を示す。
【図３】ウォッチドッグロックアップ防止回路の動作を
示す。
【符号の説明】
１０ コンピュータシステム １２ プロセッサ １４ データバス １６ ウォッチドッグ回路 １８ ウォッチドッグロックアップ防止論理回路 ２０ ウォッチドッグタイマ回路 ２２ カウンタ ２４ タイマ制御レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 モヒット キショアー プラサド アメリカ合衆国 18017 ペンシルヴァニ ア，ベスレヘム，ハルビー ストリート 5360

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 制御レジスタによって制御されるウォッ
    チドッグタイマ回路と共に使用されるロックアップ防止
    回路であって、このロックアップ防止回路が、 第１の信号をデータバスから受信して起動信号を生成す
    る論理回路を含み、この論理回路が制御レジスタに接続
    され、この論理回路が制御レジスタ内に格納された第１
    の所定のビットに応答して、この起動信号の制御レジス
    タへのローディングを制御し、 ここで、ウォッチドッグタイマ回路が起動信号のローデ
    ィングに応答して、ウォッチドッグタイマ回路のロック
    アップを阻止するために、制御レジスタの第２の所定の
    ビットに応答してウォッチドッグタイマ回路のタイミン
    グサイクルの開始を制御するように起動されることを特
    徴とするロックアップ防止回路。
  2. 【請求項２】 請求項１記載のロックアップ防止回路に
    おいて、前記論理回路がデータバスからの第１の信号及
    び第２の信号の少なくとも一つに応答して前記起動信号
    を生成することを特徴とするロックアップ防止回路。
  3. 【請求項３】 請求項２記載のロックアップ防止回路に
    おいて、前記論理回路がデータバスからの第１の信号と
    第２の信号を前記起動信号を生成するために論理的にＯ
    Ｒ結合するＯＲ回路を含むことを特徴とするロックアッ
    プ防止回路。
  4. 【請求項４】 請求項１記載のロックアップ防止回路に
    おいて、前記論理回路がクロック信号及び前記制御レジ
    スタの第２の所定のビットに応答して、前記起動信号を
    ロードするために制御レジスタをクロックすることを特
    徴とするロックアップ防止回路。
  5. 【請求項５】 請求項４記載のロックアップ防止回路に
    おいて、前記論理回路が第２の所定のビットをラッチす
    るラッチ手段を含むことを特徴とするロックアップ防止
    回路。
  6. 【請求項６】 請求項５記載のロックアップ防止回路に
    おいて、前記論理回路が前記起動信号のローディングを
    制御するロード制御信号を前記第２の所定のビットから
    生成することを特徴とするのロックアップ防止回路。
  7. 【請求項７】 請求項６記載のロックアップ防止回路に
    おいて、前記論理回路が、 前記ラッチされた第２の所定のビットを反転信号を得る
    ために反転するインバータ、及び前記ロード制御信号を
    生成するために反転信号とクロック信号を論理的にＡＮ
    Ｄ結合するＡＮＤ回路を含み、 ここで、前記制御レジスタが、ロード制御信号に応答し
    て前記起動信号をロードすることを特徴とするロックア
    ップ防止回路。
  8. 【請求項８】 プロセッサ及びデータバスを持つコンピ
    ュータシステムの動作にウォッチドッグ機能を提供する
    装置であって、この装置が、 プロセッサ及びデータバスに接続されたウォッチドッグ
    タイマ回路を含み、このウォッチドッグタイマ回路がカ
    ウンタ及びタイマ制御レジスタを含み、ウォッチドッグ
    タイマ回路が制御レジスタのタイマ起動（TIMER ENABL
    E）ビットのローディングに応答して起動された状態に
    入り、このウォッチドッグタイマ回路が、制御レジスタ
    のウォッチドッグモード起動（ＷＤＥＮ）ビットに応答
    して、ウォッチドッグモードにおけるウォッチドッグ機
    能を遂行するために、ウォッチドッグタイマ回路のタイ
    ミングサイクルの始動を制御し、この装置がさらにタイ
    マ制御レジスタ及びデータバスに接続された、ウォッチ
    ドッグタイマ回路のロックアップを防止するために、制
    御レジスタへのタイマ起動(TIMER ENABLE)ビットのロー
    ディングを制御するロックアップ防止回路を含むことを
    特徴とする装置。
  9. 【請求項９】 請求項８に記載の装置において、前記デ
    ータバスが、ぞれぞれ、ＩＤＢ１２信号及びＩＤＢ１５
    信号を運ぶＩＤＢ１２ライン及びＩＤＢ１５ラインを含
    み、 ロックアップ防止回路がＩＤＢ１２及びＩＤＢ１５ライ
    ンに接続されることを特徴とする装置。
  10. 【請求項１０】 請求項９に記載の装置において、前記
    タイマ制御レジスタが前記ロックアップ防止回路からタ
    イマ起動(TIMER ENABLE)ビットを受信し、 前記のロックアップ防止回路がタイマ起動(TIMER ENABL
    E)ビット、つまり、 TIMER ENABLE ：＝ IDB12 OR IDB15 を生成するＯＲ回路を含むことを特徴とする装置。
  11. 【請求項１１】 請求項８に記載の装置において、前記
    ロックアップ防止回路がＷＤＥＮビットの初期値をＷＤ
    ＥＮ’信号として格納するラッチを含むことを特徴とす
    る装置。
  12. 【請求項１２】 請求項１１に記載の装置において、前
    記制御レジスタが制御レジスタローディング信号（ＬＯ
    ＡＤ）に応答してタイマ起動(TIMER ENABLE)ビットをロ
    ーディングし、 前記論理回路がクロック信号（PHASE1）を受信し、制御
    レジスタローディング信号、つまり、 LOAD ：＝ PHASE1 AND NOT (WDEN'） を生成することを特徴とする装置。
  13. 【請求項１３】 請求項１２に記載の装置において、前
    記ロックアップ防止回路が前記制御レジスタローディン
    グ信号（ＬＯＡＤ）を生成するインバータ及びＡＮＤ回
    路を含むことを特徴とする装置。
  14. 【請求項１４】 ウォッチドッグタイマ回路内のロック
    アップを防止する方法であって、この方法が、 第１の信号を受信するステップ、 第１の信号を使用して起動信号を生成するステップ、 制御レジスタを前記の起動信号を制御レジスタにロード
    するために制御するステップ、制御レジスタの所定のビ
    ットに応答するようにウォッチドッグタイマ回路を起動
    するステップ、及びウォッチドッグタイマ回路のロック
    アップを防止するために、ウォッチドッグタイマ回路の
    タイミングサイクルの始動を制御するステップを含むこ
    とを特徴とする方法。
  15. 【請求項１５】 請求項１４に記載の方法において、前
    記第１の信号を受信するステップがウォッチドッグモー
    ド選択信号及びタイマ起動信号の少なくとも一つを受信
    するステップを含み、 前記起動信号を生成するステップが起動信号を前記受信
    されたウォッチドッグモード選択信号及びタイマ起動信
    号の少なくとも一つから生成するステップを含むことを
    特徴とする方法。
  16. 【請求項１６】 請求項１５に記載の方法において、前
    記起動信号を生成するステップが前記ウォッチドッグモ
    ード選択信号とタイマ起動信号をＯＲ結合するステップ
    を含むことを特徴とする方法。
  17. 【請求項１７】 請求項１４に記載の方法において、前
    記制御するステップが、 初期ウォッチドッグモード選択信号を格納された信号と
    して格納するステップ、及び前記格納された信号を使用
    して、タイマ制御レジスタの内容をウォッチドッグタイ
    マ回路にロードするために、タイマ制御レジスタをクロ
    ックするステップを含むことを特徴とする方法。
  18. 【請求項１８】 請求項１７に記載の方法において、前
    記格納するステップが、 第１のクロック信号を受信するステップ、及び前記第１
    のクロック信号を使用して、初期ウォッチドッグモード
    選択信号を格納された信号としてラッチするステップを
    含むことを特徴とする方法。
  19. 【請求項１９】 請求項１８に記載の方法において、前
    記制御するステップが、 第２のクロック信号を受信するステップ、及び前記格納
    された信号及び第２のクロック信号から前記タイマ制御
    レジスタのクロッキングを制御する制御信号を生成する
    ステップを含むことを特徴とする方法。
  20. 【請求項２０】 請求項１９に記載の方法において、前
    記制御信号を生成するステップが、 前記格納された信号を反転するステップ、及び前記反転
    格納された信号を第２のクロック信号とをＡＮＤ結合す
    るステップを含むことを特徴とする方法。
JP7313397A 1994-12-02 1995-12-01 ウォッチドッグタイマロックアップ防止回路 Withdrawn JPH08234811A (ja)

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