JPS6240693A - ニブル・モ−ド機能を有する半導体記憶装置 - Google Patents
ニブル・モ−ド機能を有する半導体記憶装置Info
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- JPS6240693A JPS6240693A JP60179445A JP17944585A JPS6240693A JP S6240693 A JPS6240693 A JP S6240693A JP 60179445 A JP60179445 A JP 60179445A JP 17944585 A JP17944585 A JP 17944585A JP S6240693 A JPS6240693 A JP S6240693A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
- G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、ニブル（ｎｉｂｂｌｅ） ・モード機能を
有する半導体記憶装置に於いて、第１セル・ブロック及
び第２セル・ブロックに分割されたメモリ・セル・アレ
イと、該第１セル・ブロック及び第２セル・ブロックに
別個に対応するデータ・バス及びセンス・バッファ増幅
器と、前記メモリ・セル・アレイに於けるビット線とそ
れに対応するデータ・バス間を開閉する為にＣＡＳクロ
ック信号の立ち上がりで立ち上がり且つＣＡＳクロック
信号の立ち下がりで立ち下がる信号を送出するコラム・
デコーダと、前記第１セル・ブロックに関連するセンス
・バッファ増幅器及び前記第２セル・ブロックに関連す
るセンス・バッファ増幅器を選択切り換えして出力バッ
ファ増幅器に接続するセンス・バッファ増幅器切り換え
回路とを備えることに依り、ニブル・モードに於ける書
き込み時間を充分に採ることができるようにする。
有する半導体記憶装置に於いて、第１セル・ブロック及
び第２セル・ブロックに分割されたメモリ・セル・アレ
イと、該第１セル・ブロック及び第２セル・ブロックに
別個に対応するデータ・バス及びセンス・バッファ増幅
器と、前記メモリ・セル・アレイに於けるビット線とそ
れに対応するデータ・バス間を開閉する為にＣＡＳクロ
ック信号の立ち上がりで立ち上がり且つＣＡＳクロック
信号の立ち下がりで立ち下がる信号を送出するコラム・
デコーダと、前記第１セル・ブロックに関連するセンス
・バッファ増幅器及び前記第２セル・ブロックに関連す
るセンス・バッファ増幅器を選択切り換えして出力バッ
ファ増幅器に接続するセンス・バッファ増幅器切り換え
回路とを備えることに依り、ニブル・モードに於ける書
き込み時間を充分に採ることができるようにする。
本発明は、ニブル・モード機能を存するダイナミック・
ランダム・アクセス・メモリ （ｄ ｙ ｎ ａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍ。
ランダム・アクセス・メモリ （ｄ ｙ ｎ ａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍ。
ｒｙ：ＤＲＡＭ）と呼ばれる半導体記憶装置の改良に関
する。
する。
一般に、ニブル・モード機能を有するＤＲＡＭは良く知
られていて、その機能が最も特徴的であるのは、読み出
し時に、メモリ・セル・アレイから４ビツト並列にデー
タを読み出し、４個のリード・データ・ランチ回路に蓄
え、このラッチされたデータをニブル・シフト・レジス
タに依って順に出力へ転送するようにしていることであ
り、４個のラッチ回路のうち、どのラッチ回路から出力
に接続するかは、列アドレス信号及び行アドレス信号に
依って選択し、例えば、通常モードと同様に、ＲＡＳク
ロック信号とＣＡＳクロック信号の降下エツジで任意の
１ビツトを選択した後、ＲＡＳクロック信号を低レベル
にしたまま、ＣＡＳクロック信号をトグルさせるだけで
後続の３ビツトを直列に高速アクセスすることができる
。この動作モードはページ（ｐａｇｅ） ・モードと
は異なり、でア３クロック信号の降下エツジで列アドレ
ス信号を取り込む必要がない。この為、ランダム・アク
セスはできないが、その分だけ高速化される。例えば、
２５６ （Ｋ）ＤＲＡＭでは直列アクセス可能なビッ
ト数は４ビツト、サイクル時間は最小値で５０（ｎｍ）
である。
られていて、その機能が最も特徴的であるのは、読み出
し時に、メモリ・セル・アレイから４ビツト並列にデー
タを読み出し、４個のリード・データ・ランチ回路に蓄
え、このラッチされたデータをニブル・シフト・レジス
タに依って順に出力へ転送するようにしていることであ
り、４個のラッチ回路のうち、どのラッチ回路から出力
に接続するかは、列アドレス信号及び行アドレス信号に
依って選択し、例えば、通常モードと同様に、ＲＡＳク
ロック信号とＣＡＳクロック信号の降下エツジで任意の
１ビツトを選択した後、ＲＡＳクロック信号を低レベル
にしたまま、ＣＡＳクロック信号をトグルさせるだけで
後続の３ビツトを直列に高速アクセスすることができる
。この動作モードはページ（ｐａｇｅ） ・モードと
は異なり、でア３クロック信号の降下エツジで列アドレ
ス信号を取り込む必要がない。この為、ランダム・アク
セスはできないが、その分だけ高速化される。例えば、
２５６ （Ｋ）ＤＲＡＭでは直列アクセス可能なビッ
ト数は４ビツト、サイクル時間は最小値で５０（ｎｍ）
である。
第４図はニブル・モード機能を有するＤＲＡＭの要部回
路説明図である。
路説明図である。
図に於いて、ＣＡはメモリ・セル・アレイ、ＭＣはメモ
リ・セル、ＣＤＡ及びＣＤＢはコラム・デコーダ部分、
ＳＢＯ〜ＳＢ３はセンス・バッファ増幅器、ＯＢは出力
バッファ増幅器、ＷＬはワード線、ＤＢはデータ・バス
、ＤＴはデータ出力をそれぞれ示している。
リ・セル、ＣＤＡ及びＣＤＢはコラム・デコーダ部分、
ＳＢＯ〜ＳＢ３はセンス・バッファ増幅器、ＯＢは出力
バッファ増幅器、ＷＬはワード線、ＤＢはデータ・バス
、ＤＴはデータ出力をそれぞれ示している。
このＤＲＡＭに於けるメモリ動作の概略を説明すると次
のようである。
のようである。
即ち、ワード線ＷＬに於ける電位が上昇し、それに関連
したメモリ・セルＭＣが読み出されるのであるが、その
うち、コラム・デコーダ部分ＯＤＡで選択される４ビツ
ト分のデータのみがデータ・バスＤＢに送出され、その
データは４個のセンス・バッファ増幅器ＳＢＯ乃至ＳＢ
３でラッチされ且つ増幅される。
したメモリ・セルＭＣが読み出されるのであるが、その
うち、コラム・デコーダ部分ＯＤＡで選択される４ビツ
ト分のデータのみがデータ・バスＤＢに送出され、その
データは４個のセンス・バッファ増幅器ＳＢＯ乃至ＳＢ
３でラッチされ且つ増幅される。
センス・バッファ増幅器ＳＢＯ乃至Ｓ Ｂ ３に於ける
四つのデータは、コラム・デコーダ部分ＣＤＢに於いて
、コラム・デコーダ部分ＯＤＡに送られなかったコラム
・アドレス信号を用い、その一つだけが選択され且つ出
力バッファ増幅器ＯＢで増幅されてからデータ出力ＤＴ
として送出される。
四つのデータは、コラム・デコーダ部分ＣＤＢに於いて
、コラム・デコーダ部分ＯＤＡに送られなかったコラム
・アドレス信号を用い、その一つだけが選択され且つ出
力バッファ増幅器ＯＢで増幅されてからデータ出力ＤＴ
として送出される。
第５図は第４図に見られるＤＲＡＭがニブル・モードに
入った場合の動作を説明する為の主要信号のタイミング
・チャートを表し、第３図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
入った場合の動作を説明する為の主要信号のタイミング
・チャートを表し、第３図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
図に於いて、ｔＲＡＣはＲＡＳアクセス時間、ｔ ＣＡ
ＣはＣＡＳアクセス時間、ｔ ＩＩｃＤは遅延時間をそ
れぞれ示している。
ＣはＣＡＳアクセス時間、ｔ ＩＩｃＤは遅延時間をそ
れぞれ示している。
さて、ニブル・モードに於いては、センス・バッファ増
幅器ＳＢＯ乃至ＳＢ３にラッチされたデータをシフト・
レジスタからの出力のように順番に出力バッファ増幅器
ＯＢを介して送出する。
幅器ＳＢＯ乃至ＳＢ３にラッチされたデータをシフト・
レジスタからの出力のように順番に出力バッファ増幅器
ＯＢを介して送出する。
例えば、コラム・アドレス信号でセンス・バッファ増幅
器ＳＢＩのデータが選択されたとすると、次のニブル・
サイクルでは、センス・バッファ増幅９５３Ｂ２のデー
タが出力され、以下同様にセンス・バッファ増幅器ＳＢ
３のデータが出力されるなどのように、ＳＢＩ→５Ｂ２
−３Ｂ３→５ＢＯ−３ＢＩ・・・・と繰り返すことにな
る。
器ＳＢＩのデータが選択されたとすると、次のニブル・
サイクルでは、センス・バッファ増幅９５３Ｂ２のデー
タが出力され、以下同様にセンス・バッファ増幅器ＳＢ
３のデータが出力されるなどのように、ＳＢＩ→５Ｂ２
−３Ｂ３→５ＢＯ−３ＢＩ・・・・と繰り返すことにな
る。
この場合の転送りロック信号としてはＣＡＳクロック信
号を用いるようになっていて、第５図に見られるように
、第１回目の立ち下がりでセンス・バッファ増幅器ＳＢ
Ｏ乃至ＳＢ３へのデータの取す込み及びセンス・バッフ
ァ増幅器ＳＢＩにラッチされたデータの出力が行われ、
第２回目の立ち下がりでセンス・バッファ増幅器ＳＢ２
にラッチされたデータの出力が行われ、以下、ＣＡＳク
ロック信号が立ち下がる毎にデータが出力されるもので
ある。
号を用いるようになっていて、第５図に見られるように
、第１回目の立ち下がりでセンス・バッファ増幅器ＳＢ
Ｏ乃至ＳＢ３へのデータの取す込み及びセンス・バッフ
ァ増幅器ＳＢＩにラッチされたデータの出力が行われ、
第２回目の立ち下がりでセンス・バッファ増幅器ＳＢ２
にラッチされたデータの出力が行われ、以下、ＣＡＳク
ロック信号が立ち下がる毎にデータが出力されるもので
ある。
ところで、第４図及び第５図に関して説明した従来例は
出力が一つの場合であるが、近年、多ビット出力のＤＲ
ＡＭが多用されるようになってきた。
出力が一つの場合であるが、近年、多ビット出力のＤＲ
ＡＭが多用されるようになってきた。
そのようなりＲＡＭでは、一度に複数のデータが出力さ
れることになるので、例えば４デ一タ同時出力の場合、
データ・ハスＤＢとしては、４×４＝１６系統が必要と
なり、また、センス・バッファ増幅器は４Ｘ４＝１６回
路が必要になる。
れることになるので、例えば４デ一タ同時出力の場合、
データ・ハスＤＢとしては、４×４＝１６系統が必要と
なり、また、センス・バッファ増幅器は４Ｘ４＝１６回
路が必要になる。
従って、その分の配線用スペース、センス・バッファ増
幅器用スペースなどが増大し、また、消費電力も増大す
る旨の問題を生ずる。
幅器用スペースなどが増大し、また、消費電力も増大す
る旨の問題を生ずる。
そこで、第６図に見られるようなりＲＡＭが提案されて
いる（要すれば、昭和６０年度電子通信学会総合全国大
会 一般講演番号５４０ ［時分割データバスを用いた
６ ４ＫＸ ４ ｂニブルモードＤＲＡＭＪ参照）。
いる（要すれば、昭和６０年度電子通信学会総合全国大
会 一般講演番号５４０ ［時分割データバスを用いた
６ ４ＫＸ ４ ｂニブルモードＤＲＡＭＪ参照）。
第６図は従来の改良されたＤＲＡＭを表す要部回路説明
図であり、第４図及び第５図に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
図であり、第４図及び第５図に於いて用いた記号と同記
号は同部分を表すか或いは同じ意味を持つものとする。
図に於いて、ＣＢＩ及びＣＢ２は第１セル・ブロック及
び第２セル・ブロック、ＣＤはコラム・デコーダ、ＳＷ
はセンス・バッファ増幅器切り換え回路、ＯＢＯ及びＯ
ＢＩは出力バッファ増幅器、ＣＤＯ乃至ＣＤ３はデータ
・バスＤＢを時分割する為にビット線及びデータ・バス
間を開閉する信号、ＤＴＯ及びＤＴＩはデータ出力をそ
れぞれ示している。
び第２セル・ブロック、ＣＤはコラム・デコーダ、ＳＷ
はセンス・バッファ増幅器切り換え回路、ＯＢＯ及びＯ
ＢＩは出力バッファ増幅器、ＣＤＯ乃至ＣＤ３はデータ
・バスＤＢを時分割する為にビット線及びデータ・バス
間を開閉する信号、ＤＴＯ及びＤＴＩはデータ出力をそ
れぞれ示している。
図から判るように、このＤＲＡＭでは、メモリ・セル・
アレイを第１セル・ブロックＣＢＩ及び第２セル・ブロ
ックＣＢ２の二つに分け、交互にデータを転送するよう
にしている。尚、この例では、２ビット同時出力、４ビ
ツト・ニブル・モードの場合を説明する。
アレイを第１セル・ブロックＣＢＩ及び第２セル・ブロ
ックＣＢ２の二つに分け、交互にデータを転送するよう
にしている。尚、この例では、２ビット同時出力、４ビ
ツト・ニブル・モードの場合を説明する。
この改良従来例が第４図及び第５図について説明した従
来例と相違する点は、コラム・デコーダＣＤにビットａ
及びデータ・バス間開閉信号ＣＤＯ乃至ＣＤ３が入力さ
れるようになっていて、ビット線及びデータ・ハス間開
閉信号ＣＤＯで第１セル・ブロックＣＢＩの２データが
、ピッｌ−６１及びデータ・ハス間開閉信号ＣＤＩで第
２セル・ブロックＣＢ２の２データが、ビット線及びデ
ータ・バス間開閉信号ＣＤ２で第１セル・ブロックＣＢ
１に於ける次の２データが、ビット線及びデータ・バス
間開閉信号ＣＤ３で第２セル・ブロックに於ける次の２
データがデータ・ハスＤＢにそれぞれ転送されるように
なっている。
来例と相違する点は、コラム・デコーダＣＤにビットａ
及びデータ・バス間開閉信号ＣＤＯ乃至ＣＤ３が入力さ
れるようになっていて、ビット線及びデータ・ハス間開
閉信号ＣＤＯで第１セル・ブロックＣＢＩの２データが
、ピッｌ−６１及びデータ・ハス間開閉信号ＣＤＩで第
２セル・ブロックＣＢ２の２データが、ビット線及びデ
ータ・バス間開閉信号ＣＤ２で第１セル・ブロックＣＢ
１に於ける次の２データが、ビット線及びデータ・バス
間開閉信号ＣＤ３で第２セル・ブロックに於ける次の２
データがデータ・ハスＤＢにそれぞれ転送されるように
なっている。
第７図は第６図に見られるＤＲＡＭがニブル・モードに
入った場合の動作を説明する為の主要信号のタイミング
・チャートを表し、第６図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
入った場合の動作を説明する為の主要信号のタイミング
・チャートを表し、第６図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
このタイミング・チャートを参照しつつ第６図に見られ
るＤＲＡＭのニブル・モードに於ける動作を説明する。
るＤＲＡＭのニブル・モードに於ける動作を説明する。
第７図に見られるＣＡＳクロック信号の第１回目の立ち
下がりでビット線及びデータ・バス間開閉信号ＣＤＯ及
びＣＤＩを立ち上げ、センス・バッファ増幅器ＳＢＯ乃
至ＳＢ３にデータを取り込むと共にアドレス信号で決定
された例えばセンス・バッファ増幅器ＳＢＯ及びＳＢＩ
のデータをデータ出力ＤＴＯ及びＤＴＩとして送出する
ようにしている。ここまでは通常のモードと同じである
が、次の第２回目のＣＡＳクロック信号Φ立ち下がりで
は、既に出力を終了したセンス・バッファ増幅器ＳＢＯ
及びＳＢＩに対し、ビット猟及びデータ・バス間開閉信
号ＣＤ２を立ち上げることに依り、データの取り込みを
行わせ、それと共に、前のサイクルで既に取り込んだセ
ンス・バッファ増幅器ＳＢ２及びＳＢ３のデータを出力
する。
下がりでビット線及びデータ・バス間開閉信号ＣＤＯ及
びＣＤＩを立ち上げ、センス・バッファ増幅器ＳＢＯ乃
至ＳＢ３にデータを取り込むと共にアドレス信号で決定
された例えばセンス・バッファ増幅器ＳＢＯ及びＳＢＩ
のデータをデータ出力ＤＴＯ及びＤＴＩとして送出する
ようにしている。ここまでは通常のモードと同じである
が、次の第２回目のＣＡＳクロック信号Φ立ち下がりで
は、既に出力を終了したセンス・バッファ増幅器ＳＢＯ
及びＳＢＩに対し、ビット猟及びデータ・バス間開閉信
号ＣＤ２を立ち上げることに依り、データの取り込みを
行わせ、それと共に、前のサイクルで既に取り込んだセ
ンス・バッファ増幅器ＳＢ２及びＳＢ３のデータを出力
する。
゛このように、第１セル・ブロックＣＢＩ及び第２セル
・ブロックＣＢ２の２ビツト・データを交互に出力させ
るようにし、これに依り、データ・バスの系統数、或い
は、センス・バッファ増幅器の回路数を増加させずに対
処することを可能にしている。
・ブロックＣＢ２の２ビツト・データを交互に出力させ
るようにし、これに依り、データ・バスの系統数、或い
は、センス・バッファ増幅器の回路数を増加させずに対
処することを可能にしている。
第６図及び第７図に関して説明したＤＲＡＭに於けるニ
ブル・モードでは、ビット線及びデータ・バス間開閉信
号ＣＤＯ乃至ＣＤ３ばＣＡＳクロック信号の立ち上がり
でリセフトされるようになっているから、前記説明した
読み出し時よりも書き込み時の動作に多くの問題がある
。
ブル・モードでは、ビット線及びデータ・バス間開閉信
号ＣＤＯ乃至ＣＤ３ばＣＡＳクロック信号の立ち上がり
でリセフトされるようになっているから、前記説明した
読み出し時よりも書き込み時の動作に多くの問題がある
。
第８図は前記改良された従来例に於ける書き込み時間の
関係を説明する為のタイミング・チャートであり、第６
図及び第７図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
関係を説明する為のタイミング・チャートであり、第６
図及び第７図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
図に於いて、ＷＥはライト・イネーブル信号、ＣＤｉ
（ｉは０． １． ２． ３を代表する）はビット綿
及びデータ・バス間開閉信号、１．は書き込み動作時間
、１．は読み出し・書き込み判定時間、ｔ ＮｃＡｓは
ＣＡＳパルス幅、ＬＨＣはニブル・モードサイクル・タ
イムをそれぞれ示している。
（ｉは０． １． ２． ３を代表する）はビット綿
及びデータ・バス間開閉信号、１．は書き込み動作時間
、１．は読み出し・書き込み判定時間、ｔ ＮｃＡｓは
ＣＡＳパルス幅、ＬＨＣはニブル・モードサイクル・タ
イムをそれぞれ示している。
さて、書き込み信号はＣＡＳクロック信号の立ち下がり
で取り込まれ、書き込みするか否かを判定し、それから
書き込み動作が開始され、ビット線及びデータ・バス間
開閉信号ＣＤＯ乃至ＣＤ３がす七ソ１−されるまでに書
き込みが完了していなければならない。
で取り込まれ、書き込みするか否かを判定し、それから
書き込み動作が開始され、ビット線及びデータ・バス間
開閉信号ＣＤＯ乃至ＣＤ３がす七ソ１−されるまでに書
き込みが完了していなければならない。
一般に、ニブル・モードに於けるサイクルでは高速転送
を考えていてｔ、４ｃ＝ ４０ （ｎ Ｓ ）であり、
正τ医クロック信号＝“Ｌ”の時間は約２で２０（ｎｓ
）であり、その間に前記の動作、即ち、読み出し・書き
込みの判定と書き込み動作が完了している必要があるか
ら、時間的に大変厳しい状態におかれている。
を考えていてｔ、４ｃ＝ ４０ （ｎ Ｓ ）であり、
正τ医クロック信号＝“Ｌ”の時間は約２で２０（ｎｓ
）であり、その間に前記の動作、即ち、読み出し・書き
込みの判定と書き込み動作が完了している必要があるか
ら、時間的に大変厳しい状態におかれている。
本発明は、極めて簡単な手段を採ることに依り、前記改
良された従来例に於ける問題、即ち、書き込み時間を充
分にとれない欠点を解消しようとする。
良された従来例に於ける問題、即ち、書き込み時間を充
分にとれない欠点を解消しようとする。
本発明に依るニブル・モード機能を有する半導体記憶装
置に於いては、第１セル・ブロック（例えばＣＢＩ）及
び第２セル・ブロック（例えばＣＢ２）に分割されたメ
モリ・セル・アレイと、該第１セル・ブロック及び第２
セル・グロックに別個に対応するデータ・バス（例えば
ＤＢ）及びセンス・バッファ増幅器（例えばＳＢＯ及び
ＳＢＩ、或いは、ＳＢ２及び５Ｂ３）と、前記メモリ・
セル・アレイに於けるビット線とそれに対応するデータ
・バス間を開閉する為にＣＡＳクロック信号の立ち上が
りで立ち上がり且つＣＡＳクロック信号の立ち下がりで
立ち下がる信号（例えばＣＤＯ乃至ＣＤ３）を送出する
コラム・デコーダと、前記第１セル・ブロックに関連す
るセンス・バッファ増幅器を選択切り換えして出力バッ
ファ増幅器（例えばＯＢＯ及び０Ｂ１）に接続するセン
ス・バッファ増幅器切り換え回路（例えばＳＷ）とを備
えた構成になっている。
置に於いては、第１セル・ブロック（例えばＣＢＩ）及
び第２セル・ブロック（例えばＣＢ２）に分割されたメ
モリ・セル・アレイと、該第１セル・ブロック及び第２
セル・グロックに別個に対応するデータ・バス（例えば
ＤＢ）及びセンス・バッファ増幅器（例えばＳＢＯ及び
ＳＢＩ、或いは、ＳＢ２及び５Ｂ３）と、前記メモリ・
セル・アレイに於けるビット線とそれに対応するデータ
・バス間を開閉する為にＣＡＳクロック信号の立ち上が
りで立ち上がり且つＣＡＳクロック信号の立ち下がりで
立ち下がる信号（例えばＣＤＯ乃至ＣＤ３）を送出する
コラム・デコーダと、前記第１セル・ブロックに関連す
るセンス・バッファ増幅器を選択切り換えして出力バッ
ファ増幅器（例えばＯＢＯ及び０Ｂ１）に接続するセン
ス・バッファ増幅器切り換え回路（例えばＳＷ）とを備
えた構成になっている。
〔作用］
前記手段を採ることに依り、ニブル・モードに於いて、
ＣＡＳクロック信号の立ち上がり及び立ち下がりでビッ
ト線及びデータ・バス間開閉信号も立ち上がり及び立ち
下がることになり、その結果、ビット線及びデータ・バ
ス間開閉信号は従来に比較してＣＡＳクロック信号の半
周期分も長くなるので、書き込み時間を充分に長くとる
ことができ、多ビット出力でありながらデータ・バスの
系統数或いはセンス・バッファ増幅器の回路数を節減し
た形式のＤＲＡＭに適用して好適である。
ＣＡＳクロック信号の立ち上がり及び立ち下がりでビッ
ト線及びデータ・バス間開閉信号も立ち上がり及び立ち
下がることになり、その結果、ビット線及びデータ・バ
ス間開閉信号は従来に比較してＣＡＳクロック信号の半
周期分も長くなるので、書き込み時間を充分に長くとる
ことができ、多ビット出力でありながらデータ・バスの
系統数或いはセンス・バッファ増幅器の回路数を節減し
た形式のＤＲＡＭに適用して好適である。
本発明に依る半導体記憶装置の構成は、第６図に見られ
る改良された従来の半導体記憶装置にかなり似ているが
、その半導体記憶装置に比較すると、メモリ・セル・ア
レイに於けるビット線とそれに対応するデータ・バス間
を開閉する為にＣＡＳクロック信号の立ち上がり及び立
ち下がりに対応して立ち上がり及び立ち下がる信号を送
出するコラム・デコーダを有している点が相違している
。
る改良された従来の半導体記憶装置にかなり似ているが
、その半導体記憶装置に比較すると、メモリ・セル・ア
レイに於けるビット線とそれに対応するデータ・バス間
を開閉する為にＣＡＳクロック信号の立ち上がり及び立
ち下がりに対応して立ち上がり及び立ち下がる信号を送
出するコラム・デコーダを有している点が相違している
。
即ち、そのようなコラム・デコーダは、第６図について
説明されたコラム・デコーダに比較して、動作が半周期
ずれている。
説明されたコラム・デコーダに比較して、動作が半周期
ずれている。
このようなコラム・デコーダを実現するには、ビット線
及びデータ・バス間開閉信号ＣＤＯ乃至ＣＤ３を得る為
のクロック信号発生回路が問題となる。
及びデータ・バス間開閉信号ＣＤＯ乃至ＣＤ３を得る為
のクロック信号発生回路が問題となる。
第１図はそのようなりロック信号発生回路の要部ブロッ
ク図を表している。
ク図を表している。
図に於いて、１はＣＡＳクロック信号の反転信号である
φ。を出力する為の回路、２は信号φ０の反転信号であ
るφ、を出力する為の回路、３Ａ及び３Ｂは信号φ、を
分周したクロック信号であるφ＾或いはφ８を出力する
為の回路、４Ａ及び４Ｂはコラム・デコーダを駆動する
信号ＯＤＡ或いはＣＤＢを出力する為の回路、５Ａ及び
５Ｂはコラム・デコーダ、６Ａ及び６Ｂはセンス・バッ
ファ回路を駆動する信号ＳＢＡ或いはＳＢＢを出力する
為の回路、７は出力バッファ増幅器を駆動する信号ＯＢ
Ｃを出力する為の回路、Ａ及びＢは回路グループをそれ
ぞれ示している。
φ。を出力する為の回路、２は信号φ０の反転信号であ
るφ、を出力する為の回路、３Ａ及び３Ｂは信号φ、を
分周したクロック信号であるφ＾或いはφ８を出力する
為の回路、４Ａ及び４Ｂはコラム・デコーダを駆動する
信号ＯＤＡ或いはＣＤＢを出力する為の回路、５Ａ及び
５Ｂはコラム・デコーダ、６Ａ及び６Ｂはセンス・バッ
ファ回路を駆動する信号ＳＢＡ或いはＳＢＢを出力する
為の回路、７は出力バッファ増幅器を駆動する信号ＯＢ
Ｃを出力する為の回路、Ａ及びＢは回路グループをそれ
ぞれ示している。
第２図は第１図に示したクロック信号発生回路の動作を
説明する為の主要信号のタイミング・チャートを表し、
第１図に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。
説明する為の主要信号のタイミング・チャートを表し、
第１図に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。
次に、第１図、第２図、第６図を参照しつつ本発明一実
施例の動作について説明する。
施例の動作について説明する。
第１図に見られる回路は、第１セル・ブロックＣＢＩに
関連するグループＡと第２セル・ブロックＣＢ２に関連
するグループＢとに分けられ、グループＡとグループＢ
とは交互に動作するようになっている。
関連するグループＡと第２セル・ブロックＣＢ２に関連
するグループＢとに分けられ、グループＡとグループＢ
とは交互に動作するようになっている。
さて、回路１にＣＡＳクロック信号が入力されるとその
反転信号である信号φ。が出力され、その信号φ。は回
路２及び回路７を活性化する。尚、信号φ。はＣＡＳク
ロック信号の反転信号ではあるが所定の遅延を伴ってい
ることは云うまでもない。
反転信号である信号φ。が出力され、その信号φ。は回
路２及び回路７を活性化する。尚、信号φ。はＣＡＳク
ロック信号の反転信号ではあるが所定の遅延を伴ってい
ることは云うまでもない。
信号φ。の反転信号である信号φ１を出力する為の回路
２は、ＲＡＳクロック信号が立ち下がった後の最初、即
ち、１回目の動作のみが異なっていて、第２図に記号◎
で指示しであるように、信号φ０の立ち上がりでセット
され、回路７の出力である信号ＯＢの立ち上がりでリセ
ットされ、その後は、信号φ。の反転信号が出力される
。
２は、ＲＡＳクロック信号が立ち下がった後の最初、即
ち、１回目の動作のみが異なっていて、第２図に記号◎
で指示しであるように、信号φ０の立ち上がりでセット
され、回路７の出力である信号ＯＢの立ち上がりでリセ
ットされ、その後は、信号φ。の反転信号が出力される
。
回路３Ａ及び３Ｂは信号φ、を分周したクロック信号φ
。或いはφ８を発生させるものであり、それ等の信号φ
４及びφ、は交互に出力されるようになっていて、どち
らが先に出力されるかは、コラム・アドレス信号のうち
コラム・デコーダで使用しなかった残りの一つ、例えば
コラム・アドレス信号へ８を用いて選択するようにしで
ある。
。或いはφ８を発生させるものであり、それ等の信号φ
４及びφ、は交互に出力されるようになっていて、どち
らが先に出力されるかは、コラム・アドレス信号のうち
コラム・デコーダで使用しなかった残りの一つ、例えば
コラム・アドレス信号へ８を用いて選択するようにしで
ある。
コラム・デコーダを駆動する信号ＯＤＡ （或いはＣＤ
Ｂ）を出力する回路４Ａ（或いは４Ｂ）は信号φＡ （
或いはφ８）が立ち上がると共に立ち上がり、信号φＢ
（或いはφＡ）＝“Ｈ” （ハイ・レベル）と信号φ
。の立ち上がりとのアンド（ＡＮＤ）をとってリセット
される。
Ｂ）を出力する回路４Ａ（或いは４Ｂ）は信号φＡ （
或いはφ８）が立ち上がると共に立ち上がり、信号φＢ
（或いはφＡ）＝“Ｈ” （ハイ・レベル）と信号φ
。の立ち上がりとのアンド（ＡＮＤ）をとってリセット
される。
回路４への出力である信号ＣＤＡは、コラム・デコーダ
５Ａに於いてビット線及びデータ・バス間開閉信号ＣＤ
Ｏ及びＣＤＩに分けられて第１セル・ブロックＣＢＩへ
供給され、また、回路４Ｂの出力である信号ＣＤＢは、
コラム・デコーダ５Ｂに於いてビット線及びデータ・バ
ス間開閉信号ＣＤ２及びＣＤ３に分けられて第２セル・
ブロックＣＢ２へ供給される。
５Ａに於いてビット線及びデータ・バス間開閉信号ＣＤ
Ｏ及びＣＤＩに分けられて第１セル・ブロックＣＢＩへ
供給され、また、回路４Ｂの出力である信号ＣＤＢは、
コラム・デコーダ５Ｂに於いてビット線及びデータ・バ
ス間開閉信号ＣＤ２及びＣＤ３に分けられて第２セル・
ブロックＣＢ２へ供給される。
センス・バッファ増幅器ＳＢＯ乃至ＳＢ３は回路４Ａ或
いは４Ｂの出力である信号ＣＤＡ或いはＣＤＢの入力に
依って回路６Ａ或いは６Ｂで発生するクロック信号ＳＢ
Ａ或いはＳＢＢに依って動作開始し、クロック信号ＳＢ
Ａは第１セル・ブロックＣＢＩに関連するセンス・バッ
ファ増幅器ＳＢＯ及びＳＢＩを動作させ、また、クロッ
ク信号ＳＢＢは第２セル・ブロックＣＢ２に関連するセ
ンス・バッファ増幅器ＳＢ２及びＳＢ３を動作させ、出
力バッファ増幅器ＯＢＯ或いはＯＢＩに情報を伝達し、
回路７からの出力バッファ増幅器を駆動するクロック信
号ＯＢＣの入力に依り出力ビンに出力データＤＴＯ或い
はＤＴＩを送出する。
いは４Ｂの出力である信号ＣＤＡ或いはＣＤＢの入力に
依って回路６Ａ或いは６Ｂで発生するクロック信号ＳＢ
Ａ或いはＳＢＢに依って動作開始し、クロック信号ＳＢ
Ａは第１セル・ブロックＣＢＩに関連するセンス・バッ
ファ増幅器ＳＢＯ及びＳＢＩを動作させ、また、クロッ
ク信号ＳＢＢは第２セル・ブロックＣＢ２に関連するセ
ンス・バッファ増幅器ＳＢ２及びＳＢ３を動作させ、出
力バッファ増幅器ＯＢＯ或いはＯＢＩに情報を伝達し、
回路７からの出力バッファ増幅器を駆動するクロック信
号ＯＢＣの入力に依り出力ビンに出力データＤＴＯ或い
はＤＴＩを送出する。
第３図は書き込みを行う場合を説明する為の要部回路説
明図であり、第６図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。
明図であり、第６図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。
図に於いて、ＷＡＯ乃至ＷＡ３は書き込み増幅器、ＣＢ
Ｌ及びＣＢＬは共通バス、ＷＥＡ及びＷＥＢは書き込み
増幅器を駆動する為のクロック信号、ＤＩＮは入力デー
タをそれぞれ示し、また、記号ＳＷで指示しである回路
は、第６図に同記号で指示しであるセンス・バッファ増
幅器切り換え回路を具体的に示したものである。
Ｌ及びＣＢＬは共通バス、ＷＥＡ及びＷＥＢは書き込み
増幅器を駆動する為のクロック信号、ＤＩＮは入力デー
タをそれぞれ示し、また、記号ＳＷで指示しである回路
は、第６図に同記号で指示しであるセンス・バッファ増
幅器切り換え回路を具体的に示したものである。
書き込みの場合は通常のニブル・モードと同じであり、
ＣＡＳクロック信号の立ち下がりで取り込まれ、入カバ
ソファ増幅器に於いて同相及び逆用の信号を発生させる
。
ＣＡＳクロック信号の立ち下がりで取り込まれ、入カバ
ソファ増幅器に於いて同相及び逆用の信号を発生させる
。
書き込み増幅器ＷＡＯ乃至ＷＡ３はデータ・バスＤＢに
一つ宛、即ち、センス・バッファ増幅器と同じ数だけ設
けられていて、入カバソファ増幅器の出力を受けてデー
タ・バスＤＢにデータを送出する。
一つ宛、即ち、センス・バッファ増幅器と同じ数だけ設
けられていて、入カバソファ増幅器の出力を受けてデー
タ・バスＤＢにデータを送出する。
書き込み増幅器ＷＡＯ乃至ＷＡ３を動作させるクロック
信号はやはりＷＥＡ及びＷＥＢの二つに分けられていて
、交互に動作するようになっている。
信号はやはりＷＥＡ及びＷＥＢの二つに分けられていて
、交互に動作するようになっている。
クロック信号ＷＥＡ （或いはＷＥＢ）はτＡＳクロッ
ク信号信号上” （ロー・レベル）と信号０ＤＡ（或い
はＣＤＢ）の立ち上がりとのＡＮＤ条件でセットされ、
信号ＯＤＡ （或いはＣＤＢ）の立ち下がりでリセット
される。
ク信号信号上” （ロー・レベル）と信号０ＤＡ（或い
はＣＤＢ）の立ち上がりとのＡＮＤ条件でセットされ、
信号ＯＤＡ （或いはＣＤＢ）の立ち下がりでリセット
される。
ここで、センス・バッファ増幅器ＳＢＯ乃至ＳＢ３を切
り換える回路ＳＷについて説明する。
り換える回路ＳＷについて説明する。
各センス・バッファ増幅器ＳＢＯ乃至ＳＢ３の出力はト
ランジスタを介して共通バスＣＢＬ及びＣＢＬに伝達さ
れる。
ランジスタを介して共通バスＣＢＬ及びＣＢＬに伝達さ
れる。
第１セル・ブロックＣＢＩのデータ、即ち、センス・バ
ッファ増幅器ＳＢＯ及びＳＢＩのデータは信号ＳＢＡに
て、また、第２セル・ブロックＣＢ２のデータ、即ち、
センス・バッファ増幅器ＳＢ２及びＳＢ３のデータは信
号ＳＢＢにてそれぞれ伝えられるようになっていて、ま
さしくスイッチ動作をしているものである。
ッファ増幅器ＳＢＯ及びＳＢＩのデータは信号ＳＢＡに
て、また、第２セル・ブロックＣＢ２のデータ、即ち、
センス・バッファ増幅器ＳＢ２及びＳＢ３のデータは信
号ＳＢＢにてそれぞれ伝えられるようになっていて、ま
さしくスイッチ動作をしているものである。
本発明のニブル・モード機能を有する半導体記憶装置に
於いては、コラム・デコーダが、メモリ・セル・アレイ
に於けるピント線とそれに対応するデータ・バス間を開
閉する為にＣＡＳクロック信号の立ち上がりで立ち上が
り且っＣＡＳクロック信号の立ち下がりで立ち下がる信
号を送出する機能を有している。
於いては、コラム・デコーダが、メモリ・セル・アレイ
に於けるピント線とそれに対応するデータ・バス間を開
閉する為にＣＡＳクロック信号の立ち上がりで立ち上が
り且っＣＡＳクロック信号の立ち下がりで立ち下がる信
号を送出する機能を有している。
これに依り、ビット線及びデータ・バス間開閉信号は従
来に比較してＣＡＳクロック信号の半周期骨も長くなる
ので書き込み時間を充分に長ぐとることができ、多ビッ
ト出力でありながらデータ・バスの系統数或いはセンス
・バッファ増幅器の回路数を節減した形式のＤＲＡＭに
適用して好結果が得られる。
来に比較してＣＡＳクロック信号の半周期骨も長くなる
ので書き込み時間を充分に長ぐとることができ、多ビッ
ト出力でありながらデータ・バスの系統数或いはセンス
・バッファ増幅器の回路数を節減した形式のＤＲＡＭに
適用して好結果が得られる。
第１図は本発明一実施例に於けるクロック信号発生回路
の要部ブロック図、第２図は本発明一実施例の動作を説
明する為の主要信号のタイミング・チャート、第３図は
書き込みを行う場合を説明する為のＤＲＡＭの要部回路
説明図、第４図はニブル・モード機能を有するＤＲＡＭ
の要部回路説明図、第５図は第４図に見られるＤＲＡＭ
がニブル・モードに入った場合の動作を説明する為の主
要信号のタイミング・チャート、第６図は従来の改良さ
れたＤＲＡＭの要部回路説明図、第７図は第６図に見ら
れるＤＲＡＭがニブル・モードに入った場合の動作を説
明する為の主要信号のタイミング・チャート、第８図は
前記改良された従来例に於ける書き込み時間の関係を説
明する為のタイミング・チャートをそれぞれ表している
。 図に於いて、ＣＢＩ及びＣＢ２は第１セル・ブロック及
び第２セル・ブロック、ＣＤはコラム・デコーダ、ＳＢ
Ｏ乃至ＳＢ３はセンス・バッファ増幅器、ＤＢはデータ
・バス、ＳＷはセンス・バッファ増幅器切り換え回路、
ＯＢＯ及びＯＢＩは出力バッファ増幅器、ＣＤＯ乃至Ｃ
Ｄ３はデータ・バスＤＢを時分割する為にビット線及び
データ・バス間を開閉する信号、ＤＴＯ及びＤＴＩはデ
ータ出力、ｌはＣＡＳクロック信号の反転信号であるφ
。を出力する為の回路、２は信号φ。の反転信号である
φ、を出力する為の回路、３Ａ及び３Ｂは信号φ１を分
周したクロック信号であるφ。 或いはφ、を出力する為の回路、４Ａ及び４Ｂはコラム
・デコーダを駆動する信号ＣＤＡ或いはＣＤＢを出力す
る為の回路、５Ａ及び５Ｂはコラム・デコーダ、６Ａ及
び６Ｂはセンス・バッファ回路を駆動する信号ＳＢＡ或
いはＳＢＢを出力する為の回路、７は出力バッファ増幅
器を駆動する信号ＯＢＣを出力する為の回路、Ａ及びＢ
は回路グループ、ＷＡＯ乃至ＷＡ３は書き込み増幅器、
ＣＢＬ及びＣＢＬは共通バス、ＷＥＡ及びＷＥＢは書き
込み増幅器を駆動する為のクロック信号、ＤＩＮは入力
データをそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 本完明一実施例の要部フ゛ロック図 第１図 ル占 実施例に於ける主要信号のタイミング・チャート第２図 実施例の要部回路説明図 第３図 従来のニブル・モードに於ける主要言号のタイミング・
チャート第５図 改良された従来例の要部回路説明図 第６図 第７図 第８図 手続補正書 昭和６１年８月７日 特許庁長官 黒 １）明 雄 殿 （特許庁審査官 殿）１ 事件の表示 昭和６０年特許願第１７９４４５号 ２ 発明の名称 ニブル・モード機能を有する半導体記
憶装置 ３ 補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地名
称（５２２）冨士通株式会社 代表者 山 本 卓 眞 ４ 代理人 住 所 東京都港区虎ノ門−丁目２０番７号６ 補正の
対象 明細書の特許請求の範囲の欄。 （１）特許請求の範囲の記載を、 「第１セル・ブロック及び第２セル・ブロックに分割さ
れたメモリ・セル・アレイと、 該第１セル・ブロック及び第２セル・ブロックに別個に
対応するデータ・バス及びセンス・バッファ増幅器と、 ニブル・モード には前記メモリ・セル・アレイに於け
るビット線とそれに対応するデータ・バス間を開閉する
為にＣＡＳクロック信号の立ち上がりで立ち上がり且つ
ζＡＳクロック信号の立ち下がりで立ち下がる信号を送
出するコラム・デコーダと、 前記第１セル・ブロックに関連するセンス・バッファ増
幅器及び前記第２セル・ブロックに関連するセンス・バ
ッファ増幅器を選択切り換えして出力バッファ増幅器に
接続するセンス・バッファ増幅器切り換え回路と を備えてなることを特徴とするニブル・モード機能を有
する半導体記憶装置。」、 と補正する。 （２） 第２図を別添第２図と差し換える。 ８ 添付書類の目録
の要部ブロック図、第２図は本発明一実施例の動作を説
明する為の主要信号のタイミング・チャート、第３図は
書き込みを行う場合を説明する為のＤＲＡＭの要部回路
説明図、第４図はニブル・モード機能を有するＤＲＡＭ
の要部回路説明図、第５図は第４図に見られるＤＲＡＭ
がニブル・モードに入った場合の動作を説明する為の主
要信号のタイミング・チャート、第６図は従来の改良さ
れたＤＲＡＭの要部回路説明図、第７図は第６図に見ら
れるＤＲＡＭがニブル・モードに入った場合の動作を説
明する為の主要信号のタイミング・チャート、第８図は
前記改良された従来例に於ける書き込み時間の関係を説
明する為のタイミング・チャートをそれぞれ表している
。 図に於いて、ＣＢＩ及びＣＢ２は第１セル・ブロック及
び第２セル・ブロック、ＣＤはコラム・デコーダ、ＳＢ
Ｏ乃至ＳＢ３はセンス・バッファ増幅器、ＤＢはデータ
・バス、ＳＷはセンス・バッファ増幅器切り換え回路、
ＯＢＯ及びＯＢＩは出力バッファ増幅器、ＣＤＯ乃至Ｃ
Ｄ３はデータ・バスＤＢを時分割する為にビット線及び
データ・バス間を開閉する信号、ＤＴＯ及びＤＴＩはデ
ータ出力、ｌはＣＡＳクロック信号の反転信号であるφ
。を出力する為の回路、２は信号φ。の反転信号である
φ、を出力する為の回路、３Ａ及び３Ｂは信号φ１を分
周したクロック信号であるφ。 或いはφ、を出力する為の回路、４Ａ及び４Ｂはコラム
・デコーダを駆動する信号ＣＤＡ或いはＣＤＢを出力す
る為の回路、５Ａ及び５Ｂはコラム・デコーダ、６Ａ及
び６Ｂはセンス・バッファ回路を駆動する信号ＳＢＡ或
いはＳＢＢを出力する為の回路、７は出力バッファ増幅
器を駆動する信号ＯＢＣを出力する為の回路、Ａ及びＢ
は回路グループ、ＷＡＯ乃至ＷＡ３は書き込み増幅器、
ＣＢＬ及びＣＢＬは共通バス、ＷＥＡ及びＷＥＢは書き
込み増幅器を駆動する為のクロック信号、ＤＩＮは入力
データをそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 本完明一実施例の要部フ゛ロック図 第１図 ル占 実施例に於ける主要信号のタイミング・チャート第２図 実施例の要部回路説明図 第３図 従来のニブル・モードに於ける主要言号のタイミング・
チャート第５図 改良された従来例の要部回路説明図 第６図 第７図 第８図 手続補正書 昭和６１年８月７日 特許庁長官 黒 １）明 雄 殿 （特許庁審査官 殿）１ 事件の表示 昭和６０年特許願第１７９４４５号 ２ 発明の名称 ニブル・モード機能を有する半導体記
憶装置 ３ 補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地名
称（５２２）冨士通株式会社 代表者 山 本 卓 眞 ４ 代理人 住 所 東京都港区虎ノ門−丁目２０番７号６ 補正の
対象 明細書の特許請求の範囲の欄。 （１）特許請求の範囲の記載を、 「第１セル・ブロック及び第２セル・ブロックに分割さ
れたメモリ・セル・アレイと、 該第１セル・ブロック及び第２セル・ブロックに別個に
対応するデータ・バス及びセンス・バッファ増幅器と、 ニブル・モード には前記メモリ・セル・アレイに於け
るビット線とそれに対応するデータ・バス間を開閉する
為にＣＡＳクロック信号の立ち上がりで立ち上がり且つ
ζＡＳクロック信号の立ち下がりで立ち下がる信号を送
出するコラム・デコーダと、 前記第１セル・ブロックに関連するセンス・バッファ増
幅器及び前記第２セル・ブロックに関連するセンス・バ
ッファ増幅器を選択切り換えして出力バッファ増幅器に
接続するセンス・バッファ増幅器切り換え回路と を備えてなることを特徴とするニブル・モード機能を有
する半導体記憶装置。」、 と補正する。 （２） 第２図を別添第２図と差し換える。 ８ 添付書類の目録
Claims (1)
- 【特許請求の範囲】 第１セル・ブロック及び第２セル・ブロックに分割され
たメモリ・セル・アレイと、 該第１セル・ブロック及び第２セル・ブロックに別個に
対応するデータ・バス及びセンス・バッファ増幅器と、 前記メモリ・セル・アレイに於けるビット線とそれに対
応するデータ・バス間を開閉する為に＠ＣＡＳ＠クロッ
ク信号の立ち上がりで立ち上がり且つ＠ＣＡＳ＠クロッ
ク信号の立ち下がりで立ち下がる信号を送出するコラム
・デコーダと、 前記第１セル・ブロックに関連するセンス・バッファ増
幅器及び前記第２セル・ブロックに関連するセンス・バ
ッファ増幅器を選択切り換えして出力バッファ増幅器に
接続するセンス・バッファ増幅器切り換え回路と を備えてなることを特徴とするニブル・モード機能を有
する半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179445A JPS6240693A (ja) | 1985-08-16 | 1985-08-16 | ニブル・モ−ド機能を有する半導体記憶装置 |
| US06/895,113 US4788667A (en) | 1985-08-16 | 1986-08-11 | Semiconductor memory device having nibble mode function |
| KR8606634A KR900005563B1 (en) | 1985-08-16 | 1986-08-12 | Semiconductor memory device having nibble mode function |
| DE8686111132T DE3671123D1 (de) | 1985-08-16 | 1986-08-12 | Halbleiterspeicher mit "nibble"-betriebsweise. |
| EP86111132A EP0212545B1 (en) | 1985-08-16 | 1986-08-12 | Semiconductor memory device having nibble mode function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179445A JPS6240693A (ja) | 1985-08-16 | 1985-08-16 | ニブル・モ−ド機能を有する半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6240693A true JPS6240693A (ja) | 1987-02-21 |
| JPH0430677B2 JPH0430677B2 (ja) | 1992-05-22 |
Family
ID=16065982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60179445A Granted JPS6240693A (ja) | 1985-08-16 | 1985-08-16 | ニブル・モ−ド機能を有する半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4788667A (ja) |
| EP (1) | EP0212545B1 (ja) |
| JP (1) | JPS6240693A (ja) |
| KR (1) | KR900005563B1 (ja) |
| DE (1) | DE3671123D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442490A (ja) * | 1990-06-08 | 1992-02-13 | Toshiba Corp | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2895488B2 (ja) * | 1988-04-18 | 1999-05-24 | 株式会社東芝 | 半導体記憶装置及び半導体記憶システム |
| JP3103575B2 (ja) * | 1989-05-26 | 2000-10-30 | 松下電器産業株式会社 | 半導体記憶装置 |
| US5341488A (en) * | 1990-04-11 | 1994-08-23 | Nec Electronics, Inc. | N-word read/write access achieving double bandwidth without increasing the width of external data I/O bus |
| US6324120B2 (en) | 1990-04-18 | 2001-11-27 | Rambus Inc. | Memory device having a variable data output length |
| US6751696B2 (en) * | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US5995443A (en) * | 1990-04-18 | 1999-11-30 | Rambus Inc. | Synchronous memory device |
| US5592436A (en) * | 1992-08-28 | 1997-01-07 | Kabushiki Kaisha Toshiba | Data transfer system |
| JP2825401B2 (ja) * | 1992-08-28 | 1998-11-18 | 株式会社東芝 | 半導体記憶装置 |
| US5392239A (en) * | 1993-05-06 | 1995-02-21 | S3, Incorporated | Burst-mode DRAM |
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| US5598376A (en) * | 1994-12-23 | 1997-01-28 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
| US5526320A (en) * | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
| US5675549A (en) * | 1994-12-23 | 1997-10-07 | Micron Technology, Inc. | Burst EDO memory device address counter |
| US6804760B2 (en) | 1994-12-23 | 2004-10-12 | Micron Technology, Inc. | Method for determining a type of memory present in a system |
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| US5729503A (en) * | 1994-12-23 | 1998-03-17 | Micron Technology, Inc. | Address transition detection on a synchronous design |
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