JPH0512809A - デイスク駆動装置のフオーマツト制御回路 - Google Patents
デイスク駆動装置のフオーマツト制御回路Info
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- JPH0512809A JPH0512809A JP3189314A JP18931491A JPH0512809A JP H0512809 A JPH0512809 A JP H0512809A JP 3189314 A JP3189314 A JP 3189314A JP 18931491 A JP18931491 A JP 18931491A JP H0512809 A JPH0512809 A JP H0512809A
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- 230000002950 deficient Effects 0.000 abstract description 2
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 230000005540 biological transmission Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/02—Control of operating function, e.g. switching from recording to reproducing
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/30—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
- G11B27/3027—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording used signal is digitally coded
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- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 媒体欠陥のある箇所に書込まれ、読出し時に
部分的に不一致を生ずるフォーマット同期または中断識
別パターンでも、目的とする区切り点を高い確立で再生
可能とする同期検出回路を提供する。 【構成】 再生情報ブロックをｍ個のセグメント（ビッ
ト数単位）に分割し、一致検出回路２０ａ〜２０ｔ及び
論理積回路２１ａ〜２１ｅにおいて、セグメント単位で
基準パターンとのパターン一致検出を行う。次いで、ｍ
個のセグメントのうち、少くともｎ個（１＜ｎ＜ｍ）の
セグメントにおいて一致検出がなされたことが、検出回
路１１ａ〜１１ｊ及び論理和回路１９で判定されたと
き、この比較パターンは基準パターンと同一であるとみ
なし、同期検出信号を生成する。
部分的に不一致を生ずるフォーマット同期または中断識
別パターンでも、目的とする区切り点を高い確立で再生
可能とする同期検出回路を提供する。 【構成】 再生情報ブロックをｍ個のセグメント（ビッ
ト数単位）に分割し、一致検出回路２０ａ〜２０ｔ及び
論理積回路２１ａ〜２１ｅにおいて、セグメント単位で
基準パターンとのパターン一致検出を行う。次いで、ｍ
個のセグメントのうち、少くともｎ個（１＜ｎ＜ｍ）の
セグメントにおいて一致検出がなされたことが、検出回
路１１ａ〜１１ｊ及び論理和回路１９で判定されたと
き、この比較パターンは基準パターンと同一であるとみ
なし、同期検出信号を生成する。
Description
【０００１】
【技術分野】本発明はディスク駆動装置のフォーマット
制御回路に関し、特に固定磁気ディスクドライブ、フロ
ッピーディスクドライブ，光磁気ディスクドライブ等の
ディスク駆動装置におけるフォーマット制御回路に関す
るものである。
制御回路に関し、特に固定磁気ディスクドライブ、フロ
ッピーディスクドライブ，光磁気ディスクドライブ等の
ディスク駆動装置におけるフォーマット制御回路に関す
るものである。
【０００２】
【従来技術】従来のこの種のフォーマット制御回路にお
いては、選択されたデータトラックの所定領域に記録さ
れる任意のデータブロックの開始点や中断点を識別する
ために、図１０に示す如く、所定ビット数（本例ではｍ
ビット）からなる同期コードについての読出し時に、読
出し信号列のなかからこれ等書込み時の全同期コードに
ついて完全一致（ｍビット全ての一致）が取れることを
条件としている。
いては、選択されたデータトラックの所定領域に記録さ
れる任意のデータブロックの開始点や中断点を識別する
ために、図１０に示す如く、所定ビット数（本例ではｍ
ビット）からなる同期コードについての読出し時に、読
出し信号列のなかからこれ等書込み時の全同期コードに
ついて完全一致（ｍビット全ての一致）が取れることを
条件としている。
【０００３】従って、ディスク媒体上から正しく全同期
ビットが読出される場合、すなわち図１０において媒体
上の正常領域に記録された同期コード101 ａについて
は、ｍビット一括一致検出101 ｂは正しく行われて、同
期検出信号101 ｃが出力されることになる。
ビットが読出される場合、すなわち図１０において媒体
上の正常領域に記録された同期コード101 ａについて
は、ｍビット一括一致検出101 ｂは正しく行われて、同
期検出信号101 ｃが出力されることになる。
【０００４】しかしながら、媒体上の欠陥を含む領域に
記録された同期コード、例えば図１０の同期コード102
ａや103 ａについては、いずれも、欠陥部分のビット不
一致のため（102 ｂ，103 ｂ）、仮に１ビットの不一致
であっても、同期信号は出力されない。
記録された同期コード、例えば図１０の同期コード102
ａや103 ａについては、いずれも、欠陥部分のビット不
一致のため（102 ｂ，103 ｂ）、仮に１ビットの不一致
であっても、同期信号は出力されない。
【０００５】この様に、従来の同期検出方式では、同期
コードの全ビットについて完全一致が同期検出条件とな
っているので、対象ディスク駆動装置の記録密度の増大
に伴なうビットエラー率の増加や、更には潜在的媒体欠
陥に起因するビットエラー等により、同期検出機会を失
うことが多くなる。そのために、本来これ等同期コード
に引続き記録されているデータブロックをタイミング良
く読出すことができず、また再生自体が大変困難になる
という欠点がある。
コードの全ビットについて完全一致が同期検出条件とな
っているので、対象ディスク駆動装置の記録密度の増大
に伴なうビットエラー率の増加や、更には潜在的媒体欠
陥に起因するビットエラー等により、同期検出機会を失
うことが多くなる。そのために、本来これ等同期コード
に引続き記録されているデータブロックをタイミング良
く読出すことができず、また再生自体が大変困難になる
という欠点がある。
【０００６】
【発明の目的】そこで、本発明はかかる従来のものの欠
点を解決すべくなされたものであって、その目的とする
ところは、媒体欠陥のある箇所に書込まれ読出し時に部
分的に不一致を生ずるフォーマット同期コードや中断識
別コードでも、高い確率で検出することができるディス
ク駆動装置のフォーマット制御回路を提供することにあ
る。
点を解決すべくなされたものであって、その目的とする
ところは、媒体欠陥のある箇所に書込まれ読出し時に部
分的に不一致を生ずるフォーマット同期コードや中断識
別コードでも、高い確率で検出することができるディス
ク駆動装置のフォーマット制御回路を提供することにあ
る。
【０００７】
【発明の構成】本発明によれば、複数のデータトラック
から構成されるディスク媒体に対して選択されたデータ
トラックの所定領域に所望のデータをビットシリアルに
記録形式で書込み読出すためのディスク駆動装置のフォ
ーマット制御回路であって、個別データブロックの記録
開始点を識別するための同期コード、前記データブロッ
クが特定トラック位置において中断されることを示す中
断識別コード及びこれに続く所定トラック位置において
前記データブロックの記録再開点を識別するための再同
期化コードを再生する手段と、この再生された各コード
のパターンコードビットの総数をｍ個の所定ビット群
（ｍ個のセグメントと称す、ｍは３以上の整数）に分割
し、セグメント毎に基準パターンとこれ等再生パターン
の一致を検出して、前記セグメント内で全ビットが一致
したことを示すセグメント一致信号を発生するセグメン
ト比較手段と、前記セグメント比較手段からの前記セグ
メント一致信号の内少なくともｎ本（１＜ｎ＜ｍ）が一
致を示すとき、前記同期コード、中断識別コード及び再
同期化コードの検出信号を生成する手段とを含むことを
特徴とするフォーマット制御回路が得られる。
から構成されるディスク媒体に対して選択されたデータ
トラックの所定領域に所望のデータをビットシリアルに
記録形式で書込み読出すためのディスク駆動装置のフォ
ーマット制御回路であって、個別データブロックの記録
開始点を識別するための同期コード、前記データブロッ
クが特定トラック位置において中断されることを示す中
断識別コード及びこれに続く所定トラック位置において
前記データブロックの記録再開点を識別するための再同
期化コードを再生する手段と、この再生された各コード
のパターンコードビットの総数をｍ個の所定ビット群
（ｍ個のセグメントと称す、ｍは３以上の整数）に分割
し、セグメント毎に基準パターンとこれ等再生パターン
の一致を検出して、前記セグメント内で全ビットが一致
したことを示すセグメント一致信号を発生するセグメン
ト比較手段と、前記セグメント比較手段からの前記セグ
メント一致信号の内少なくともｎ本（１＜ｎ＜ｍ）が一
致を示すとき、前記同期コード、中断識別コード及び再
同期化コードの検出信号を生成する手段とを含むことを
特徴とするフォーマット制御回路が得られる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例を示し、同期パタ
ーン検出回路１を含むフォーマット制御回路２の主要ブ
ロック回路図である。
ーン検出回路１を含むフォーマット制御回路２の主要ブ
ロック回路図である。
【００１０】同期パターン検出回路１は選択回路４０の
バス出力信号BUS-A を基準パターン入力端子群Ａ0 ，Ａ
1 ，…，Ａw-1 に受けるとともにシフトレジスタ回路３
０のバス出力信号BUS-B を比較パターン入力端子群Ｂ0
，Ｂ1 ，…，Ｂw-1 に受け、夫々対応する入力端子信
号間（Ａ0 とＢ0 ，Ａ1 とＢ1 ，…，Ａw-1 とＢw-1 ）
で２進比較を実施し、一致する場合に夫々対応する比較
出力信号Ｃ0 ，Ｃ1 ，…，Ｃw-1 に論理“１”レベル信
号を送出するビット比較回路２０，比較信号Ｃo，Ｃ1
，…，Ｃw-1 を入力とし、所定のビット数単位での論
理積信号群Ｄ0 ，Ｄ1 ，…，Ｄm-1 から構成されるｍ個
の出力信号とする（本例においては比較信号Ｃ0 ，Ｃ1
，…，Ｃi-1 からなるｉビットの論理積出力信号Ｄ0
，以下同様にＣi ，…，Ｃw-1 からなる論理積出力信
号Ｄm-1 等々から構成される）論理積回路２１、そして
論理積回路２１からのｍ本のセグメント一致信号Ｄ0 ，
Ｄ1 …，Ｄm-1 を入力として制御信号バスBUS-C からの
設定あるいは予め定められたｍ個と同じかまたは少ない
ｎ個以上のセグメント一致信号Ｄ0 ，Ｄ1 ，…，Ｄm-1
の論理“１”レベル（すなわち部分一致を示す）を検出
する場合に、同期検出信号SYNCD にオン信号を出力する
ｎ／ｍ部分一致検出回路１０から構成される。
バス出力信号BUS-A を基準パターン入力端子群Ａ0 ，Ａ
1 ，…，Ａw-1 に受けるとともにシフトレジスタ回路３
０のバス出力信号BUS-B を比較パターン入力端子群Ｂ0
，Ｂ1 ，…，Ｂw-1 に受け、夫々対応する入力端子信
号間（Ａ0 とＢ0 ，Ａ1 とＢ1 ，…，Ａw-1 とＢw-1 ）
で２進比較を実施し、一致する場合に夫々対応する比較
出力信号Ｃ0 ，Ｃ1 ，…，Ｃw-1 に論理“１”レベル信
号を送出するビット比較回路２０，比較信号Ｃo，Ｃ1
，…，Ｃw-1 を入力とし、所定のビット数単位での論
理積信号群Ｄ0 ，Ｄ1 ，…，Ｄm-1 から構成されるｍ個
の出力信号とする（本例においては比較信号Ｃ0 ，Ｃ1
，…，Ｃi-1 からなるｉビットの論理積出力信号Ｄ0
，以下同様にＣi ，…，Ｃw-1 からなる論理積出力信
号Ｄm-1 等々から構成される）論理積回路２１、そして
論理積回路２１からのｍ本のセグメント一致信号Ｄ0 ，
Ｄ1 …，Ｄm-1 を入力として制御信号バスBUS-C からの
設定あるいは予め定められたｍ個と同じかまたは少ない
ｎ個以上のセグメント一致信号Ｄ0 ，Ｄ1 ，…，Ｄm-1
の論理“１”レベル（すなわち部分一致を示す）を検出
する場合に、同期検出信号SYNCD にオン信号を出力する
ｎ／ｍ部分一致検出回路１０から構成される。
【００１１】シフトレジスタ回路３０は、読出し動作時
においては、ディスク媒体上（図１には示されていな
い）から読出されたビット直列な読出情報NRZIN を直列
入力端子ＳＩに受け、順次クロックシフトすることによ
りＢ0，Ｂ1 …，Ｂw-1 のｗビートからなる並列情報BUS
-B として直並列変換する。また、このBUS-B 上の並列
情報はフォーマット同期化終了後の読出データワードPD
O としても使用可能である。
においては、ディスク媒体上（図１には示されていな
い）から読出されたビット直列な読出情報NRZIN を直列
入力端子ＳＩに受け、順次クロックシフトすることによ
りＢ0，Ｂ1 …，Ｂw-1 のｗビートからなる並列情報BUS
-B として直並列変換する。また、このBUS-B 上の並列
情報はフォーマット同期化終了後の読出データワードPD
O としても使用可能である。
【００１２】同じく、シフトレジスタ回路３０は、書込
み動作時にあっては、選択回路４０のバス出力信号BUS-
A を並列入力端子Ａ0 ，Ａ1，…，Ａw-1 の入力とし、
書込クロックにより順次シフトすることにより直列出力
端子ＳＯからディスク媒体上へのビット直列な書込み情
報NRZOUTとして出力する。
み動作時にあっては、選択回路４０のバス出力信号BUS-
A を並列入力端子Ａ0 ，Ａ1，…，Ａw-1 の入力とし、
書込クロックにより順次シフトすることにより直列出力
端子ＳＯからディスク媒体上へのビット直列な書込み情
報NRZOUTとして出力する。
【００１３】選択回路４０は同期／再同期化コード発生
回路４２並びに中断識別コード発生回路４１の並列出力
信号および並列情報としての書込みデータワードPDI を
夫々入力として、制御シーケンスに従って、いずれかの
並列入力信号をバス出力信号BUS-A へ送出する。
回路４２並びに中断識別コード発生回路４１の並列出力
信号および並列情報としての書込みデータワードPDI を
夫々入力として、制御シーケンスに従って、いずれかの
並列入力信号をバス出力信号BUS-A へ送出する。
【００１４】同期／再同期化コード発生回路４２並びに
中断識別コード発生回路４１は各々制御信号バスBUS-C
からの制御のもとに所定の異なるパターンコードを出力
する。
中断識別コード発生回路４１は各々制御信号バスBUS-C
からの制御のもとに所定の異なるパターンコードを出力
する。
【００１５】次に、図２を用いて図１に示されたｎ／ｍ
部分一致検出回路１０のより詳細な機能ブロック構成を
説明する。図において、ｎ／ｍ部分一致検出回路１０の
入力信号として与えられるセグメント一致信号群Ｄ0 ，
Ｄ1 ，…，Ｄm-1 は夫々ｎ／ｍ論理積ゲート回路ブロッ
ク１１ａ，１１ｂ，…，１１ｎに等しく入力される。
部分一致検出回路１０のより詳細な機能ブロック構成を
説明する。図において、ｎ／ｍ部分一致検出回路１０の
入力信号として与えられるセグメント一致信号群Ｄ0 ，
Ｄ1 ，…，Ｄm-1 は夫々ｎ／ｍ論理積ゲート回路ブロッ
ク１１ａ，１１ｂ，…，１１ｎに等しく入力される。
【００１６】ｎ／ｍ論理積ゲート回路ブロック１１ａ，
１１ｂ，…，１１ｎは全て同等の論理構造を有するが、
制御信号バスBUS-C からの入力によって夫々異なる入力
抑止機能を有する入力ゲート制御レジスタ１２を内蔵す
る。また、ｎ／ｍ論理積ゲート回路ブロック１１ａ，１
１ｂ，…，１１ｎはセグメント一致信号群Ｄ0 ，Ｄ1，
…，Ｄm-1 の各ビットに夫々対応し、入力ゲート制御レ
ジスタ１２からの抑止出力信号をゲート制御入力として
ゲート制御されたセグメント一致信号群Ｅ0 ，Ｅ1 …，
Ｅm-1 を出力する入力ゲート回路群１３ａ，１３ｂ，
…，１３ｎを等しく内蔵している。
１１ｂ，…，１１ｎは全て同等の論理構造を有するが、
制御信号バスBUS-C からの入力によって夫々異なる入力
抑止機能を有する入力ゲート制御レジスタ１２を内蔵す
る。また、ｎ／ｍ論理積ゲート回路ブロック１１ａ，１
１ｂ，…，１１ｎはセグメント一致信号群Ｄ0 ，Ｄ1，
…，Ｄm-1 の各ビットに夫々対応し、入力ゲート制御レ
ジスタ１２からの抑止出力信号をゲート制御入力として
ゲート制御されたセグメント一致信号群Ｅ0 ，Ｅ1 …，
Ｅm-1 を出力する入力ゲート回路群１３ａ，１３ｂ，
…，１３ｎを等しく内蔵している。
【００１７】ｎ／ｍ論理積ゲート回路ブロック１１ａ，
１１ｂ，…，１１ｎはゲート制御されたセグメント一致
信号群Ｅ0 ，Ｅ1 ，…，Ｅm-1を夫々入力として、論理
積信号Ｆ0 ，Ｆ1 ，…，Ｆm-1 を夫々出力するための論
理積ゲート回路１４を内蔵している。論理積信号群Ｆ0
，Ｆ1 ，…，Ｆm-1 は各々所定の部分一致検出信号と
して論理和ゲート回路１９の入力となり、論理積信号Ｆ
0 ，Ｆ1 ，…，Ｆm-1 のいずれか１つ以上が一致状態に
あると、ｎ／ｍ部分一致検出回路１０の出力である同期
検出信号SYNCD をオンにする。
１１ｂ，…，１１ｎはゲート制御されたセグメント一致
信号群Ｅ0 ，Ｅ1 ，…，Ｅm-1を夫々入力として、論理
積信号Ｆ0 ，Ｆ1 ，…，Ｆm-1 を夫々出力するための論
理積ゲート回路１４を内蔵している。論理積信号群Ｆ0
，Ｆ1 ，…，Ｆm-1 は各々所定の部分一致検出信号と
して論理和ゲート回路１９の入力となり、論理積信号Ｆ
0 ，Ｆ1 ，…，Ｆm-1 のいずれか１つ以上が一致状態に
あると、ｎ／ｍ部分一致検出回路１０の出力である同期
検出信号SYNCD をオンにする。
【００１８】以上が本発明の特徴であるｎ／ｍ部分一致
検出回路１０の汎用例を示したものであるが、その特徴
を分りやすく説明するためにｎ／ｍが３／５の場合の具
体例を図３及び図４を用いて説明する。
検出回路１０の汎用例を示したものであるが、その特徴
を分りやすく説明するためにｎ／ｍが３／５の場合の具
体例を図３及び図４を用いて説明する。
【００１９】図３を参照すると、この実施例の場合、基
準パターンビットとしてＡ0 ，Ａ1，…，Ａ18，Ａ19の
２０ビット並びに比較パターンビットとしてＢ0 ，Ｂ1
，…，Ｂ18，Ｂ19からなる２０ビットを入力とし、夫
々対応するビットの２進一致検出を行うビット比較回路
２０ａ，２０ｂ，…，２０ｔがある。
準パターンビットとしてＡ0 ，Ａ1，…，Ａ18，Ａ19の
２０ビット並びに比較パターンビットとしてＢ0 ，Ｂ1
，…，Ｂ18，Ｂ19からなる２０ビットを入力とし、夫
々対応するビットの２進一致検出を行うビット比較回路
２０ａ，２０ｂ，…，２０ｔがある。
【００２０】更に、ビット比較回路２０ａ，２０ｂ，
…，２０ｔからの一致信号Ｃ0 ，Ｃ1，…，Ｃ18，Ｃ19
の２０ビット出力は本列の場合４ビット単位に区切ら
れ、合計５つのセグメントに分けられ、夫々４ビット論
理積ゲート回路２１ａ，２１ｂ，…，２１ｄ，２１ｅの
入力として与えられる。４ビット論理積ゲート回路２１
ａ，２１ｂ，…，２１ｅの各出力、すなわちセグメント
一致信号Ｄ0 ，Ｄ1 ，…，Ｄ4 は夫々３／５論理積ゲー
ト回路１１ａ，１１ｂ，…，１１ｊの入力として与えら
れる。
…，２０ｔからの一致信号Ｃ0 ，Ｃ1，…，Ｃ18，Ｃ19
の２０ビット出力は本列の場合４ビット単位に区切ら
れ、合計５つのセグメントに分けられ、夫々４ビット論
理積ゲート回路２１ａ，２１ｂ，…，２１ｄ，２１ｅの
入力として与えられる。４ビット論理積ゲート回路２１
ａ，２１ｂ，…，２１ｅの各出力、すなわちセグメント
一致信号Ｄ0 ，Ｄ1 ，…，Ｄ4 は夫々３／５論理積ゲー
ト回路１１ａ，１１ｂ，…，１１ｊの入力として与えら
れる。
【００２１】本例のように、ｍ＝５，ｎ＝３の場合に、
取り得る全ての組合せは図４に示す通りｍ＝５（Ｄ0 ，
Ｄ1 ，…，Ｄ4 ）から任意の３ビットの組合せパターン
で結果としてＦ0 からＦ9 までの１０通りがある。従っ
て図３に示す通り、３／５論理積ゲート回路群はＦ0 か
らＦ9 までを出力する１１ａから１１ｊまでの１０ブロ
ックから構成される。
取り得る全ての組合せは図４に示す通りｍ＝５（Ｄ0 ，
Ｄ1 ，…，Ｄ4 ）から任意の３ビットの組合せパターン
で結果としてＦ0 からＦ9 までの１０通りがある。従っ
て図３に示す通り、３／５論理積ゲート回路群はＦ0 か
らＦ9 までを出力する１１ａから１１ｊまでの１０ブロ
ックから構成される。
【００２２】また、これら各３／５論理積ゲート回路は
図４に対応し、セグメント一致信号入力Ｄ0 ，Ｄ1 ，
…，Ｄ4 のうち３つのみを入力ゲートオンとなるように
入力ゲート制御されている。またこれらの部分一致検出
信号Ｆ0 〜Ｆ9 は論理和ゲート回路１９において論理和
がとられいずれか１つ以上がオンであれば出力として同
期検出信号SYNCD がオンとなる。
図４に対応し、セグメント一致信号入力Ｄ0 ，Ｄ1 ，
…，Ｄ4 のうち３つのみを入力ゲートオンとなるように
入力ゲート制御されている。またこれらの部分一致検出
信号Ｆ0 〜Ｆ9 は論理和ゲート回路１９において論理和
がとられいずれか１つ以上がオンであれば出力として同
期検出信号SYNCD がオンとなる。
【００２３】次に、図５を用いて図１に示した本発明の
実施例がディスク装置のトラックフォーマット制御動作
のどのような場合に必要となるかの一般例を説明する。
選択されたトラックの所定の領域に不特定のパターンか
ら構成される所定の長さのユーザデータ論理セグメント
201 をディスク媒体（MEDIA ）220 上に書込むための物
理フォーマット制御された書込み情報ビット列NRZ OUT
210 は、本例に示される場合、MEDIA 220 の本来論理セ
グメント201 を書込むべき領域に、既知の無効領域部分
225 が存在するために、ユーザデータとしてＤ0 ，Ｄ1
，…，Ｄl-1 のｌビット長からなる論理セグメント201
を夫々Ｄ0 ，Ｄ1 ，…，Ｄi-1 のｉビットからなる部
分と、残りのＤi ，…，Ｄl-1 ビットからなる二つの物
理セグメント201 ａ並びに201 ｂに分割し、夫々のユー
ザデータセグメントについて各々同期パターンコードお
よび中断識別または終了識別パターンコードを付加した
一連の記録ビットパターンを出力する。
実施例がディスク装置のトラックフォーマット制御動作
のどのような場合に必要となるかの一般例を説明する。
選択されたトラックの所定の領域に不特定のパターンか
ら構成される所定の長さのユーザデータ論理セグメント
201 をディスク媒体（MEDIA ）220 上に書込むための物
理フォーマット制御された書込み情報ビット列NRZ OUT
210 は、本例に示される場合、MEDIA 220 の本来論理セ
グメント201 を書込むべき領域に、既知の無効領域部分
225 が存在するために、ユーザデータとしてＤ0 ，Ｄ1
，…，Ｄl-1 のｌビット長からなる論理セグメント201
を夫々Ｄ0 ，Ｄ1 ，…，Ｄi-1 のｉビットからなる部
分と、残りのＤi ，…，Ｄl-1 ビットからなる二つの物
理セグメント201 ａ並びに201 ｂに分割し、夫々のユー
ザデータセグメントについて各々同期パターンコードお
よび中断識別または終了識別パターンコードを付加した
一連の記録ビットパターンを出力する。
【００２４】すなわち、図５のNRZ OUT 201 タイミング
チャートに示されるように、前半の物理セグメント201
ａの送出に先立って通常の同期パターンギャップNSG 21
1 を送出し、また物理セグメント201 ａ部分の送出終了
後直ちに中断識別ギャップ212 を付加する。
チャートに示されるように、前半の物理セグメント201
ａの送出に先立って通常の同期パターンギャップNSG 21
1 を送出し、また物理セグメント201 ａ部分の送出終了
後直ちに中断識別ギャップ212 を付加する。
【００２５】既知の媒体無効領域225 部分のスキップ処
理の後、後半の物理セグメント201ｂの記録のため、同
様にまず再同期化パターンギャップRSG 213 を送出し、
次いで物理セグメント201 ｂのビット情報を送出し、終
了後通常の終了ギャップNEG214 を付加し、一連のフォ
ーマット処理とする。以上説明した書込情報ビット列NR
Z OUT 210 によってディスク媒体MEDIA 220 上には図５
の同タイミングチャートに示されるように記録される。
理の後、後半の物理セグメント201ｂの記録のため、同
様にまず再同期化パターンギャップRSG 213 を送出し、
次いで物理セグメント201 ｂのビット情報を送出し、終
了後通常の終了ギャップNEG214 を付加し、一連のフォ
ーマット処理とする。以上説明した書込情報ビット列NR
Z OUT 210 によってディスク媒体MEDIA 220 上には図５
の同タイミングチャートに示されるように記録される。
【００２６】次いで、前述のようにMEDIA 220 上に記録
された情報は、読出しフォーマット制御に伴ない同図に
示されるビット直列な読出情報NRZ IN 230としてシフト
レジスタ３０に入力される。読出しフォーマット制御の
主たる目的は一連の読出しビット情報列の中から正しく
本来のユーザデータ、この例の場合物理セグメント201
ａと同じく201 ｂとを弁別することにある。
された情報は、読出しフォーマット制御に伴ない同図に
示されるビット直列な読出情報NRZ IN 230としてシフト
レジスタ３０に入力される。読出しフォーマット制御の
主たる目的は一連の読出しビット情報列の中から正しく
本来のユーザデータ、この例の場合物理セグメント201
ａと同じく201 ｂとを弁別することにある。
【００２７】そこで、まず最初の物理セグメント201 ａ
を区別するために、予め先頭に付加された通常同期パタ
ーンギャップNSG 211 中に含まれる同期コード“SYNC”
211ｂの検出動作を同期パターン検出回路１によって実
行し、読出情報NRZ IN 230中の“SYNC”231 ｂをシフト
レジスタ回路３０からの並列情報BUS-B の中に検出した
時、同期検出信号SYNCD ライン上に“SYNC”検出251 を
発生する。
を区別するために、予め先頭に付加された通常同期パタ
ーンギャップNSG 211 中に含まれる同期コード“SYNC”
211ｂの検出動作を同期パターン検出回路１によって実
行し、読出情報NRZ IN 230中の“SYNC”231 ｂをシフト
レジスタ回路３０からの並列情報BUS-B の中に検出した
時、同期検出信号SYNCD ライン上に“SYNC”検出251 を
発生する。
【００２８】本例では以下引続いて物理セグメント201
ａ部分が正常に読出され、またその中断を示す中断識別
コード“ESYNC ”232 ａも書込時の中断識別ギャップ21
2 の中から正常に読出され、SYNCD 信号252 が検出され
る。
ａ部分が正常に読出され、またその中断を示す中断識別
コード“ESYNC ”232 ａも書込時の中断識別ギャップ21
2 の中から正常に読出され、SYNCD 信号252 が検出され
る。
【００２９】既知の媒体（MEDIA ）無効領域（VOID ARE
A）スキップ処理後、残の物理セグメント201 ｂの弁別
作業に入るが、本例では記録された再同期化パターンギ
ャップRSG 213 中の再同期化コード“RSYNC ”213 ｂを
正しく検出することがその重要な前提となる。
A）スキップ処理後、残の物理セグメント201 ｂの弁別
作業に入るが、本例では記録された再同期化パターンギ
ャップRSG 213 中の再同期化コード“RSYNC ”213 ｂを
正しく検出することがその重要な前提となる。
【００３０】本例においては、ちょうど再同期化コード
“RSYNC ”213 ｂが記録されたトラック領域に、既知で
はない媒体欠陥が存在し、そのために読出情報列NRZ IN
230上の“RSYNC ”213 ｂに相当する読出パターンコー
ド“RSYNC ′”233 ｂが部分的にビット一致しない場合
があることを示している。この結果、従来の同期検出方
法では、図５の同期検出信号SYNCD ライン上の“RSYNC
”一致検出出力253 は出力されず、よって引続く物理
セグメント201 ｂの正常な読取りが不可能となってしま
う問題がある。
“RSYNC ”213 ｂが記録されたトラック領域に、既知で
はない媒体欠陥が存在し、そのために読出情報列NRZ IN
230上の“RSYNC ”213 ｂに相当する読出パターンコー
ド“RSYNC ′”233 ｂが部分的にビット一致しない場合
があることを示している。この結果、従来の同期検出方
法では、図５の同期検出信号SYNCD ライン上の“RSYNC
”一致検出出力253 は出力されず、よって引続く物理
セグメント201 ｂの正常な読取りが不可能となってしま
う問題がある。
【００３１】しかしながら、本発明においては、予め知
られていない媒体欠陥227 あるいはノイズ等によるビッ
トパターン不一致が存在しても、一定の範囲であれば、
本来の同期検出の機能を損うことなく同期検出信号SYNC
Dライン上に正しく一致検出を発生できる。
られていない媒体欠陥227 あるいはノイズ等によるビッ
トパターン不一致が存在しても、一定の範囲であれば、
本来の同期検出の機能を損うことなく同期検出信号SYNC
Dライン上に正しく一致検出を発生できる。
【００３２】なお、本例では、再同期化コード“RSYNC
”の読出パターン内に部分的不一致が存在する場合を
示したが、これは前述の通常同期コード“SYNC”231 ｂ
および中断識別コード“ESYNC ”232 ａの場合でも全く
同等にその効果を得ることができる。
”の読出パターン内に部分的不一致が存在する場合を
示したが、これは前述の通常同期コード“SYNC”231 ｂ
および中断識別コード“ESYNC ”232 ａの場合でも全く
同等にその効果を得ることができる。
【００３３】次に、図６を用いて本発明が図５に示した
ような媒体欠陥（Media Flaw）あるいはノイズ等によっ
て、同期コードパターンに部分不一致を生じても、この
影響を回避できることを説明する。説明を容易にするた
め、図６は図３および図４を用いて具体的に説明したｎ
／ｍモードが３／５モードの場合の動作タイミングを示
す。図６中において、ディスク媒体MEDIA 220 上の記録
状態は図５のそれと同等である。
ような媒体欠陥（Media Flaw）あるいはノイズ等によっ
て、同期コードパターンに部分不一致を生じても、この
影響を回避できることを説明する。説明を容易にするた
め、図６は図３および図４を用いて具体的に説明したｎ
／ｍモードが３／５モードの場合の動作タイミングを示
す。図６中において、ディスク媒体MEDIA 220 上の記録
状態は図５のそれと同等である。
【００３４】次に、シフトレジスタ回路３０の並列情報
出力BUS-B 340 上には、再同期化ギャップパターンとし
て最初にPLO 引込みギャップ343 ａがあり、次いで、再
同期化コード“RSYNC ”パターン相当が検出できる。本
例においては、図３に示されるパターン一致検出総数２
０ビットとして、夫々比較入力端子Ｂ0 ，Ｂ1 ，…，Ｂ
19に図のように読出されたRSYNC 部分相当の読出ビット
ｒ0 〜ｒ19が検出されているとする。
出力BUS-B 340 上には、再同期化ギャップパターンとし
て最初にPLO 引込みギャップ343 ａがあり、次いで、再
同期化コード“RSYNC ”パターン相当が検出できる。本
例においては、図３に示されるパターン一致検出総数２
０ビットとして、夫々比較入力端子Ｂ0 ，Ｂ1 ，…，Ｂ
19に図のように読出されたRSYNC 部分相当の読出ビット
ｒ0 〜ｒ19が検出されているとする。
【００３５】ただし、本例ではディスク媒体220 上の未
知の欠陥（ポテンシャルFlaw）227の存在のため、比較
入力ビットＢ10，Ｂ11，Ｂ12，Ｂ13については読録時コ
ードビットが正しく再生されなかったことを示す。
知の欠陥（ポテンシャルFlaw）227の存在のため、比較
入力ビットＢ10，Ｂ11，Ｂ12，Ｂ13については読録時コ
ードビットが正しく再生されなかったことを示す。
【００３６】一方、基準パターン入力端子には、図中BU
S-A として示されるように、入力端子Ａ0 ，Ａ1 ，…，
Ａ19にそれぞれ再同期化コードパターンＲ0 ，Ｒ1 ，
…，Ｒ19がビット比較回路２０ａ，２０ｂ，…，２０ｔ
の入力として与えられる。
S-A として示されるように、入力端子Ａ0 ，Ａ1 ，…，
Ａ19にそれぞれ再同期化コードパターンＲ0 ，Ｒ1 ，
…，Ｒ19がビット比較回路２０ａ，２０ｂ，…，２０ｔ
の入力として与えられる。
【００３７】以上のように、基準パターン入力BUS-A お
よび比較パターン入力BUS-B が与えられると、図３中の
５箇のセグメント一致検出用論理積ゲート回路２１ａ，
２１ｂ，…，２１ｅは夫々担当の４ビット一致検出の論
理積を求め、図６の例の場合には、読出ビットとして書
込時と異なるビット（Ｂ10，Ｂ11，Ｂ12，Ｂ13）に対応
する比較信号Ｃ10，Ｃ11，Ｃ12，Ｃ13ビットを含む論理
積回路２１ｃ並びに２１ｄの出力，すなわちセグメント
一致信号Ｄ2 ，Ｄ3 がオンにならず、他のセグメント一
致信号Ｄ0 ，Ｄ1 およびＤ4 の３箇についてはオンとな
る。
よび比較パターン入力BUS-B が与えられると、図３中の
５箇のセグメント一致検出用論理積ゲート回路２１ａ，
２１ｂ，…，２１ｅは夫々担当の４ビット一致検出の論
理積を求め、図６の例の場合には、読出ビットとして書
込時と異なるビット（Ｂ10，Ｂ11，Ｂ12，Ｂ13）に対応
する比較信号Ｃ10，Ｃ11，Ｃ12，Ｃ13ビットを含む論理
積回路２１ｃ並びに２１ｄの出力，すなわちセグメント
一致信号Ｄ2 ，Ｄ3 がオンにならず、他のセグメント一
致信号Ｄ0 ，Ｄ1 およびＤ4 の３箇についてはオンとな
る。
【００３８】この結果、セグメント一致信号Ｄ0 ，…，
Ｄ4 を入力として３／５部分一致検出を行う３／５論理
積ゲート回路群１１a ，…，１１j のうち一致検出とな
ったセグメント一致信号Ｄ0 ，Ｄ1 およびＤ4 について
入力とするゲート回路１１ｃの部分一致信号Ｆ2が一致
検出信号を出力し、他の９出力については一致検出は出
力されない。
Ｄ4 を入力として３／５部分一致検出を行う３／５論理
積ゲート回路群１１a ，…，１１j のうち一致検出とな
ったセグメント一致信号Ｄ0 ，Ｄ1 およびＤ4 について
入力とするゲート回路１１ｃの部分一致信号Ｆ2が一致
検出信号を出力し、他の９出力については一致検出は出
力されない。
【００３９】以上のように部分一致信号としてＦ2 がオ
ンとなるため，３／５部分一致検出回路１０は同期検出
信号SYNCD ライン上に論理和ゲート回路１９を介してオ
ン信号を送出する。
ンとなるため，３／５部分一致検出回路１０は同期検出
信号SYNCD ライン上に論理和ゲート回路１９を介してオ
ン信号を送出する。
【００４０】以上本発明の基本構成である同期コードパ
ターン検出方式の実施例について説明したが、次に図７
以下の各図を用いて本発明の応用例を説明する。
ターン検出方式の実施例について説明したが、次に図７
以下の各図を用いて本発明の応用例を説明する。
【００４１】図７は図１に示された本発明の実施例すな
わちフォーマット回路２を含み、かつビット直列なデー
タ転送を行う上位制御インタフェースとディスクドライ
ブリード／ライト回路との間にあって、ディスク媒体面
の無効領域スキップフォーマット処理を行う制御回路の
実施例の一つである。
わちフォーマット回路２を含み、かつビット直列なデー
タ転送を行う上位制御インタフェースとディスクドライ
ブリード／ライト回路との間にあって、ディスク媒体面
の無効領域スキップフォーマット処理を行う制御回路の
実施例の一つである。
【００４２】スキップコントローラ５０は、上位制御イ
ンタフェースからのトラックアドレス情報TRKADRとドラ
イブリード／ライト回路からのトラック起点を示すイン
デックス信号IDX を入力として制御信号バスBUS-C とス
キップトリガ信号SKPTを出力する。
ンタフェースからのトラックアドレス情報TRKADRとドラ
イブリード／ライト回路からのトラック起点を示すイン
デックス信号IDX を入力として制御信号バスBUS-C とス
キップトリガ信号SKPTを出力する。
【００４３】スキップフォーマットシーケンサ回路６０
はスキップトリガ信号SKPTと、上位制御インタフェース
からの書込み制御ゲート信号W GATE並びに読出制御ゲー
ト信号R GATEと、ドライブリード／ライト回路からのサ
ーボクロック信号SVCLK 並びにリード／ライトクロック
信号RWCLK と、ｎ／ｍ部分一致検出回路１０の同期検出
信号SYNCD と、カウンタ回路６９からのトリガ信号とを
入力とする。
はスキップトリガ信号SKPTと、上位制御インタフェース
からの書込み制御ゲート信号W GATE並びに読出制御ゲー
ト信号R GATEと、ドライブリード／ライト回路からのサ
ーボクロック信号SVCLK 並びにリード／ライトクロック
信号RWCLK と、ｎ／ｍ部分一致検出回路１０の同期検出
信号SYNCD と、カウンタ回路６９からのトリガ信号とを
入力とする。
【００４４】そして、スキップコントローラ５０は、サ
ーボクロック信号SVCLK を論理ゲート回路７１によって
所定のゲート処理を行い、ゲートされたサーボクロック
信号GSVCとして上位制御インタフェースに送出するため
のゲート制御信号と、リード／ライトクロック信号RWCL
K を論理ゲート回路７２によってゲート制御しゲートさ
れたリード／ライトクロック信号GRWCとして上位制御イ
ンタフェースに送出するためのゲート制御と、同じく書
込動作時にドライブリード／ライト回路へ送出される混
合書込み情報MWDTを送出するためのセレクタ回路７５の
入力として上位制御インタフェースからの書込みデータ
列W DATAまたはフォーマット回路２に含まれるシフトレ
ジスタ３０からのビット直列出力信号NRZ OUT のいずれ
を選択するかを定めるためのゲート制御と、同じく読出
動作時にシフトレジスタ３０のビット直列入力NRZ INと
して与えられ所定のシフトの後NRZ OUT として出力され
る読出しデータRDATA を論理ゲート回路７６によってゲ
ート処理を行い上位制御インタフェースにGRDTとして送
出するためのゲート制御に用いられる制御信号と、フォ
ーマット回路２の選択回路４０において中断識別ギャッ
プEGP または再同期化ギャップRSGPを選択するためのゲ
ート信号と、書込時に選択回路４０からのパターンコー
ドをシフトレジスタ３０へセットするためのゲート信号
とを出力する。
ーボクロック信号SVCLK を論理ゲート回路７１によって
所定のゲート処理を行い、ゲートされたサーボクロック
信号GSVCとして上位制御インタフェースに送出するため
のゲート制御信号と、リード／ライトクロック信号RWCL
K を論理ゲート回路７２によってゲート制御しゲートさ
れたリード／ライトクロック信号GRWCとして上位制御イ
ンタフェースに送出するためのゲート制御と、同じく書
込動作時にドライブリード／ライト回路へ送出される混
合書込み情報MWDTを送出するためのセレクタ回路７５の
入力として上位制御インタフェースからの書込みデータ
列W DATAまたはフォーマット回路２に含まれるシフトレ
ジスタ３０からのビット直列出力信号NRZ OUT のいずれ
を選択するかを定めるためのゲート制御と、同じく読出
動作時にシフトレジスタ３０のビット直列入力NRZ INと
して与えられ所定のシフトの後NRZ OUT として出力され
る読出しデータRDATA を論理ゲート回路７６によってゲ
ート処理を行い上位制御インタフェースにGRDTとして送
出するためのゲート制御に用いられる制御信号と、フォ
ーマット回路２の選択回路４０において中断識別ギャッ
プEGP または再同期化ギャップRSGPを選択するためのゲ
ート信号と、書込時に選択回路４０からのパターンコー
ドをシフトレジスタ３０へセットするためのゲート信号
とを出力する。
【００４５】なお、スキップコントローラ５０はｎ／ｍ
部分一致検出回路のモード切替、並びに同期コード、中
断識別コードなどの任意設定を可能にするため他の制御
入力例えばマイクロプロセッサ入力を有することは容易
に拡張可能なものである。
部分一致検出回路のモード切替、並びに同期コード、中
断識別コードなどの任意設定を可能にするため他の制御
入力例えばマイクロプロセッサ入力を有することは容易
に拡張可能なものである。
【００４６】次に、図１，図２及び図７を用いて所定の
データトラックアドレス、または複数のデータトラック
から構成されるアドレス領域毎に、ｎ／ｍ部分一致検出
回路１０における最少一致個数ｎの値を選択可能とする
場合の回路動作説明を行なう。
データトラックアドレス、または複数のデータトラック
から構成されるアドレス領域毎に、ｎ／ｍ部分一致検出
回路１０における最少一致個数ｎの値を選択可能とする
場合の回路動作説明を行なう。
【００４７】図７を参照すると、当該ディスクドライブ
をしてデータの書込みあるいは読出し制御動作を実行せ
しめるためには、まず上位制御インタフェースからトラ
ックアドレス情報信号バス“TRK ADR ”にて次にアクセ
スすべきデータトラックのアドレス（通常ただ１つのア
ドレス）がスキップコントローラ回路５０に与えられ
る。
をしてデータの書込みあるいは読出し制御動作を実行せ
しめるためには、まず上位制御インタフェースからトラ
ックアドレス情報信号バス“TRK ADR ”にて次にアクセ
スすべきデータトラックのアドレス（通常ただ１つのア
ドレス）がスキップコントローラ回路５０に与えられ
る。
【００４８】次に、アクセスすべきデータトラックアド
レスを受信したスキップコントローラ回路５０はそれ自
身に予めプリセットされた複数のトラックアドレス区分
（通常は連続する複数のアドレスから構成される）のい
ずれに含まれるアドレスであるかを論理比較機能によっ
て選択されたトラックアドレスが属するアドレス区分を
検出し、当該アドレス区分に対応する所定の部分一致比
較制御パラメータを制御信号バス“BUS-C ”によってｎ
／ｍ部分一致検出回路１０を含むフォーマット回路機能
ブロック２に送出する。
レスを受信したスキップコントローラ回路５０はそれ自
身に予めプリセットされた複数のトラックアドレス区分
（通常は連続する複数のアドレスから構成される）のい
ずれに含まれるアドレスであるかを論理比較機能によっ
て選択されたトラックアドレスが属するアドレス区分を
検出し、当該アドレス区分に対応する所定の部分一致比
較制御パラメータを制御信号バス“BUS-C ”によってｎ
／ｍ部分一致検出回路１０を含むフォーマット回路機能
ブロック２に送出する。
【００４９】次に、図１を参照すると、スキップコント
ローラ回路５０からの制御信号バス“BUS-C ”はそれぞ
れｎ／ｍ部分一致検出回路１０、論理積回路２１に接続
されている。論理積回路２１はプログラマブル論理積ゲ
ート回路機能から構成され、制御信号バス“BUS-C ”か
ら与えられる論理積ゲート制御パラメータに従って、ビ
ット比較回路２０からの比較信号群Ｃ0 ，Ｃ1 ，…，Ｃ
n-1 を所定のビット数および組合せ条件で論理積検出を
行い、夫々セグメント一致信号（バス）Ｄ0 ，Ｄ1 ，
…，Ｄm-1 としてｎ／ｍ部分一致検出回路１０へ送出す
る。
ローラ回路５０からの制御信号バス“BUS-C ”はそれぞ
れｎ／ｍ部分一致検出回路１０、論理積回路２１に接続
されている。論理積回路２１はプログラマブル論理積ゲ
ート回路機能から構成され、制御信号バス“BUS-C ”か
ら与えられる論理積ゲート制御パラメータに従って、ビ
ット比較回路２０からの比較信号群Ｃ0 ，Ｃ1 ，…，Ｃ
n-1 を所定のビット数および組合せ条件で論理積検出を
行い、夫々セグメント一致信号（バス）Ｄ0 ，Ｄ1 ，
…，Ｄm-1 としてｎ／ｍ部分一致検出回路１０へ送出す
る。
【００５０】次に、図２を参照すると、ｎ／ｍ部分一致
検出回路１０を構成する基本単位のｎ／ｍ論理積ゲート
回路１１ａ，１１ｂ，…，１１ｎには各々制御信号バス
“BUS-C ”を入力とする入力ゲート制御レジスタ１２が
含まれ、その機能については既に説明した通り、同制御
レジスタ１２の内容によって部分一致検出条件がプログ
ラマブルとなる。
検出回路１０を構成する基本単位のｎ／ｍ論理積ゲート
回路１１ａ，１１ｂ，…，１１ｎには各々制御信号バス
“BUS-C ”を入力とする入力ゲート制御レジスタ１２が
含まれ、その機能については既に説明した通り、同制御
レジスタ１２の内容によって部分一致検出条件がプログ
ラマブルとなる。
【００５１】すなわち、スキップコントローラ回路５０
からの選択されたデータトラックが属するアドレス区分
に対応した制御パラメータによってプログラマブルな部
分一致検出条件が設定可能となる。
からの選択されたデータトラックが属するアドレス区分
に対応した制御パラメータによってプログラマブルな部
分一致検出条件が設定可能となる。
【００５２】この選択されたデータトラックが属するア
ドレス区分に応じてｎ／ｍ部分一致検出回路１０のｎの
値をプログラマブルとする理由は次の如くである。
ドレス区分に応じてｎ／ｍ部分一致検出回路１０のｎの
値をプログラマブルとする理由は次の如くである。
【００５３】ディスク媒体は記録線密度が外周から内周
にいくに従って増大するようにデータが記録されるのが
一般的である。従って、同期コードや中断識別コードに
ついても外周より内周程密度が大となり、よって内周ト
ラック程エラー発生が大となるものである。そこで、外
周トラック部分では、ｎ／ｍのｎをより大に設定し、内
周トラック部分ではより小に設定すれば、効果的に同期
コードパターンの検出が行えることになるのである。
にいくに従って増大するようにデータが記録されるのが
一般的である。従って、同期コードや中断識別コードに
ついても外周より内周程密度が大となり、よって内周ト
ラック程エラー発生が大となるものである。そこで、外
周トラック部分では、ｎ／ｍのｎをより大に設定し、内
周トラック部分ではより小に設定すれば、効果的に同期
コードパターンの検出が行えることになるのである。
【００５４】更に、図１を参照するとスキップコントロ
ーラ回路５０からの制御信号バス“BUS-C ”は、同じく
フォーマット回路機能ブロック２に含まれる中断識別コ
ード発生回路４１並びに同期／再同期化コード発生回路
４２に接続されており、選択されたデータトラックが属
するアドレス区分に対応して予め定められたそれぞれ異
なる判断識別コード並びに同期／再同期化コードを中断
識別コード発生回路４１並びに同期／再同期化コード発
生回路４２によって生成せしめることが可能である。
ーラ回路５０からの制御信号バス“BUS-C ”は、同じく
フォーマット回路機能ブロック２に含まれる中断識別コ
ード発生回路４１並びに同期／再同期化コード発生回路
４２に接続されており、選択されたデータトラックが属
するアドレス区分に対応して予め定められたそれぞれ異
なる判断識別コード並びに同期／再同期化コードを中断
識別コード発生回路４１並びに同期／再同期化コード発
生回路４２によって生成せしめることが可能である。
【００５５】コードパターンをトラックアドレス区分で
変える理由も、上記の如く、外周と内周との記録密度の
差に起因するものであり、再生データにおけるピークシ
フト量ができるだけ少なくなるようなコードパターン
を、夫々のアドレス区分で適宜予め設定しておけば良
い。
変える理由も、上記の如く、外周と内周との記録密度の
差に起因するものであり、再生データにおけるピークシ
フト量ができるだけ少なくなるようなコードパターン
を、夫々のアドレス区分で適宜予め設定しておけば良
い。
【００５６】なお、図７を参照すると、選択されたトラ
ックアドレスに対応するアドレス区分の分割及び各々の
アドレス区分毎の部分一致検出条件、中断識別コード、
同期／再同期化コード等々の選択はマイクロプロセッサ
回路８０のファームウェアによって任意の値に変更する
ことが可能である。
ックアドレスに対応するアドレス区分の分割及び各々の
アドレス区分毎の部分一致検出条件、中断識別コード、
同期／再同期化コード等々の選択はマイクロプロセッサ
回路８０のファームウェアによって任意の値に変更する
ことが可能である。
【００５７】次に、図８を用いて図７の実施例において
ディスク装置への無効領域スキップ制御付き書込動作タ
イミングを説明する。
ディスク装置への無効領域スキップ制御付き書込動作タ
イミングを説明する。
【００５８】上位制御インタフェースから書込みゲート
信号W GATEがオンされるとスキップコントローラ回路５
０がスキップトリガ信号SKPTをオンにするまで通常の書
込み動作が実行される。すなわち、図８においてドライ
ブリード／ライト回路への混合書込み情報ラインMWDTに
は、上位からの書込みデータ列W DATAそのものが送出さ
れる。またゲートされた書込みゲート信号MWG もオンし
ている。
信号W GATEがオンされるとスキップコントローラ回路５
０がスキップトリガ信号SKPTをオンにするまで通常の書
込み動作が実行される。すなわち、図８においてドライ
ブリード／ライト回路への混合書込み情報ラインMWDTに
は、上位からの書込みデータ列W DATAそのものが送出さ
れる。またゲートされた書込みゲート信号MWG もオンし
ている。
【００５９】書込みヘッドがディスク媒体（MEDIA ）上
にある既知の無効領域にさしかかると、スキップトリガ
信号SKPTがオンとなり、スキップフォーマットシーケン
サ回路６０は書込時スキップ処理に入る。
にある既知の無効領域にさしかかると、スキップトリガ
信号SKPTがオンとなり、スキップフォーマットシーケン
サ回路６０は書込時スキップ処理に入る。
【００６０】書込時スキップ処理は、第一に上位インタ
フェースからの通常データの書込みを中断して、特別な
中断識別コードを含む中断ギャップIEG を書込む。この
時通常の書込データW DATAの書込み中断と共にサーボク
ロック信号SVCLK とリードライトクロック信号RWCLK の
上位制御インタフェースへの送出は夫々クロックゲート
制御７１，７２によって停止される。
フェースからの通常データの書込みを中断して、特別な
中断識別コードを含む中断ギャップIEG を書込む。この
時通常の書込データW DATAの書込み中断と共にサーボク
ロック信号SVCLK とリードライトクロック信号RWCLK の
上位制御インタフェースへの送出は夫々クロックゲート
制御７１，７２によって停止される。
【００６１】また、中断ギャップIEG の書込終了と共に
ドライブリードライト回路へのマスクド書込ゲート信号
MWG も一度オフされる。次に無効領域スキップの終了が
スキップトリガSKPTのオフによって入力されると、シー
ケンサ６０は中断したユーザデータ書込みに先立つ再同
期化ギャップパターンの書込みを行う。再同期化ギャッ
プは、通常図に示すように、まずPLO 引込パターン部分
を書込み、次いで、再同期化コード“RSYNC ”部を書込
む。これら書込み動作はマスクド書込ゲート信号MWG を
再立ち上げ（オン）して実施する。
ドライブリードライト回路へのマスクド書込ゲート信号
MWG も一度オフされる。次に無効領域スキップの終了が
スキップトリガSKPTのオフによって入力されると、シー
ケンサ６０は中断したユーザデータ書込みに先立つ再同
期化ギャップパターンの書込みを行う。再同期化ギャッ
プは、通常図に示すように、まずPLO 引込パターン部分
を書込み、次いで、再同期化コード“RSYNC ”部を書込
む。これら書込み動作はマスクド書込ゲート信号MWG を
再立ち上げ（オン）して実施する。
【００６２】再同期化コード“RSYNC ”の書込み完了と
共に、無効領域スキップ制御は終了し、再びドライブリ
ードライト回路には、中断していた通常のユーザデータ
W DATAの選出を開始すると共に、上位制御インタフェー
スには各クロック信号SVCLK，RWCLK の送出を開始す
る。
共に、無効領域スキップ制御は終了し、再びドライブリ
ードライト回路には、中断していた通常のユーザデータ
W DATAの選出を開始すると共に、上位制御インタフェー
スには各クロック信号SVCLK，RWCLK の送出を開始す
る。
【００６３】次に、図９を用いて図７の実施例によって
図８の書込みがなされたディスク媒体からの読出し時無
効領域スキップフォーマット制御動作について説明す
る。
図８の書込みがなされたディスク媒体からの読出し時無
効領域スキップフォーマット制御動作について説明す
る。
【００６４】上位制御インタフェースから読出しゲート
信号がオンされると、カウンタ回路６９が動作を始め、
シフトレジスタ回路３０のビットシフト数分だけ上位制
御インタフェースへのリードライトクロックRWCLK の送
出を停止する。所定ビット数カウントの後、リードライ
トクロックRWCLK の送出を再開すると共に、シフトレジ
スタ３０によってシフトされた読出しデータを上位制御
インタフェースにGRDTとして送出する。
信号がオンされると、カウンタ回路６９が動作を始め、
シフトレジスタ回路３０のビットシフト数分だけ上位制
御インタフェースへのリードライトクロックRWCLK の送
出を停止する。所定ビット数カウントの後、リードライ
トクロックRWCLK の送出を再開すると共に、シフトレジ
スタ３０によってシフトされた読出しデータを上位制御
インタフェースにGRDTとして送出する。
【００６５】無効領域にさしかかると、スキップコント
ローラ５０からスキップトリガ信号SKPTがオンになり、
スキップフォーマットシーケンサ６０は読出時スキップ
処理に移る。第一にドライブリードライト回路からの読
出し情報RDT のビットストリームの中から中断識別コー
ドを検出すべく、シフトレジスタ３０及び同期パターン
検出回路１によって中断識別パターン“ＥＧ”をチェッ
クする。この時、“ＥＧ”パターンを構成するＥ0 〜Ｅ
n-1 からなるｎビットのうち所定の範囲での不一致ビッ
トの存在は既に説明した本発明の基本作用で許されるこ
とに注目されたい。
ローラ５０からスキップトリガ信号SKPTがオンになり、
スキップフォーマットシーケンサ６０は読出時スキップ
処理に移る。第一にドライブリードライト回路からの読
出し情報RDT のビットストリームの中から中断識別コー
ドを検出すべく、シフトレジスタ３０及び同期パターン
検出回路１によって中断識別パターン“ＥＧ”をチェッ
クする。この時、“ＥＧ”パターンを構成するＥ0 〜Ｅ
n-1 からなるｎビットのうち所定の範囲での不一致ビッ
トの存在は既に説明した本発明の基本作用で許されるこ
とに注目されたい。
【００６６】“ＥＧ”パターンが検出されると、上位制
御インタフェースへの読出し情報GRDTの送出およびSVCL
K ，RWCLK の各ブロックの送出が停止される。またマス
クドリードゲート信号MRG もオフされる。
御インタフェースへの読出し情報GRDTの送出およびSVCL
K ，RWCLK の各ブロックの送出が停止される。またマス
クドリードゲート信号MRG もオフされる。
【００６７】無効領域通過完了はスキップトリガ信号SK
PTがオフになることにより、シーケンサ回路６０に通知
され、中断されたユーザデータの読出し再開のために、
マスクド読出ゲート信号MRG を再度オンにして、まずPL
O 引込み動作を実行引続き再同期化コード“RSYNC ”パ
ターン検出に入る。“RSYNC ”検出については、既に図
６で示したように本発明の効果によって部分不一致があ
っても正しく検出することが可能である。
PTがオフになることにより、シーケンサ回路６０に通知
され、中断されたユーザデータの読出し再開のために、
マスクド読出ゲート信号MRG を再度オンにして、まずPL
O 引込み動作を実行引続き再同期化コード“RSYNC ”パ
ターン検出に入る。“RSYNC ”検出については、既に図
６で示したように本発明の効果によって部分不一致があ
っても正しく検出することが可能である。
【００６８】再同期化コード“RSYNC ”が検出される
と、次のステップとしてシフトレジスタ３０の中に在る
“RSYNC ”パターン情報が排出され、中断されていたユ
ーザデータの再開第１ビット目がシフトレジスタ３０の
直列出力ＳＯに到達するまでダミーデータスキップ動作
が行われ、完了後再び上位制御インタフェースへのSVCL
K ，RWCLK の送出開始と共に、GRDTの送出を再開する。
読出し時におけるスキップフォーマットシーケンサ回路
６０の一速の動作はこの時点で終了する。
と、次のステップとしてシフトレジスタ３０の中に在る
“RSYNC ”パターン情報が排出され、中断されていたユ
ーザデータの再開第１ビット目がシフトレジスタ３０の
直列出力ＳＯに到達するまでダミーデータスキップ動作
が行われ、完了後再び上位制御インタフェースへのSVCL
K ，RWCLK の送出開始と共に、GRDTの送出を再開する。
読出し時におけるスキップフォーマットシーケンサ回路
６０の一速の動作はこの時点で終了する。
【００６９】
【発明の効果】以上説明したように本発明は、比較パタ
ーンの中に不一致部分が存在しても正常に区切点を識別
可能としたので高密度化記録に伴う潜在的ディスク媒体
欠陥（Flaw）またはノイズジョー乱に対してもトラック
上のデータセグメント開始点および中断点を極めて確実
に検出することを可能とし、記録密度の高密度化を容易
にする効果を有する。
ーンの中に不一致部分が存在しても正常に区切点を識別
可能としたので高密度化記録に伴う潜在的ディスク媒体
欠陥（Flaw）またはノイズジョー乱に対してもトラック
上のデータセグメント開始点および中断点を極めて確実
に検出することを可能とし、記録密度の高密度化を容易
にする効果を有する。
【図１】本発明の実施例の同期コードパターン検出方式
を示すブロック図である。
を示すブロック図である。
【図２】図１のｎ／ｍ部分一致検出回路１０の具体例を
示すブロック図である。
示すブロック図である。
【図３】図１の同期パターン検出回路１の具体例を示す
回路図である。
回路図である。
【図４】３／５部分一致検出回路の論理を示す図であ
る。
る。
【図５】本発明の実施例の基本動作を示すタイムチャー
トである。
トである。
【図６】本発明の実施例の詳細動作を示すタイムチャー
トである。
トである。
【図７】無効領域スキップフォーマット制御回路の実施
例を示すブロック図である。
例を示すブロック図である。
【図８】ディスク媒体への無効領域スキップ制御を含む
データ書込み時のタイムチャートである。
データ書込み時のタイムチャートである。
【図９】ディスク媒体から無効領域スキップ動作を含む
データ読出し時のタイムチャートである。
データ読出し時のタイムチャートである。
【図１０】従来の同期コードパターン検出態様を本発明
の実施例のそれと比較して示したタイムチャートであ
る。
の実施例のそれと比較して示したタイムチャートであ
る。
１ 同期パターン検出回路
２ フォーマット制御回路
１０ ｎ／ｍ部分一致検出回路
１１ 論理積ゲート回路群
１４ 論理積ゲート回路
１９，２１ 論理和回路
２０ ビット比較回路
３０ 直列／並列変換シフトレジスタ
４０ 選択回路
４１ 中断識別コード発生回路
４２ 同期／再同期化コード発生回路
５２ スキップコントローラ
６０ スキップフォーマットシーケンサ
Claims (4)
- 【請求項１】 複数のデータトラックから構成されるデ
ィスク媒体に対して選択されたデータトラックの所定領
域に所望のデータをビットシリアルに記録形式で書込み
読出すためのディスク駆動装置のフォーマット制御回路
であって、個別データブロックの記録開始点を識別する
ための同期コード、前記データブロックが特定トラック
位置において中断されることを示す中断識別コード及び
これに続く所定トラック位置において前記データブロッ
クの記録再開点を識別するための再同期化コードを再生
する手段と、この再生された各コードのパターンコード
ビットの総数をｍ個の所定ビット群（ｍ個のセグメント
と称す、ｍは３以上の整数）に分割し、セグメント毎に
基準パターンとこれ等再生パターンの一致を検出して、
前記セグメント内で全ビットが一致したことを示すセグ
メント一致信号を発生するセグメント比較手段と、前記
セグメント比較手段からの前記セグメント一致信号の内
少なくともｎ本（１＜ｎ＜ｍ）が一致を示すとき、前記
同期コード、中断識別コード及び再同期化コードの検出
信号を生成する手段とを含むことを特徴とするフォーマ
ット制御回路。 - 【請求項２】 前記データトラックを識別するためのト
ラックアドレスまたはトラックアドレス群に対応して、
前記ｎの値を変更自在としたことを特徴とする請求項１
記載のフォーマット制御回路。 - 【請求項３】 前記同期コード、中断識別コード及び再
同期化コードの各々は異なるデータトラック間またはデ
ータトラック群間において異なるパターンを選択自在と
したことを特徴とする請求項１記載のフォーマット制御
回路。 - 【請求項４】 複数のデータトラックから構成されるデ
ィスク媒体に対して選択されたデータトラックの所定領
域に所望のデータをビットシリアルな記録形式で書込み
読出すためのディスク駆動装置のフォーマット制御回路
であって、データの書込み時に選択されたデータトラッ
クに依存する媒体欠陥箇所や記録再生ヘッドの位置決め
に使用されるサーボ情報箇所等の無効領域のヘッドの通
過に先立って通常データの記録を中断する手段と、この
中断点の明示のための中断識別コードを生成して、書込
み、前記無効領域のヘッド通過後に、再同期化コードを
生成して書込む手段と、データの再生時に再生された各
コードのパターンコードビットの総数をｍ個の所定ビッ
ト群（ｍ個のセグメントと称す、ｍは３以上の整数）に
分割し、セグメント毎に基準パターンとこれ等再生パタ
ーンの一致を検出して、前記セグメント内で全ビットが
一致したことを示すセグメント一致信号を発生するセグ
メント比較手段と、前記セグメント比較手段からの前記
セグメント一致信号の内少なくともｎ本（１＜ｎ＜ｍ）
が一致を示すとき、前記同期コード、中断識別コード及
び再同期化コードの検出信号を生成する検出手段と、前
記検出手段による前記中断識別コードの検出信号に応答
して前記無効領域をスキップ制御する手段と、前記検出
手段による前記再同期化コードの検出信号に応答して通
常データ再生をなす手段とを含むことを特徴とするフォ
ーマット制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189314A JPH0512809A (ja) | 1991-07-03 | 1991-07-03 | デイスク駆動装置のフオーマツト制御回路 |
| US07/909,177 US5461633A (en) | 1991-07-03 | 1992-07-06 | Disk drive circuit with partial match detection for predetermined bit sequence |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189314A JPH0512809A (ja) | 1991-07-03 | 1991-07-03 | デイスク駆動装置のフオーマツト制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512809A true JPH0512809A (ja) | 1993-01-22 |
Family
ID=16239284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3189314A Pending JPH0512809A (ja) | 1991-07-03 | 1991-07-03 | デイスク駆動装置のフオーマツト制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5461633A (ja) |
| JP (1) | JPH0512809A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324734B1 (ko) * | 1995-08-04 | 2002-08-24 | 엘지전자주식회사 | 비트패턴검출장치 |
| JP3300628B2 (ja) * | 1997-03-04 | 2002-07-08 | 富士通株式会社 | 情報記憶装置及び情報記憶媒体 |
| JP2001184806A (ja) | 1999-12-27 | 2001-07-06 | Toshiba Corp | 同期信号検出装置、同検出装置を備えた情報記憶装置、及び同期信号検出方法 |
| KR100856400B1 (ko) * | 2002-04-12 | 2008-09-04 | 삼성전자주식회사 | 동기 코드 복구 회로 및 그 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4317200A (en) * | 1978-10-20 | 1982-02-23 | Vlsi Technology Research Association | Method and device for testing a sequential circuit divided into a plurality of partitions |
| JPS62118272A (ja) * | 1985-11-19 | 1987-05-29 | Ando Electric Co Ltd | パタ−ン発生装置 |
| US4933786A (en) * | 1988-09-21 | 1990-06-12 | Maxtor Corporation | Fault tolerant index patterns and decoding means |
| US5023612A (en) * | 1989-07-13 | 1991-06-11 | Pacific Bell | Illegal sequence detection and protection circuit |
-
1991
- 1991-07-03 JP JP3189314A patent/JPH0512809A/ja active Pending
-
1992
- 1992-07-06 US US07/909,177 patent/US5461633A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5461633A (en) | 1995-10-24 |
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