JPH0512855A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 全アドレスの途中にある中間アドレスに、ラ
イト，リードアドレスを飛び越してアクセスできるよう
にする。しかも、アクセス方法が簡単で、メモリの端子
数も少なくてすむようにする。 【構成】 ライト用及びリード用ラインバッファメモリ
（１２，１４）と、ライト用及びリード用ラインアドレ
スポインタ（１１，１５）と、メモリセルのカラムアド
レスを指定するカラムアドレスポインタ（２１）とを用
いて、入力データＤinを、メモリセル（１３）に対して
書込み、読出す半導体メモリ装置であって、アドレス飛
越し指示信号（SFTW或いはSFTR）で前記ラインバッファ
メモリ（１２或いは１４）のアドレスを飛び越させると
ともに、前記アドレス飛越し指示信号（SFTW或いはSFT
R）で前記カラムアドレスポインタ（２１）の指定する
カラムアドレスを強制的に所定数シフトアップするよう
に構成したことにより、中間アドレスへの速やかなアク
セスを可能にしたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は例えばメモリセル内に格
納されたデータの一部を書き換えたり読出したりする際
に、目標のアドレスに速やかにアクセスすることが可能
な半導体メモリ装置に関する。

【０００２】

【従来の技術】図５に従来の半導体メモリ装置の一例を
示す。

【０００３】この図において、１はデ―タの入力端子で
あり、２はライト用のクロック信号（CKW)，アドレスリ
セット信号(RSTW)，及びライトイネ―ブル信号(WE)、リ
―ド用のクロック信号（CKR)，アドレスリセット信号(R
STR)，及びリ―ドイネ―ブル信号(RE)が入力される端子
である。また、３はデ―タの出力端子である。メモリ装
置は、書込みラインアドレスを指定するライトラインア
ドレスポインタ１１と、入力データを書き込むライトラ
インバッファメモリ１２と、データを記憶するメモリセ
ル１３と、記憶データを読出すリ―ドラインバッファメ
モリ１４と、読出しラインアドレスを指定するリ―ドラ
インアドレスポインタ１５を備えている。さらに、デー
タを出力する出力バッファアンプ１６と、ライトライン
バッファメモリ１２からメモリセル１３へのデータ転送
許可信号を発生する転送許可回路１７と、ライトライン
バッファメモリ１２からメモリセル１３へ、及びメモリ
セル１３からリードラインバッファメモリ１４へのデー
タ転送タイミングを与える転送パルス発生回路１８と、
メモリセル１３に対して書込み・読出しのカラムアドレ
スを与えるカラムアドレスポインタ１９と、アクセスク
ロック発生器２０と、アンドゲートＡ1〜Ａnと、スイッ
チ素子Ｓ11〜Ｓ1n，Ｓ21〜Ｓ2n，Ｓ31〜Ｓ3n，Ｓ41〜Ｓ
4nを備えている。

【０００４】上記メモリ装置の動作を説明する。入力デ
ータＤinは、まずライト側のラインバッファメモリ１２
に順次格納される。このときのラインバッファメモリ１
２上のアドレスはライトラインアドレスポインタ１１に
より順次指示される。ライトラインバッファメモリ１２
がデータで埋まると、転送許可回路１７で制御されるア
ンドゲートＡ1〜Ａnの出力に応じて所定の転送タイミン
グで本体のメモリセル１３に一気に転送される。このと
きの転送タイミング及びメモリセル１３上のライトカラ
ムアドレスは、メモリ内のアクセスクロック発生器２０
で独自に発生されるアクセスクロック(CKA）で動作して
いるカラムアドレスポインタ１９の指示により決定され
る。なお、ライトイネーブル信号(WE）により書込みが
禁止されているビットや、アドレスリセット信号（RST
W)のタイミングにより入力データＤinがライトラインバ
ッファメモリ１２に格納されていないビットについて
は、メモリセル１３への転送は禁止される。

【０００５】一方、メモリセル１３内のデータを読出す
ときは、カラムアドレスポインタ１９が指示するカラム
アドレスのデータの１ライン分を一気にリードラインバ
ッファメモリ１４に転送する。この時のリード側の転送
タイミングは、ライト側の転送タイミングとかち合わな
いようにアクセスクロック(CKA）に基づいてタイミング
管理される。リード側のリードラインバッファメモリ１
４に転送された読出しデータは、リードラインアドレス
ポインタ１５の指示に従って順次に読み出される。以上
のライト用，リード用ラインアドレスポインタ１１，１
５やカラムアドレスポインタ１９のアドレスは、ライト
用，リード用のアドレスリセット信号（RSTW，RSTR）が
入力されたときにゼロアドレスに設定され、その後はラ
イト用，リード用の１クロック（CKW，CKR）毎に１アド
レスずつ進むようになっている。また、両アドレスとも
一巡すると再びゼロに戻るようになっている。

【０００６】図６は図５におけるデータ配置状態の一例
を示す図である。この図ではライト用，リード用のライ
ンバッファメモリ１２，１４の容量が４ビット、メモリ
セル１３の容量が１６（＝４×４）ビットの場合のデー
タ配列をモデル化して示したものである。図６(a) は入
力端子１に順次入力されるデータＤinであり、図６(b)
は書込み時にライトラインバッファメモリ１２に格納さ
れるラインデータを示している。図６(c) はメモリセル
１３内に格納されたデータを示し、図６(d) は読出し時
にリードラインバッファメモリ１４に格納されるライン
データであり、図６(e) は出力端子３から順次出力され
るデータＤout を示している。図６(a)に示す如く順次
入力されたデータＤinはライトアドレスリセット信号(R
STW)を基準にして、図６(b) のようにライトラインバッ
ファメモリ１２に一旦格納された後、メモリセル１３内
に転送される（図６(c)）。読出すときは、図６(d)に示
すようにリードリセット信号(RSTR)を基準にして１ライ
ン毎にリードラインバッファメモリ１４に転送され、そ
の後順次に出力される（図６(e)）。

【０００７】ところで、上記のようなシーケンシャルな
アクセス動作を行う装置では、ランダムアクセス可能な
メモリ装置に比べて、アクセス方法が簡単でかつメモリ
装置として入力端子数が少なくてすむという利点があ
る。しかしながら、メモリセル内に格納されたデータの
一部のみ書き換える、あるいは読み出そうとすると、そ
のデータに対応した目標のアドレス分、ライト用，リー
ド用のクロックを入力しなければならず、アクセスする
のに時間がかかるため、そのメモリ装置の応用範囲が自
ずと限られていた。

【０００８】

【発明が解決しようとする課題】上記のごとく、従来の
メモリ装置では、メモリセル内の途中の中間アドレスを
アクセスすることは容易でなかった。

【０００９】そこで、本発明はアクセス方法が簡単で、
メモリの端子数も少なくてすみ、しかもメモリの途中の
中間アドレスに速やかにアクセスすることができる半導
体メモリ装置を提供することを目的とするものである。

【００１０】

【課題を解決するための手段】請求項１記載の本発明に
よる半導体メモリ装置は、シリアル入力データをライト
ラインアドレスポインタによって指定される所定ライン
単位のアドレスに順次蓄えるライトラインバッファメモ
リと、このライトラインバッファメモリに記憶されたデ
ータを前記ライン単位で前記カラムアドレスポインタで
指定されるカラムアドレスに蓄えるメモリセルと、この
メモリセルの記憶データを前記ライン単位で読出して蓄
えるリードラインバッファメモリと、このリードライン
バッファメモリに蓄えられたデータをリードラインアド
レスポインタによって順次アドレスを指定してシリアル
出力データとして読出す読出し手段と、入力データの書
込み時、前記ライトラインバッファメモリへの書込みが
１ライン分の途中のアドレスまで行われた段階で、ライ
トラインバッファメモリの記憶データを前記メモリセル
に記憶させ、ライトラインバッファメモリの次のアドレ
スから引続き入力データの書込みを行わせる飛越し書込
み制御手段と、データの読出し時、前記リードアドレス
ポインタが１ラインの途中のアドレスを指定してリード
バッファメモリのそのアドレスのデータが読出された段
階で、前記リードラインバッファメモリに前記メモリセ
ルから新たなデータを読出し、前記アドレスの次のアド
レスからリードラインバッファメモリデータの読出しを
行わせる飛越し読出し制御手段とを具備したことを特徴
とするものである。

【００１１】請求項２記載の本発明による半導体メモリ
装置は、請求項１記載の半導体メモリ装置において、前
記飛越し書込み制御手段は、前記ライトラインバッファ
メモリの書込みが行われていないアドレスのデータが前
記メモリセルへ転送されることを禁止する書込み禁止手
段を備えていることを特徴とするものである。

【００１２】請求項３記載の本発明による半導体メモリ
装置は、シリアル入力データをライトラインアドレスポ
インタによって指定される所定ライン単位のアドレスに
順次蓄えるライトラインバッファメモリと、このライト
ラインバッファメモリに記憶されたデータを前記ライン
単位で前記カラムアドレスポインタで指定されるカラム
アドレスに蓄えるメモリセルと、このメモリセルの記憶
データを前記ライン単位で読出して蓄えるリードライン
バッファメモリと、このリードラインバッファメモリに
蓄えられたデータをリードラインアドレスポインタによ
って順次アドレスを指定してシリアル出力データとして
読出す読出し手段と、入力データの書込み時、前記ライ
トラインバッファメモリへの書込みが１ライン分の途中
のアドレスまで行われた段階で、前記メモリセルへの書
込みを行うことなくそのカラムアドレスを強制的にシフ
トさせ、前記ライトラインバッファメモリの次のアドレ
スから引続き１ライン分の残りのアドレス分のデータを
ライトラインバッファメモリに記憶させ、当該記憶され
たデータを前記メモリセルのシフトされたカラムアドレ
スに記憶させる飛越し書込み制御手段とを具備したこと
を特徴とするものである。

【００１３】請求項４記載の本発明による半導体メモリ
装置は、請求項３記載の半導体メモリ装置において、前
記飛越し書込み制御手段は、前記ライトラインバッファ
メモリの書込みが行われていないアドレスのデータが前
記メモリセルへ転送されることを禁止する書込み禁止手
段を備えていることを特徴とするものである。

【００１４】請求項５記載の本発明による半導体メモリ
装置は、シリアル入力データをライトラインアドレスポ
インタによって指定される所定ライン単位のアドレスに
順次蓄えるライトラインバッファメモリと、このライト
ラインバッファメモリに記憶されたデータを前記ライン
単位で前記カラムアドレスポインタで指定されるカラム
アドレスに蓄えるメモリセルと、このメモリセルの記憶
データを前記ライン単位で読出して蓄えるリードライン
バッファメモリと、このリードラインバッファメモリに
蓄えられたデータをリードラインアドレスポインタによ
って順次アドレスを指定してシリアル出力データとして
読出す読出し手段と、データの読出し時、前記メモリセ
ルのカラムアドレスを強制的にシフトさせて当該カラム
アドレスのデータを部分的に前記リードラインバッファ
メモリに読出し、前記リードラインアドレスポインタで
データの存在するアドレスから順次アドレスを指定して
読出す飛越し読出し制御手段とを具備したことを特徴と
するものである。

【００１５】

【作用】本発明によれば、ライト用或いはリード用のア
ドレス飛越し指示信号が入力されたときは、ライト用或
いはリード用ラインバッファメモリのライトアドレス或
いはリードアドレスを一定数飛び越させると共に、カラ
ムアドレスポインタのアドレスを所定数シフトアップす
るので、ライト用或いはリード用のアドレス飛越し指示
信号を入力するのみで、途中の中間アドレスに飛び越し
てライトあるいはリード動作を行うことができ、目標と
するアドレスに速やかにアクセスすることができる。

【００１６】

【実施例】以下、図示の実施例を説明する。図１は本発
明の一実施例の半導体メモリ装置を示すブロック図であ
る。

【００１７】図１において、図５と同一部分には同符号
を付して説明する。１はデ―タの入力端子であり、２は
ライト用のクロック信号（CKW)，アドレスリセット信号
(RSTW)，及びライトイネ―ブル信号(WE)、リ―ド用のク
ロック信号（CKR)，アドレスリセット信号(RSTR)，及び
リ―ドイネ―ブル信号(RE)が入力される端子である。ま
た、３はデ―タの出力端子である。さらに、本実施例で
は、ライト用のアドレス飛越し指示信号（SFTW）を入力
する端子４と、リード用のアドレス飛越し指示信号（SF
TR）を入力する端子５が設けられている。データを記憶
するメモリセル１３の入力側には、入力データＤinを１
ライン分ずつメモリセル１３に書き込むためのライトラ
インバッファメモリ１２が配置され、またメモリセル１
３の出力側には、記憶データを１ライン分ずつ読出すた
めのリードラインバッファメモリ１４が配置されてい
る。ライトラインバッファメモリ１２とメモリセル１３
間には、メモリセル１３へのデータ転送タイミングを与
えるスイッチ素子Ｓ21〜Ｓ2nが配置され、またメモリセ
ル１３とリードラインバッファメモリ１４間には、メモ
リセル１３からデータを読出すタイミングを与えるスイ
ッチ素子Ｓ31〜Ｓ3nが配置されている。前記ライトライ
ンバッファメモリ１２には入力データＤinがスイッチ素
子Ｓ11〜Ｓ1nを介して入力されるようになっており、ス
イッチ素子Ｓ11〜Ｓ1nの各ゲートにはライトラインアド
レスポインタ１１の各出力が接続している。ライトライ
ンアドレスポインタ１１は、スイッチ素子Ｓ11〜Ｓ1nの
各ゲートにオン信号を順次供給することによって、ライ
トラインバッファメモリ１２への入力データＤinの書込
みアドレスを順次指定する。前記リードラインバッファ
メモリ１４からはスイッチ素子Ｓ41〜Ｓ4nを介して出力
データが順次取り出されるようになっており、スイッチ
素子Ｓ41〜Ｓ4nの各ゲートにはリードラインアドレスポ
インタ１５の各出力が接続している。リードラインアド
レスポインタ１５は、スイッチ素子Ｓ41〜Ｓ4nのゲート
にオン信号を順次供給することによって、リードライン
バッファメモリ１４から出力バッファアンプ１６へ読出
すデータのアドレスを順次指定する。前記ライトライン
アドレスポインタ１１に対しては、ライト用クロック(C
KW) 及びアドレスリセット信号(RSTW)を供給するように
している。また、前記スイッチ素子Ｓ21〜Ｓ2nの各ゲー
トに対しては、転送許可回路１７からの転送許可信号及
び転送パルス発生回路１８からの転送パルスをアンドゲ
ートＡ1 〜Ａn を通して供給するようにしている。前記
スイッチ素子Ｓ31〜Ｓ3nの各ゲートに対しては、転送パ
ルス発生回路１８から転送パルス（データ転送タイミン
グ信号）を供給するようにしている。前記リードライン
アドレスポインタ１５に対しては、リード用クロック(C
KR)及びアドレスリセット信号(RSTR) を供給するように
している。メモリセル１３の各記憶素子列（カラム）の
各ゲートに対しては、シフタブルカラムアドレスポイン
タ２１から書込み・読出しのカラムアドレス信号が与え
られるようになっている。シフタブルカラムアドレスポ
インタ２１に対しては、アクセスクロック発生器２０か
らのアクセスクロック(CKA)や、ライト用クロック(CKW)
，リード用クロック(CKR) ，ライトアドレスリセット
信号(RSTW) ，リードアドレスリセット信号(RSTR) が供
給される一方、ライトアドレス飛越し指示信号(SFTW)
，リードアドレス飛越し指示信号(SFTR) が供給され
る。シフタブルカラムアドレスポインタ２１からは、前
記カラムアドレス信号が出力されるが、このカラムアド
レスは前記ライトアドレス飛越し指示信号(SFTW)，前記
リードアドレス飛越し指示信号(SFTR)により強制的に所
定数シフトアップされるようになっている。

【００１８】上記メモリ装置の動作を図２を参照しなが
ら説明する。入力データＤinは、まず図２(a) に示すよ
うにライト側のラインバッファメモリ１２に順次格納さ
れる。このときのラインバッファメモリ１２上のアドレ
スはライトラインアドレスポインタ１１により１ずつ指
示される。ライトラインアドレスポインタ１１はライト
アドレスリセット信号(RSTW)により、アドレスが初期状
態に戻るようになっている。また、アドレスが一巡する
と、再び初期状態に戻る。ライトラインバッファメモリ
１２がデータで埋まると、シフタブルカラムアドレスポ
インタ２１が指示するメモリセル１３上の１ラインに一
気に転送される。例えば、図２(b) において、データ”
０”から”３”までがメモリセル１３に転送され、次に
データ”４”がライトラインバッファメモリ１２に入
る。仮に、この時、ライトアドレスを飛び越させたいと
すると、ライト用アドレス飛越し指示信号(SFTW)）を外
部から入力し、転送パルス発生回路１８による転送タイ
ミングでまずデータ”４”だけをメモリセル１３に転送
させる。データ”４”以外のライトラインバッファメモ
リ１２内のデータは、まだデータが書き込まれていない
ので、転送が禁止される。データ”５”〜”７”は通常
通りライトラインバッファメモリ１２に一旦格納され、
メモリセル１３に格納されるが、データ”４”が格納さ
れていたビットについてはすでに転送済みであるので、
転送を禁止する。

【００１９】一方、ライトアドレス飛越し指示信号(SFT
W)によりシフタブルカラムアドレスポインタ２１のアド
レスは少なくとも１つ以上シフトされる。仮に、１つだ
けシフトすると、図２(c) に示すようにデータ”５”
〜”７”は、メモリセル１３上、データ”４”が書き込
まれたラインの隣のラインに書き込まれることになる。
以上のライト動作により、データ”５”以降のライトア
ドレスを数アドレス分飛び越して書き込むことができ
る。

【００２０】次に、リード動作について説明する。メモ
リセル１３上のデータは、シフタブルカラムアドレスポ
インタ２１が指示する１ライン分がリードラインバッフ
ァメモリ１４に転送された後、リードラインアドレスポ
インタ１５の指示に従って順次出力される。リードライ
ンアドレスポインタ１５は、リードアドレスリセット信
号（RSTR）が入力されることにより、アドレスが初期状
態に戻るようになっている。また、アドレスが一巡する
と、再び初期状態に戻る。例えば、図２(d) において、
まず、データ”０”からデータ”３”までがリードライ
ンバッファメモリ１４に転送され順次読み出される。次
にデータ”４”を含む１ラインがリードラインバッファ
メモリ１４に転送され、データ”４”がリードラインバ
ッファメモリ１４から読み出される。この時、リードア
ドレスを飛び越させたいとすると、リードアドレス飛越
し指示信号(SFTR)を外部から入力し、まずシフタブルカ
ラムアドレスポインタ２１のアドレスを少なくとも１つ
以上シフトさせる。その後、メモリセル１３からリード
ラインバッファメモリ１４に１ライン分のデータを転送
する。仮に、カラムアドレスを１つだけシフトしたとす
ると、図２(d) でデータ”５”を含む１ラインがリード
ラインバッファメモリ１４に転送されることになる。転
送されたデータは再びリードラインアドレスポインタ１
５の指示により、図２(e)に示すように順次出力され
る。このように、データ”４”から”５”の間のアドレ
ス（＊印のところ）を、瞬時に飛び越すことができる。

【００２１】図３及び図４は図１の半導体メモリ装置の
別の使用例を示す図である。

【００２２】図３では、データ”０”〜”３”を通常通
りライトした後、データ”４”と”５”のメモリセル１
３への書込みをライトイネーブル信号(WE)により禁止
し、データ”５”と”６”が入力されるタイミングでラ
イトアドレス飛越し指示信号（SFTW）を入力しておき、
データ”６”以降のライトアドレスを１０アドレス分飛
び越させている。

【００２３】図４では、データ”０”〜”３”を通常に
読出した後、リードイネーブル信号(RE)によりデータ２
ライン分出力を禁止し、その間リードアドレス飛越し指
示信号(SFTR)を２回分入力することにより、１０アドレ
ス分リードアドレスを飛び越させている。

【００２４】

【発明の効果】以上述べたように本発明によれば、ライ
ト用及びリード用のアドレスの飛越し指示信号を入力す
るのみで、メモリセル内の中間アドレスに比較的速やか
にアクセスすることができる。従って、メモリセル内の
一部のデータのみを書き換えるか或いは読出す場合に、
速やかなアクセスが可能となる。しかも、アクセス方法
が簡単で、メモリの端子数も少なくてすむ。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体メモリ装置を示すブ
ロック図。

【図２】図１におけるデータ配置状態の一例を示す図。

【図３】図１の半導体メモリ装置の別の使用例を示す
図。

【図４】図１の半導体メモリ装置の別の使用例を示す
図。

【図５】従来の半導体メモリ装置を示すブロック図。

【図６】図５におけるデータ配置状態の一例を示す図。

【符号の説明】

１……データ入力端子 ２……制御信号入力端子 ３……データ出力端子 ４……ライト側アドレス飛越し指示端子 ５……リード側アドレス飛越し指示端子 １１……ライトラインアドレスポインタ １２……ライトラインバッファメモリ １３……メモリセル １４……リードラインバッファメモリ １５……リードラインアドレスポインタ １７……転送許可回路 １８……転送パルス発生回路 ２０……アクセスクロック発生器 ２１……シフタブルカラムアドレスポインタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】シリアル入力データをライトラインアドレ
   スポインタによって指定される所定ライン単位のアドレ
   スに順次蓄えるライトラインバッファメモリと、 このライトラインバッファメモリに記憶されたデータを
   前記ライン単位で前記カラムアドレスポインタで指定さ
   れるカラムアドレスに蓄えるメモリセルと、 このメモリセルの記憶データを前記ライン単位で読出し
   て蓄えるリードラインバッファメモリと、 このリードラインバッファメモリに蓄えられたデータを
   リードラインアドレスポインタによって順次アドレスを
   指定してシリアル出力データとして読出す読出し手段
   と、 入力データの書込み時、前記ライトラインバッファメモ
   リへの書込みが１ライン分の途中のアドレスまで行われ
   た段階で、ライトラインバッファメモリの記憶データを
   前記メモリセルに記憶させ、ライトラインバッファメモ
   リの次のアドレスから引続き入力データの書込みを行わ
   せる飛越し書込み制御手段と、 データの読出し時、前記リードアドレスポインタが１ラ
   インの途中のアドレスを指定してリードバッファメモリ
   のそのアドレスのデータが読出された段階で、前記リー
   ドラインバッファメモリに前記メモリセルから新たなデ
   ータを読出し、前記アドレスの次のアドレスからリード
   ラインバッファメモリデータの読出しを行わせる飛越し
   読出し制御手段とを具備したことを特徴とする半導体メ
   モリ装置。
2. 【請求項２】前記飛越し書込み制御手段は、前記ライト
   ラインバッファメモリの書込みが行われていないアドレ
   スのデータが前記メモリセルへ転送されることを禁止す
   る書込み禁止手段を備えていることを特徴とする請求項
   １記載の半導体メモリ装置。
3. 【請求項３】シリアル入力データをライトラインアドレ
   スポインタによって指定される所定ライン単位のアドレ
   スに順次蓄えるライトラインバッファメモリと、 このライトラインバッファメモリに記憶されたデータを
   前記ライン単位で前記カラムアドレスポインタで指定さ
   れるカラムアドレスに蓄えるメモリセルと、 このメモリセルの記憶データを前記ライン単位で読出し
   て蓄えるリードラインバッファメモリと、 このリードラインバッファメモリに蓄えられたデータを
   リードラインアドレスポインタによって順次アドレスを
   指定してシリアル出力データとして読出す読出し手段
   と、 入力データの書込み時、前記ライトラインバッファメモ
   リへの書込みが１ライン分の途中のアドレスまで行われ
   た段階で、前記メモリセルへの書込みを行うことなくそ
   のカラムアドレスを強制的にシフトさせ、前記ライトラ
   インバッファメモリの次のアドレスから引続き１ライン
   分の残りのアドレス分のデータをライトラインバッファ
   メモリに記憶させ、当該記憶されたデータを前記メモリ
   セルのシフトされたカラムアドレスに記憶させる飛越し
   書込み制御手段とを具備したことを特徴とする半導体メ
   モリ装置。
4. 【請求項４】前記飛越し書込み制御手段は、前記ライト
   ラインバッファメモリの書込みが行われていないアドレ
   スのデータが前記メモリセルへ転送されることを禁止す
   る書込み禁止手段を備えていることを特徴とする請求項
   ３記載の半導体メモリ装置。
5. 【請求項５】シリアル入力データをライトラインアドレ
   スポインタによって指定される所定ライン単位のアドレ
   スに順次蓄えるライトラインバッファメモリと、 このライトラインバッファメモリに記憶されたデータを
   前記ライン単位で前記カラムアドレスポインタで指定さ
   れるカラムアドレスに蓄えるメモリセルと、 このメモリセルの記憶データを前記ライン単位で読出し
   て蓄えるリードラインバッファメモリと、 このリードラインバッファメモリに蓄えられたデータを
   リードラインアドレスポインタによって順次アドレスを
   指定してシリアル出力データとして読出す読出し手段
   と、 データの読出し時、前記メモリセルのカラムアドレスを
   強制的にシフトさせて当該カラムアドレスのデータを部
   分的に前記リードラインバッファメモリに読出し、前記
   リードラインアドレスポインタでデータの存在するアド
   レスから順次アドレスを指定して読出す飛越し読出し制
   御手段とを具備したことを特徴とする半導体メモリ装
   置。